KR20100088602A - 랜덤 액세스 메모리 장치에 대한 트렌치 캐패시터 누출을 감소시키는 방법 - Google Patents

랜덤 액세스 메모리 장치에 대한 트렌치 캐패시터 누출을 감소시키는 방법 Download PDF

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란비르 싱
샤오준 유안
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에이저 시스템즈 인크
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Abstract

본 발명은, 일 양태에서, 반도체 장치를 제조하는 방법을 제공한다. 이 방법은 반도체 기판(109)의 동적 랜덤 메모리(DRAM) 영역(110)에서 트렌치 분리 구조(118)를 형성하는 단계 및 트렌치 분리 구조(118) 위에 에치 마스크를 패터닝하여 트렌치 분리 구조(118)의 일부분을 노출시키는 단계를 포함한다. 노출된 트렌치 분리 구조(118)의 일부분이 제거되어 내부에 게이트 트렌치(116)를 형성하고, 게이트 트렌치(116)는 반도체 기판에 의해 형성되는 제 1 코너 및 트렌치 분리 구조에 의해 형성되는 제 2 코너를 포함한다. 에치 마스크는 DRAM 영역(110)으로부터 제거되고, 게이트 트렌치의 적어도 제 1 코너는 라운딩되어서 라운딩된 코너(120)를 형성한다. 이어서 게이트 트렌치(116)의 측벽, 제 1 라운딩된 코너(120), 및 게이트 트렌치(116)에 인접한 반도체 기판(109) 위에 산화물층(124)이 형성된다. 트렌치(116)는 게이트 재료로 채워진다.

Description

랜덤 액세스 메모리 장치에 대한 트렌치 캐패시터 누출을 감소시키는 방법{METHOD TO REDUCE TRENCH CAPACITOR LEAKAGE FOR RANDOM ACCESS MEMORY DEVICE}
본 발명은 일반적으로, 반도체 장치(semiconductor device)를 제조하는 방법에 관한 것으로서, 특히, 감소된 누출을 가지는 랜덤 액세스 메모리(Random Access Memory : RAM) 및 이의 제조 방법에 관한 것이다.
모든 유형의 전자 디바이스들에 있어서 전자 디바이스들에 대한 성능 요건들(performance requirements)이 증가함에 따라 메모리에 대한 메모리 용량 및 수요가 폭발적으로 증가하였다. 메모리 용량이 증가하는 하나의 방식은 동적 랜덤 액세스 메모리(dynamic random access memory : DRAM)의 사용을 통하는 것이다. 전형적인 DRAM 저장 셀(cell)들은 하나의 단일 금속 산화물층 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect-Transistor : MOSFET) 및 단일 캐패시터를 포함하여 생성되고, DRAM 저장 셀은 통상적으로 1 T-RAM 디바이스로 칭해진다. 1 T-RAM 디바이스는 캐패시터 상의 한 비트의 데이터를 전하로 저장한다.
반도체 장치들의 최적화는 계속해서 반도체 산업에서 중요한 목표이다. DRAM과 같이, 반도체 장치들의 계속되는 소형화는 상기 최적화를 유지하거나 개선하는데 있어서 반도체 제작자들에게는 진행 중인 도전 과제를 제공한다. 성능 요건들이 계속해서 증가함에 따라, 반도체 장치들의 DRAM 에어리어(area) 내에서의 누출 문제가 상기 산업에 있어서 관심 포인트가 되어 왔다.
본 발명의 일 실시예는 반도체 장치를 제조하는 방법을 제공한다. 본 방법은 반도체 기판의 동적 랜덤 메모리(DRAM) 영역에서 트렌치 분리 구조(trench isolation structure)를 형성하는 단계 및 상기 트렌치 분리 구조 위에 에치 마스크(etch mask)를 패터닝(patterning)하여 상기 트렌치 분리 구조의 일부분을 노출시키는 단계를 포함한다. 노출된 트렌치 분리 구조의 일부분이 제거되어 내부에 게이트 트렌치(gate trench)를 형성하고, 상기 게이트 트렌치는 상기 반도체 기판에 의해 형성되는 제 1 코너(corner) 및 상기 트렌치 분리 구조에 의해 형성되는 제 2 코너를 포함한다. 에치 마스크는 상기 DRAM 영역으로부터 제거되고 게이트 트렌치의 적어도 상기 제 1 코너는 라운딩(rounding)된다. 게이트 트렌치의 측벽, 제 1 라운딩된 코너, 및 게이트 트렌치에 인접한 반도체 기판 위에 산화물층이 형성되고, 상기 트렌치는 게이트 재료로 채워진다.
다른 실시예는 집적 회로를 제조하는 방법을 포함한다. 이 예는 반도체 기판의 트랜지스터 영역에 제 1 트렌치 분리 구조들을 형성하는 단계, 상기 반도체 기판의 동적 랜덤 메모리(DRAM) 영역에 제 2 트렌치 분리 구조들을 형성하는 단계, 트랜지스터 영역 및 상기 DRAM 영역 위에 에치 마스크를 형성하는 단계, 및 상기 제 2 트렌치 분리 구조들 위에 에치 마스크를 패터닝하여 트랜지스터 영역이 에치 마스크에 의해 보호되어 유지된 채로 제 2 트렌치 분리 구조 각각의 일부분을 노출시키는 단계를 포함한다. 노출된 일부분들의 일부가 제거되어 상기 제 2 트렌치 분리 구조들 각각에 게이트 트렌치를 형성하고, 상기 게이트 트렌치 각각은 상기 반도체 기판에 의해 형성되는 제 1 코너 및 상기 트렌치 분리 구조에 의해 형성되는 제 2 코너를 포함한다. 이 실시예는 부가적으로, 상기 DRAM 영역으로부터 에치 마스크를 제거하는 단계, 상기 게이트 트렌치들 각각의 적어도 제 1 코너를 라운딩하는 단계, 및 측벽, 제 1 라운딩된 코너, 및 게이트 트렌치 각각에 인접한 상기 반도체 기판 위에 산화물층을 형성하는 단계, 트랜지스터 영역 내의 반도체 기판 위에 게이트 산화물(gate oxide)을 형성하는 단계를 포함한다. 추가적인 단계들은 각각의 게이트 트렌치들을 게이트 재료로 채우는 단계로서, 상기 게이트 재료는 적어도 제 1 라운딩된 코너 위로 그리고 게이트 트렌치들 각각에 인접한 반도체 기판상으로 신장되는, 상기 게이트 트렌치를 채우는 단계, 트랜지스터 영역 위에 게이트 재료를 형성하는 단계, DRAM 영역 및 트랜지스터 영역에 게이트 재료를 패터닝하여 게이트들을 형성하는 단계, 및 상기 게이트들에 인접한 소스/드레인(source/drain)들을 형성하는 단계를 포함한다.
또 다른 실시예는, 반도체 기판의 트랜지스터 영역 내에 위치되는 트랜지스터들 및 반도체 장치의 DRAM 영역 내에 위치되는 동적 랜덤 액세스 메모리(DRAM) 트랜지스터들을 포함하는 집적 회로 디바이스를 포함하고, 각각의 DRAM 트랜지스터는 분리 트렌치의 일부분이 내부에 위치되는 도전성 게이트 재료를 갖는 게이트 트렌치인 분리 트렌치이고, 게이트 트렌치는 반도체 기판에 의해 형성되는 제 1의 외부가 라운딩된 코너를 가진다. 디바이스는 상기 게이트 트렌치의 측벽, 제 1의 외부가 라운딩된 코너, 및 게이트 트렌치에 인접한 반도체 기판의 측벽 위에 위치되는 산화물층을 추가로 포함하고, 상기 산화물층은 약 2nm에서 약 3nm의 범위이고 약 0.2nm 미만으로 변화되는 두께 균일성을 갖는 두께를 가진다. 유전체 층들은 트랜지스터 영역들 및 DRAM 영역들 위에 위치되고, 트랜지스터들 및 DRAM 트랜지스터들을 상호 접속시키는 상호 접속부들은 유전체 층들 위에 그리고 내부에 위치된다.
상기와 같은 본 발명의 방법으로, 반도체 장치들의 DRAM 에어리어 내에서의 누출이 감소된다.
도 1은 본 발명의 일 실시예에 의해 제공되는 반도체 장치를 도시하는 도면.
도 2 내지 도 7은 도 1의 반도체 장치가 제조될 수 있는 하나의 방법을 도시하는 도면.
도 8은 집적 회로에 통합된 도 1의 장치의 도면.
본 발명의 보다 완전한 이해를 위해서, 이제 첨부 도면들과 함께 취해지는 다음의 상세한 설명들이 언급될 것이다:
도 1은 초기 제조 단계에서의 본 발명의 반도체 장치(100)의 실시예를 도시한다. 이 실시예에서, 반도체 장치(100)는 반도체 웨이퍼(wafer) 또는 반도체 웨이퍼의 도핑(doping)된 영역 위에 증착되는 에피택셜 층(epitaxial layer)과 같이, 반도체 기판(109) 위에 형성되는 트랜지스터들(108)(즉, DRAM 저장 셀의 일부를 형성하지 않는 PMOS 또는 NMOS 트랜지스터들)을 포함하는 트랜지스터 영역(105)을 포함한다. 트랜지스터들(108)은 종래의 설계일 수 있고, 상기 트랜지스터들은 당업자에게 공지되어 있는 종래의 프로세스들 및 재료들로 제조될 수 있다. 트랜지스터들(108)은 CMOS 디바이스들로 구성될 수 있고, 또는 모두 NMOS 또는 PMOS 디바이스들로 구성될 수 있다. 더욱이, 본원에서 특정한 도펀트(dopant) 방식들이 도시되고 논의될지라도, 이 방식들이 취소되거나 다른 도펀트 방식들이 사용될 수 있음이 이해되어야 한다. 예시된 실시예에서, 트랜지스터(108)는 웰(well) 또는 터브(tub)(108a), 소스/드레인들(108b), 게이트 전극(108c), 및 분리 영역(108d)을 포함한다.
반도체 장치(100)는 DRAM 영역(110)을 추가로 포함한다. 이 실시예에서, DRAM 영역(110)은 도핑된 폴리실리콘(polysilicon)과 같은, 도전성 재료가 포함된 캐패시터 전극(114)을 갖는 매립형(embedded) 캐패시터(112)를 포함한다. 전극(114)은 분리 영역(118)에서 형성되는 게이트 트렌치(116) 내에 위치되고, 이는 약 40nm의 두께를 가질 수 있다. 다른 실시예들에서 단지 제 1 라운딩된 코너(120)만이 존재할 수 있을지라도, 도시된 실시예에서는 게이트 트렌치(116)가 제 1 및 제 2 라운딩된 코너들(120 및 122)을 가진다. 제 1 라운딩된 코너(120)는 기판(109)에 의해 형성되고 제 2 라운딩된 코너는 분리 영역(118)에 의해 형성된다. 산화물층(124)은 기판(109)의 상부면에 이웃하여 접하는 트렌치(116)의 측벽 위에 위치된다. 라운딩된 코너(120)의 존재로 인해서, 산화물층(124)은 종래대로 형성된 장치들과 비교해서 개선된 균일성 및 감소된 누출을 가진다. 게다가, 제 2 라운딩된 코너(122)를 포함하는 상기 실시예들에서, 제 2 라운딩된 코너(122)가 존재함으로써 캐패시터 전극(114)과 분리 영역(118)이 오버랩(overlap)하는 지점에서의 캐패시터 전극(114)에 응력이 더 적게 존재한다. DRAM 영역(110)은, 모두 종래대로 형성될 수 있는 웰(128) 및 게이트 구조(130) 내에 위치되는 도핑된 소스 또는 드레인 영역(126)을 추가로 포함한다.
도 2는 패드(pad) 산화물층(212) 및 질화물층(214) 위에, 분리 영역(118)을 형성하고 포토레지스트(photoresist)와 같은 마스크(210)를 패터닝한 이후의 반도체 장치(100)를 도시한다. 도시된 바와 같이, 마스크(210)는 분리 영역(118)의 일부분을 에칭 프로세스에 노출시키고 분리 영역(118)의 일부분을 오버랩하도록 패터닝된다.
도 3은 분리 영역(118)의 일부분을 제거하기 위해서 처리되는 에칭 프로세스(etching process)(310) 동안의 도 2의 반도체 장치(100)를 도시한다. 일 실시예에서, 에칭 프로세스(310)는 종래의 플라즈마(plasma) 에칭 프로세스일 수 있다. 에칭 프로세스(310)는 도시된 바와 같이, 분리 재료의 일부가 분리 영역의 하부 및 측벽에 남고 마스크(210)의 하부가 잘려나가도록 처리된다. 남은 분리 재료의 양의 두께는 가변적일 수 있어서 장치(100)의 전기 사양을 만족시키는데 필요한 게이트 재료의 양에 좌우할 것이다. 그러나, 일 실시예에서, 분리 영역(118)의 하부에 남아 있는 분리 재료의 두께는 약 100nm일 수 있다. 에칭(310)은 게이트 트렌치(116)를 형성하고, 상기 트렌치(116)는 게이트 재료가 실질적으로 증착되어 있는 트렌치이다. 일 실시예에서, 게이트 트렌치(116)는 약 300nm의 깊이를 가질 수 있다.
에칭 프로세싱(310)에 이어서, 도 3b에 도시된 바와 같이, 마스크(210), 산화물층(212), 및 질화물층(214)이 종래대로 적어도 DRAM 영역(110)으로부터 제거될 수 있다. 마스크(210), 산화물층(212), 및 질화물층(214)은 또한 동시에 트랜지스터 영역(105)으로부터 제거될 수 있다. 대안으로, 이들 층들은 후속 제조 프로세스들로부터 트랜지스터 영역(105)을 보호하기 위해서 남아 있을 수 있다. 또한 도 3b에 도시된 바와 같이, 에칭(310)은 트렌치의 맞은 편이 곡률 반지름이 거의 없는 상대적으로 날카로운 제 1 및 제 2 코너들(312, 314)이 되도록 한다. 이와 같은 경우들에, 곡률 반지름은 게이트 트렌치(116)의 총 깊이의 약 10% 미만이고, 달리 진술하면, 그것은 기판(109)의 결정 방향(crystal orientation)의 유형에 따른, 격자 상수의 약 56배일 수 있다. 예를 들어, 게이트 트렌치(116)가 약 300nm의 깊이를 가지고, 실리콘이 [100] 결정 방향을 가지는 경우, 곡률 반지름은 약 56×a nm 미만일 것이고, 여기서, "a"는 0.54nm와 같거나, 또는 약 30nm이다. 대안으로, 실리콘이 [110] 결정 방향을 가지는 경우, 곡률 반지름은 약 185×a nm 미만일 것이고, 여기서 "a"는 0.19nm와 같거나, 또는 약 35nm이다. 제 1 코너(312)는 기판(109)에 의해서 형성되고, 제 2 코너(314)는 분리 영역(118)의 남아 있는 부분에 의해서 형성된다.
도 4는 DRAM 영역(110)에서 분리 영역(118) 상에서 수행되는 에칭 프로세스(410) 동안의 도 3b의 디바이스를 도시한다. 트랜지스터 영역(105)은 마스크(416)에 의해 보호되어 트랜지스터 영역(105) 내의 분리 영역들(108d)은 에칭 프로세스(410)에 영향을 받지 않는다. 마스크(416)는 새로 형성된 마스크일 수도 있고 상술한 산화물/질화물층일 수도 있다. 일 유용한 실시예에서, 에칭 프로세스(410)는 아르곤과 같은 가스를 사용하는 것을 포함하는 스퍼터 에칭 프로세스(sputter etch process)일 수 있다. 이 실시예에서, 스퍼터 에칭은, 약 100sccm 내지 약 300sccm에서, 약 200 내지 약 500 와트까지의 전력으로, 약 150 내지 약 350 밀리토르(milliTorr)의 압력으로 가스를 플로우함으로써 처리될 수 있다. 스퍼터 프로세스로 인해서 양호한 코너 라운딩이 생성되며, 이로 인해 후속 제조 프로세스들에서 균일한 산화물층 및 게이트 재료에서의 응력의 감소가 발생한다. 다른 실시예에서, 에칭 프로세스(410)는 종래의 플라즈마 에칭 프로세스 또는 화학적 에칭 프로세스일 수 있다. 양 코너들(312 및 314)이 상기 에칭에 노출되는 실시예에서, 에칭 프로세스(410)는 도 3b에 도시된 제 1 및 제 2 코너들(312 및 314)보다 큰 곡률 반경을 가지는 라운딩된 코너들(412 및 414)을 형성한다. 그러므로, 상술한 바와 같이, 게이트 트렌치(116) 깊이 및 기판(109)의 결정 방향에 따라서, 곡률 반경은 게이트 트렌치(116)의 깊이의 10% 이상이거나, 또는 [100] 실리콘의 경우 30nm 이상 또는 [110] 실리콘의 경우 35nm 이상일 수 있다. 대안의 실시예에서, 마스크는 제 2 코너(314) 위에 남아 있을 수 있고, 이와 같은 실시예들에서, 단지 제 1 코너(312)만이 에칭 프로세스(410)에 의해서 라운딩될 것이다.
단지 제 1 라운딩된 코너(412)만이 형성되는 실시예에서, 라운딩된 코너(412)는 라운딩된 코너(412) 위에 산화물의 더욱 균일한 성장을 가능하게 하므로, 상기 발명은 디바이스에 감소된 누출을 제공한다. 대안의 실시예에서, 본 발명의 프로세스들이 제 1 코너(312) 및 제 2 코너(314) 이 둘 모두에 대한 양호한 코너 라운딩을 제공할 수 있으므로 본 발명에 의해서 부가적인 개선점들이 제공된다. 이 두 부분의 라운딩은 누출을 감소하는 제 1 코너(312) 위에 균일한 산화물층을 제공할 뿐만 아니라, 제 2 코너(314) 상의 라운딩으로 게이트 전극에서의 응력이 감소되고, 이는 제 2 코너(314)를 커버하는 게이트 재료의 누설 및 파손 또는 제거를 감소시킬 수 있다. 그러므로, 본 발명의 다양한 실시예들은 DRAM 장치에서의 매립된(buried) 캐패시터들을 형성하는데 이용되는 종래의 프로세스들에 대한 개선점들을 제공한다.
도 5는 제 1 라운딩된 코너(412) 위에 산화물층(510)의 형성한 이후의 도 4의 장치(100)를 도시한다. 유용한 실시예에서, 산화물층(510)은 실리콘 기판(109)인 게이트 트렌치(116)의 측벽의 표면에서, 기판(109)의 상부에서 성장한다. 일 실시예에서, 형성 프로세스들이 달라질 수 있을지라도, 산화물층(510)은 초당 약 7 리터에서 초당 약 10 리터의 범위의 비율로 약 1000℃에서 약 1100℃의 범위의 온도로 산소를 플로우함으로써 성장될 수 있다. 유용한 실시예에서, 산화물층(510)은 라운딩된 코너(412)를 커버하고, DRAM 영역(110)에서, 그것은 약 2nm에서 약 3nm인 범위의 두께를 가질 수 있으며 약 0.2nm 미만으로 변하는 두께 균일성을 가진다. 이는 누출의 여지가 보다 적은 로버스트 게이트 산화물층을 제공하고, 라운딩된 코너(412)는 이 균일한 산화물 성장을 촉진하는 것으로 보인다.
트랜지스터 영역(105)에서의 산화물층 두께는, 트랜지스터들이 고전압 장치로서 또는 코어(core) 또는 저전압 장치로서 기능을 하고 있는지에 따라, 가변될 수 있다. 그러므로, 트랜지스터 영역(105)에서의 산화물층은 DRAM 영역(110)에서의 산화물층(510)과는 상이한 두께를 가질 수 있다. 이와 같은 예들에서, 종래의 프로세스들은 트랜지스터 영역(105) 내에 적절한 두께를 형성하는데 이용될 수 있다.
도 6은 폴리실리콘과 같은, 게이트 층(610)의 증착 이후의 도 5의 장치(100)를 도시한다. 게이트 층(610)은 게이트 트렌치(116)를 채우고, 라운딩된 코너들(412, 414)을 커버하고, 트랜지스터 영역(105) 및 DRAM 영역(110) 둘 모두에서의 기판 위로 신장된다. 종래의 증착 프로세스들은 게이트 층(610)을 증착시키기 위해서 사용될 수 있고, 그 두께가 변화할 수 있다. 게이트 층(610)은 적절한 도펀트에 의해 원하는 농도로 도핑될 수 있다. 대안으로, 게이트 층(610)은 도펀트들 및 사용되는 상기 도펀트들의 농도를 가변하는 것이 가능하도록 패터닝된 이후까지 도핑되지 않을 것이다.
도 7에서, 게이트 층(610)을 증착하고나서, DRAM 영역(110)에서의 캐패시터 전극(710) 및 관련 트랜지스터 전극(712) 및 트랜지스터 영역(105)에서의 트랜지스터 게이트 전극(714)을 형성하도록 게이트 층(610)을 패터닝하기 위해서 종래의 프로세스들이 사용될 수 있다. 이들 전극들 각각 하나만이 도시될지라도, 이러한 복수의 전극들은 통상적으로 장치(100) 내에 존재할 것임이 이해되어야 한다. 캐패시터 전극(710) 및 관련된 트랜지스터 전극(712)은 트랜지스터 영역(105)에 위치되는 트랜지스터 게이트 전극(714)으로부터 분리되어 도핑될 수 있고, 이로 인해 상기 트랜지스터 전극(174)과는 상이한 유형의 도펀트 및 농도를 가질 수 있다. 본 발명에 의해 제공되는 이점들의 결과로서, 다양한 실시예들에서 상술한 바와 같이 라운딩된 코너들(412, 414)의 존재로 인해 캐패시터 전극(710)의 양측들에서 누출 및 응력 이 둘 모두가 감소될 수 있기 때문에 캐패시터 전극(710)은 종래의 프로세스들을 사용하여 제조된 디바이스들보다 개선된다. 게이트 층(610)의 패터닝 후에, 도 1에 도시된 반도체 장치(100)에 도달하기 위해서 종래의 소스/드레인 주입 프로세스들이 수행될 수 있다.
도 1의 구조가 달성된 후에, 도 8에 도시된 바와 같이 유전체 층들(810) 및 유전체 층들(810) 내 그리고 위에 형성되는 상호 접속부들(812)을 포함하는 집적 회로(IC)(800)를 완성하기 위해서, 종래의 제조 프로세스들이 사용될 수 있다. 유전체 층들(810) 및 상호 접속부들(812)은 DRAM 영역(110) 내에서의 매립형 캐패시터(112) 및 관련된 트랜지스터 전극(130) 및 트랜지스터 영역(105)에서 상보적이거나 비상보적일 수 있는 트랜지스터들(108) 위에 위치된다.
본 발명이 상세하게 기술되었을지라도, 당업자는 본 발명의 가장 광범위한 형태상의 정신 및 범위에 벗어나지 않고 자신이 본원에서 다양한 변형물들, 대체물들 및 대안물들을 제조할 수 있음이 이해될 것이다.
100 : 반도체 장치 105 : 트랜지스터 영역
108 : 트랜지스터들 108a : 터브
108b : 소스/드레인들 108c : 게이트 전극
108d : 분리 영역 109 : 반도체 기판
110 : DRAM 영역 112 : 매립형 캐패시터
114 : 캐패시터 전극 116 : 게이트 트렌치
118 : 분리 영역 120 : 제 1 라운딩된 코너
122 : 제 2 라운딩된 코너들 124 : 산화물층
126 : 도핑된 소스 또는 드레인 영역 128 : 웰
130 : 게이트 구조

Claims (20)

  1. 반도체 장치를 제조하는 방법에 있어서:
    반도체 기판의 동적 랜덤 메모리(DRAM) 영역에서 트렌치 분리 구조를 형성하는 단계;
    상기 트렌치 분리 구조 위에 에치 마스크를 패터닝하여 상기 트렌치 분리 구조의 일부분을 노출시키는 단계;
    상기 노출된 트렌치 분리 구조의 일부분을 제거하여 내부에 게이트 트렌치를 형성하는 단계로서, 상기 게이트 트렌치는 상기 반도체 기판에 의해 형성되는 제 1 코너 및 상기 트렌치 분리 구조에 의해 형성되는 제 2 코너를 포함하는, 상기 게이트 트렌치 형성 단계;
    상기 DRAM 영역으로부터 상기 에치 마스크를 제거하는 단계;
    상기 게이트 트렌치의 적어도 상기 제 1 코너를 라운딩하는 단계;
    상기 게이트 트렌치의 측벽, 상기 제 1 라운딩된 코너, 및 상기 게이트 트렌치에 인접한 상기 반도체 기판 위에 산화물층을 형성하는 단계; 및
    상기 트렌치를 게이트 재료로 채우는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 코너들을 라운딩하는 단계는 상기 제 2 코너를 라운딩하는 단계를 추가로 포함하는, 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 코너들을 라운딩하는 단계는, 약 100sccm 내지 약 300sccm에서, 약 200 내지 약 500 와트까지의 전력으로, 약 150 내지 약 350 milliTorr의 압력으로 플로우되는 가스를 이용하는 단계를 포함하는 스퍼터 프로세스를 이용하는 단계를 포함하는, 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 가스는 아르곤인, 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 산화물층을 형성하는 단계는 상기 측벽면, 상기 제 1 라운딩된 코너 및 상기 반도체 기판으로부터 산화물층을 성장시키는 단계를 포함하는, 반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 산화물층은 약 2nm 내지 약 3nm의 범위의 두께를 가지고 약 0.2nm 미만으로 변화되는 두께 균일성을 가지는, 반도체 장치 제조 방법.
  7. 제 5 항에 있어서,
    상기 산화물층을 성장시키는 단계는 초당 약 7 리터에서 초당 약 10 리터 범위의 비율로 약 1000℃ 내지 약 1100℃의 범위의 온도로 산소를 플로우하는 단계를 포함하는, 반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 코너의 곡률 반경은 제 1 라운딩된 코너의 곡률 반경 미만인, 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 반도체 장치는 동적 랜덤 액세스 메모리 장치이고 상기 게이트 트렌치를 채우는 단계는 트렌치 캐패시터를 형성하고,
    상기 방법은 상기 트렌치 캐패시터에 인접한 게이트 전극을 형성하는 단계를 추가로 포함하는, 반도체 장치 제조 방법.
  10. 집적 회로를 제조하는 방법에 있어서:
    반도체 기판의 트랜지스터 영역에 제 1 트렌치 분리 구조들을 형성하는 단계;
    상기 반도체 기판의 동적 랜덤 메모리(DRAM) 영역에 제 2 트렌치 분리 구조들을 형성하는 단계;
    상기 트랜지스터 영역 및 상기 DRAM 영역 위에 에치 마스크를 형성하는 단계;
    상기 제 2 트렌치 분리 구조들 위에 에치 마스크를 패터닝하여 상기 트랜지스터 영역이 상기 에치 마스크에 의해 보호되어 유지된 채로 상기 제 2 트렌치 분리 구조들 각각의 일부분을 노출시키는 단계;
    상기 노출된 일부분들 중 일부를 제거하여 상기 제 2 트렌치 분리 구조들 각각에 게이트 트렌치를 형성하는 단계로서, 상기 게이트 트렌치들 각각은 상기 반도체 기판에 의해 형성되는 제 1 코너 및 상기 트렌치 분리 구조에 의해 형성되는 제 2 코너를 포함하는, 상기 게이트 트렌치 형성 단계;
    상기 DRAM 영역으로부터 상기 에치 마스크를 제거하는 단계;
    상기 게이트 트렌치들 각각의 적어도 상기 제 1 코너를 라운딩하는 단계;
    측벽, 상기 제 1 라운딩된 코너, 및 상기 게이트 트렌치들 각각에 인접한 상기 반도체 기판 위에 산화물층을 형성하는 단계;
    상기 트랜지스터 영역 내의 상기 반도체 기판 위에 게이트 산화물을 형성하는 단계;
    상기 게이트 트렌치들 각각을 게이트 재료로 채우는 단계로서, 상기 게이트 재료는 적어도 상기 제 1 라운딩된 코너 위로 그리고 상기 게이트 트렌치들 각각에 인접한 상기 반도체 기판상으로 신장되는, 상기 게이트 트렌치를 채우는 단계;
    상기 트랜지스터 영역 위에 상기 게이트 재료를 형성하는 단계;
    상기 DRAM 영역 및 상기 트랜지스터 영역에 상기 게이트 재료를 패터닝하여 게이트들을 형성하는 단계; 및
    상기 게이트들에 인접한 소스/드레인들을 형성하는 단계를 포함하는, 집적 회로 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 코너들을 라운딩하는 단계는 상기 제 2 코너를 라운딩하는 단계 및 상기 제 2 라운딩된 코너 위에 상기 게이트 재료를 채우고 신장시키는 단계를 추가로 포함하는, 집적 회로 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 코너들을 라운딩하는 단계는, 약 100sccm 내지 약 300sccm에서, 약 200 내지 약 500 와트까지의 전력으로, 약 150에서 약 350 milliTorr의 압력으로 플로우되는 가스를 사용하는 단계를 포함하는 스퍼터 프로세스를 사용하는 단계를 포함하는, 집적 회로 제조 방법.
  13. 제 12 항에 있어서,
    상기 가스는 아르곤인, 집적 회로 제조 방법.
  14. 제 10 항에 있어서,
    상기 산화물층을 형성하는 단계는 상기 측벽면, 상기 제 1 라운딩된 코너 및 상기 반도체 기판으로부터 산화물층을 성장시키는 단계를 포함하는, 집적 회로 제조 방법.
  15. 제 14 항에 있어서,
    상기 산화물층은 약 2nm 내지 약 3nm의 범위의 두께를 가지고 약 0.2nm 미만으로 변화되는 두께 균일성을 가지는, 집적 회로 제조 방법.
  16. 제 10 항에 있어서,
    상기 DRAM 영역으로부터 상기 에치 마스크를 제거하는 단계는 질화물 및 산화물층들을 제거하는 단계를 포함하는, 집적 회로 제조 방법.
  17. 집적 회로 장치에 있어서:
    반도체 기판의 트랜지스터 영역 내에 위치되는 트랜지스터들;
    상기 반도체 장치의 DRAM 영역 내에 위치되는 동적 랜덤 액세스 메모리(DRAM) 트랜지스터들로서, 각각의 DRAM 트랜지스터는 분리 트렌치를 포함하고, 상기 분리 트렌치의 일부분이 내부에 위치되는 도전성 게이트 재료를 갖는 게이트 트렌치이고, 상기 게이트 트렌치는 상기 반도체 기판에 의해 형성되는 제 1 라운딩된 코너를 가지는, 상기 DRAM 트랜지스터들;
    상기 게이트 트렌치의 측벽, 상기 제 1 라운딩된 코너, 및 상기 게이트 트렌치에 인접한 상기 반도체 기판 위에 위치되는 산화물층으로서, 상기 산화물층은 범위가 약 2nm 내지 약 3nm이고 약 0.2nm이하로 변화되는 두께 균일성을 갖는 두께를 가지는, 상기 산화물층;
    상기 트랜지스터 영역들 및 상기 DRAM 영역들 위에 위치되는 유전체 층들; 및
    상기 유전체 층들 위 및 내부에 위치되고 상기 트랜지스터들 및 상기 DRAM 트랜지스터들을 상호 접속시키는 상호 접속부들을 포함하는, 집적 회로 장치.
  18. 제 17 항에 있어서,
    상기 트렌치 분리 구조에 의해 형성되는 제 2 라운딩된 코너를 추가로 포함하고, 상기 게이트 재료는 상기 제 2 라운딩된 코너를 오버랩하는, 집적 회로 장치.
  19. 제 18 항에 있어서,
    상기 제 1 라운딩된 코너의 곡률 반경은 상기 게이트 트렌치의 깊이의 약 10% 이상인, 집적 회로 장치.
  20. 제 19 항에 있어서,
    상기 반도체 기판은 실리콘이고 [100] 또는 [110] 결정 방향을 가지며 [100] 실리콘에 대하여 약 30nm 또는 [110] 실리콘에 대하여 약 35nm의 곡률 반경을 가지는, 집적 회로 장치.
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