KR20070095008A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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KR20070095008A
KR20070095008A KR1020060025133A KR20060025133A KR20070095008A KR 20070095008 A KR20070095008 A KR 20070095008A KR 1020060025133 A KR1020060025133 A KR 1020060025133A KR 20060025133 A KR20060025133 A KR 20060025133A KR 20070095008 A KR20070095008 A KR 20070095008A
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Abstract

폭이 다른 개구를 갖는 마스크 패턴 및 탄소를 포함하는 식각 가스를 이용하여 서로 다른 깊이를 갖는 콘택홀들을 동시에 형성한 반도체 소자의 콘택홀 형성 방법이 개시되어 있다. 제1 채널층 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제2 채널층을 형성한다. 상기 제2 채널층 상에 제2 층간 절연막을 형성한다. 제2 층간 절연막 상에 제1 개구 및 상기 제1 개구보다 작은 폭을 갖는 제2 개구를 갖는 마스크 패턴을 형성한다. 탄소수가 4 이상을 갖는 탄화불소 가스를 식각 가스로 이용하여 상기 마스크 패턴에 노출된 결과물을 식각함으로써 상기 제1 채널층의 표면을 노출시키는 제1 콘택홀 및 제2 채널층의 표면을 노출시키는 제2 콘택홀을 동시에 형성하되, 상기 제1 콘택홀 및 제2 콘택홀은 서로 다른 폭을 갖는 제1 개구 및 제2 개구에 노출된 제1 및 제2 층간 절연막이 식각되어 형성된다. 따라서, 서로 다른 깊이를 갖는 제1 콘택홀 및 제2 콘택홀이 동시에 형성될 수 있으며, 콘택홀의 폭이 감소될 수 있어 반도체 소자의 콘택 패턴들이 서로 연결되는 문제점을 방지할 수 있다.

Description

반도체 소자의 콘택홀 형성 방법{Method of forming a contact hole of a semiconductor device}
도 1 내지 도 5는 본 발명의 일 실시예에 의한 반도체 소자의 콘택홀 형성 방법을 나타내는 공정 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 실리콘 기판 102 : 소자 분리막
104 : 제1 게이트 절연막 패턴 106 : 제1 도전막 패턴
108 : 게이트 스페이서 109 : 제1 채널층
110 : 제1 소오스/드레인 영역 112 : 질화막 라이너
114 : 제1 층간 절연막 114a : 제1 층간 절연막 패턴
118 : 단결정 실리콘막 패턴 120 : 제2 게이트 절연막 패턴
122 : 제2 도전막 패턴 124 : 제2 채널층
126 : 제2 층간 절연막 126a : 제2 층간 절연막 패턴
127 : 제1 개구 128 : 제2 개구
130 : 마스크 패턴 130a : 식각마스크
132 : 제1 예비 콘택홀 134 : 제2 예비 콘택홀
136 : 제1 콘택홀 138 : 제2 콘택홀
P : 탄화 폴리머
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 보다 상세하게는 마스크 패턴을 이용하여 깊이가 다른 콘택홀들을 동시에 식각하는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
최근, 급속도로 성장하는 정보화 사회에 있어서, 다양한 기술의 발전과 함께 대량의 정보를 보다 빠르게 처리하기 위해 반도체 소자는 고집적화 되고 있다.
반도체 소자를 고도로 집적화시키기 위해, 반도체 소자의 단위 셀 사이즈도 급격하게 감소되고 있다. 상기 단위 셀 사이즈를 감소시키기 위해 단위 셀 내에 포함되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리를 점차 감소시키고 있다.
상기 반도체 소자로서는 정보의 입력과 출력이 자유롭고, 기판 위로 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 스택형 반도체 소자가 범용적으로 이용되고 있다. 특히, 반도체 소자 중에 SRAM 소자의 경우, 단위 셀이 6개의 트랜지스터로 구현되며, 상기 트랜지스터들은 셀 면적을 감소시키기 위해 수직 방향으로 적층되어 있다.
예를 들어, 더블 스택형 SRAM 장치는 2개의 풀다운(pull-down) 소자 및 2개의 억세스(access) 소자인 NMOS 트랜지스터가 반도체 기판에 구현되고, 상기 기판 상에 위치하는 단결정 실리콘 패턴에 상기 NMOS 트랜지스터와 연결되는 2개의 풀업 소자인 PMOS 트랜지스터가 구현된다.
한편, 트리플 스택형 SRAM 장치는 2개의 풀다운(pull-down) 소자인 NMOS 트랜지스터가 반도체 기판에 구현되고, 상기 기판 상에 위치하는 제1 단결정 실리콘패턴에 상기 NMOS 트랜지스터와 연결되는 2개의 풀업(pull-up) 소자인 PMOS 트랜지스터가 구현되고, 상기 제1 단결정 실리콘막 패턴 상에 위치하는 제2 단결정 실리콘 패턴에 2개의 억세스(access) 소자인 NMOS 트랜지스터가 구현된다.
상기와 같이 스택형 SRAM 소자를 구현하기 위해서는 상기 기판 상에 적층되어 있는 각 트랜지스터의 게이트 또는 소오스/드레인들이 서로 전기적으로 접속되어야 한다. 또한, 적층 트랜지스터의 채널막으로 제공되는 단결정 실리콘막과도 전기적으로 연결시키기 위한 콘택이 필요하다. 이를 위하여, 상기 기판에 형성된 게이트 또는 소오스/드레인들 또는 채널막에 접속할 수 있도록 층간 절연막에 서로 다른 깊이를 갖는 콘택홀들을 형성하는 방법이 필요하다.
상기와 같이 깊이가 다른 콘택홀들이 요구됨에 따라 포토레지스트 패턴을 사용하여 콘택홀을 형성하는 공정에 문제점이 발생되고 있다. 특히, 서로 다른 위치에 존재하는 채널막을 노출시키는 콘택홀을 동시에 형성할 경우 상기 콘택홀들을 형성하기 위한 식각 공정의 조절이 어려운 문제점을 초래한다. 이러한 문제점으로 인해 상기 콘택홀들의 형성시 채널막이 과도하게 식각되는 문제점이 발생되어 형성하고자 하는 반도체 소자의 전하 누설(charge leakage) 및 노이즈(noise) 등의 불량이 초래된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 서로 다른 폭을 갖는 개구들이 형성된 마스크 패턴 및 탄화불소 가스를 식각 가스로 이용하여 서로 다른 깊이를 갖는 콘택홀들을 동시에 형성하는 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 콘택홀 형성 방법으로 제1 채널층 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제2 채널층을 형성한다. 상기 제2 채널층 상에 제2 층간 절연막을 형성한다. 제2 층간 절연막 상에 제1 개구 및 상기 제1 개구보다 작은 폭을 갖는 제2 개구를 갖는 마스크 패턴을 형성한다. 탄소수가 4 이상을 갖는 탄화불소 가스를 식각 가스로 이용하여 상기 마스크 패턴에 노출된 결과물을 식각함으로써 상기 제1 채널층의 표면을 노출시키는 제1 콘택홀 및 제2 채널층의 표면을 노출시키는 제2 콘택홀을 동시에 형성하되, 상기 제1 콘택홀은 제1 개구에 노출된 제2 층간 절연막 및 제1 층간 절연막이 순차적으로 식각되어 형성되고, 제2 콘택홀은 제2 개구에 노출된 제2 층간 절연막이 식각되어 형성된다.
여기서, 상기 제1 콘택홀은 제1 식각 속도로 형성되고, 제2 콘택홀은 제1 식각 속도보다 낮은 제2 식각 속도로 형성된다.
특히, 상기 제1 콘택홀 및 제2 콘택홀의 형성시 상기 콘택홀들의 입구에는 탄화 폴리머들이 형성된다. 이때, 상기 탄화불소 가스는 C4F6 가스 또는 C5F8 가스인 것이 바람직하다. 또한, 상기 마스크 패턴은 실리콘 질화물을 포함하는 것이 바람 직하다.
본 발명에 의하면, 개구의 폭을 서로 다르게 조정한 마스크 패턴 및 탄소수가 4 이상인 탄화불소를 포함하는 식각 가스를 이용하여 식각공정을 수행함으로써 서로 다른 식각 속도로 서로 다른 깊이를 갖는 제1 콘택홀 및 제2 콘택홀을 동시에 형성할 수 있다.
이러한 콘택홀 형성 방법은 콘택홀의 형성 속도 및 형성되는 콘택홀의 깊이를 조절할 수 있어 상기 콘택홀에 노출되는 채널층의 손상을 최소화할 수 있다.
콘택홀의 형성시 탄화 폴리머들을 입구에 임의적으로 흡착시킴으로서 형성하고자 하는 콘택홀의 폭을 감소시킬 수 있다. 이러한 콘택홀의 폭의 감소는 반도체 소자의 콘택 패턴들이 서로 연결되는 문제점을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택홀 형성 방법에 대해 상세히 설명한다.
도 1 내지 도 5는 본 발명의 일 실시예에 의한 반도체 소자의 콘택홀 형성 방법을 나타내는 공정 단면도이다.
도 1을 참조하면, 제1 채널층(109) 상에 제1 층간 절연막(114)을 형성한다.
일 예로서, 상기 제1 채널층(109)은 실리콘 기판(100)이고, 상기 실리콘 기판(100)에는 소자 분리막(102), 제1 소오스/드레인 영역(110)과 제1 게이트 절연막 패턴(104) 및 제1 도전막 패턴(106)이 적층된 제1 게이트 구조물을 포함하는 트랜지스터가 형성되어 있다.
상기 트랜지스터를 형성하는 방법을 구체적으로 설명하면, 먼저 단결정 실리콘으로 이루어진 기판(100) 상에 트렌치 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 상기 공정에 의해 하부 액티브 영역이 정의된다.
상기 하부 액티브 영역에 해당하는 실리콘 기판(100)상에 제1 게이트 절연막(도시안됨)을 형성한다. 상기 제1 게이트 절연막 상에 제1 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제1 게이트 절연막 패턴(104) 및 제1 도전막 패턴(106)이 적층된 제1 게이트 구조물을 형성한다. 상기 제1 도전막 패턴(106)은 N형 불순물이 도핑된 폴리실리콘 물질로 이루어질 수 있다. 상기 제1 도전막 패턴(106)은 에스램 장치의 연결 구조를 만족시키기 위해 상기 소자 분리막(102) 상부까지 연장되어 있다. 상기 제1 게이트 구조물의 양측에 게이트 스페이서(108)를 형성한다. 상기 게이트 스페이서(108), 제1 도전막 패턴(106)의 상면 및 상기 실리콘 기판(100) 상에는 후속 공정에서 식각 저지막으로 사용하기 위한 질화막 라이너(112)를 형성한다.
상기 제1 게이트 구조물 양측에 노출된 실리콘 기판(100) 아래로 N형 불순물을 주입함으로서 제1 소오스/드레인 영역(110)을 형성한다. 일 예로서, 상기 트랜지스터는 하부 NMOS트랜지스터이다.
상기 실리콘 기판(100) 상에 상기 하부 NMOS 트랜지스터를 매몰하는 제1 층간 절연막(114)을 형성한다. 구체적으로, 상기 제1 층간 절연막(114)은 상기 하부 NMOS 트랜지스터를 매립하도록 실리콘 산화물과 같은 절연 물질을 형성한 이 후에 그 상부면이 평탄하게 되도록 상기 절연 물질의 표면을 연마함으로서 형성될 수 있 다.
도 2를 참조하면, 상기 제1 층간 절연막(114) 상에 제2 채널층(124)을 형성하고, 상기 제2 채널층(124) 상에 제2 층간 절연막(126)을 형성한다.
일 예로서, 상기 제2 채널층(124)은 단결정 실리콘막 패턴(118)이고, 상기 단결정 실리콘막 패턴(118)에는 제2 소오스/드레인 영역(123)과 제2 게이트 절연막 패턴(120) 및 제2 도전막 패턴(122)이 적층된 제2 게이트 구조물을 포함하는 트랜지스터가 형성되어 있다.
상기 제2 채널층(124)을 형성하는 방법을 구체적으로 설명하면, 먼저 상기 제1 층간 절연막(114) 상에 화학 기상 증착 공정에 의해 비정질 실리콘막(도시안됨)을 형성한다. 다음에, 상기 비정질 실리콘막을 열처리하여 상기 비정질 실리콘막을 상변화시킴으로서, 상기 비정질 실리콘막을 단결정 실리콘막(도시안됨)으로 전환한다. 상기 단결정 실리콘막은 선택적으로 식각함으로서 단결정 실리콘막 패턴(118)을 형성한다. 상기 단결정 실리콘막 패턴(118)은 상부 액티브 영역으로 제공되는 제2 단결정 실리콘막 패턴(도시안됨)을 형성하기 위한 준비 단계의 패턴이다.
다른 실시예로서, 상기 제2 채널층(124)은 상기 제1 층간 절연막(114) 내부에 실리콘 기판(100)과의 콘택을 이루는 에피택시얼 패턴(도시안됨)을 형성한 다음, 상기 에피택시얼 패턴을 시드막으로 하여 에피택셜 성장(epitaxial growth)을 수행함으로써 단결정 실리콘막 패턴(118)을 형성한다.
상기 에피택시얼 패턴의 형성을 구체적으로 설명하면, 먼저 상기 제1 층간 절연막(114)을 부분적으로 식각하여 상기 실리콘 기판(100) 표면을 노출시키는 개 구부(도시안됨)를 형성한다. 상기 개구부를 형성한 이 후에, HF 용액 등을 사용하여 상기 실리콘 기판(100) 표면 상에 형성되는 자연 산화막을 제거하는 습식 표면 처리 공정을 더 수행할 수 있다. 이어서, 상기 개구부 저면에 노출되는 기판(100) 표면을 시드로하여 에피택셜 공정에 의해 단결정 실리콘을 성장시킴으로서, 상기 개구부 내부를 완전히 채우면서 상기 제1 층간 절연막(114) 상에 에피택시얼막(도시안됨)을 형성한다.
다음에, 화학기계적 연마 공정을 통해 상기 제1 층간 절연막(114) 표면이 노출되도록 상기 에피택시얼막을 일부 제거함으로서 상기 개구부(115) 내부를 채우는 에피택시얼막 패턴(도시안됨)을 형성한다.
상기와 같이 형성된 에피택시얼 패턴을 노출시키면서 상기 제1 층간 절연막 (114)의 일부를 단결정 실리콘막 패턴(118)이 형성될 제2 개구부(도시안됨)가 형성되도록 식각한다. 상기 제2 개구부의 내부에는 에피택시얼 공정으로 단결정 실리콘막(도시안됨)이 형성된다. 이어서, 화학기계적 연마 공정을 수행하여 상기 단결정 실리콘막을 일부 제거함으로서 단결정 실리콘막 패턴(118)을 형성한다.
상기 제1 단결정 실리콘막 패턴(118) 상에 제2 게이트 절연막(도시안됨)을 형성한다. 상기 제2 게이트 절연막 상에 제2 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제2 게이트 절연막 패턴(120), 제2 도전막 패턴(122)이 적층된 제2 게이트 구조물을 형성한다. 상기 제2 게이트 구조물 양측에 노출된 제1 단결정 실리콘막 패턴(118)으로 P형 불순물을 주입함으로서 제2 소오스/드레인 영역(123)을 형성한다. 상기 공정에 의하면, 상기 제1 단결정 실리콘막 패턴(118)의 가장자리 부위까지 상기 제2 소오스/드레인 영역(123)이 형성된다. 상기 제2 도전막 패턴(122)은 에스램 장치의 복잡한 연결 구조를 만족시키기 위해 상기 제1 층간 절연막(114) 상부면까지 연장되어 있다. 일 예로서, 상기 단결정 실리콘막 패턴(118) 하부 NMOS트랜지스터이다.
다음에, 상기 제1 단결정 실리콘막 패턴(118) 및 제1 층간 절연막(114)상에 제2 층간 절연막(126)을 형성한다. 상기 제2 층간 절연막(126)은 실리콘 산화물을 증착시켜 형성할 수 있다.
도 3을 참조하면, 제2 층간 절연막(126) 상에 제1 개구(127) 및 상기 제1 개구보다 작은 폭을 갖는 제2 개구(128)를 갖는 마스크 패턴(130)을 형성한다.
상기 마스크 패턴(130)은 깊이가 서로 다른 후속의 제1 채널층(109) 및 제2 채널층(124)의 상면을 부분적으로 노출시키기 위한 식각 공정에서의 식각 마스크로서 이용된다. 상기 마스크 패턴(130)은 실리콘 질화물을 포함하며, 바람직하게는 Si3N4를 포함한다. 상기 제1 개구(127)는 제1 층간 절연막(114)에 형성된 제1 소오스/드레인 영역(110)이 노출되는 상부에 위치하며, 상기 제2 개구(128)는 제2 층간 절연막(126)에 형성된 제2 소오스/드레인 영역(123)이 노출되는 상부에 위치한다.
도 4를 참조하면, 상기 제1 개구(127) 및 제2 개구(128)를 갖는 마스크 패턴(130)을 식각 마스크로 이용하여 상기 마스크 패턴(130)에 노출된 제2 층간 절연막(126)을 예비 식각하는 제1 건식 식각 공정을 수행한다. 상기 제1 건식 식각 공정을 통해 상기 제1 개구(127)에 노출된 제2 층간 절연막(126)이 일부 식각되어 제1 예비 콘택홀(132)이 형성되고, 상기 제2 개구(128)에 노출된 제2 층간 절연막(126)이 일부 식각되어 제2 예비 콘택홀(134)이 형성된다.
상기 제2 층간 절연막(126)을 건식 식각하는 공정은 탄소수가 4 이상을 갖는 탄화불소 가스를 식각 가스로 이용하여 수행하는 것이 바람직하며, 예컨대 상기 식각 가스로 C4F6 가스 또는 C5F8 가스인 탄화불소 가스를 이용할 수 있다.
상술한 식각 가스를 이용하여 상기 제2 층간 절연막(126)의 제1 건식 식각 공정을 수행할 경우 상기 마스크 패턴(130)이 식각하여 탄화 폴리머(carbon polymer; P)들이 발생되어 상기 마스크 패턴(130)의 표면에 흡착된다. 특히, 상기 탄화 폴리머(P)들은 상기 마스크 패턴(130)에 형성된 개구에 흡착된다. 그 결과, 상기 마스크 패턴(130)의 개구의 폭은 상기 제1 건식 식각 공정이 진행됨에 따라 그 폭이 점점 좁아지게 된다. 즉, 탄소 폴리머(P)들의 개구에 대한 형성 속도가 상기 제1 건식 식각 공정에 의해 제거되어지는 식각 속도보다 빠른 것이다.
이에 따라, 상기 마스크 패턴(130)은 탄화 폴리머(P)들이 흡착되어 좁아진 제1 개구(127) 및 제2 개구(128)에 의해 제2 층간 절연막(126)의 노출 영역이 작은 식각마스크(130a)로 형성된다.
여기서, 상기 제1 예비 콘택홀(132)은 상기 제1 개구(127)에 의해 제1 식각 속도로 형성된다. 상기 제2 예비 콘택홀(134)은 상기 제2 개구(128)에 의해 제2 식각 속도로 형성된다. 이때, 상기 제1 식각 속도와 제2 식각 속도는 서로 다른 값으로 나타난다. 즉, 개구의 크기에 따라 제1 건식 식각 공정에서의 식각 속도가 차이 를 보인다. 특히, 개구의 폭이 좁을수록 식각 속도가 낮아 상기 제2 식각 속도가 제1 식각 속도 보다 낮다. 여기서, 식각 속도는 시간에 따른 제2 층간 절연막(126)의 식각량을 통해 비교할 수 있다.
도 5를 참조하면, 연속적으로 탄소 폴리머(P)가 흡착되어 개구의 폭이 좁아진 식각마스크(130a)를 이용한 제2 식각 공정을 수행하여 상기 제1 채널층(109)의 표면을 노출시키는 제1 콘택홀(136) 및 제2 채널층(124)의 표면을 노출시키는 제2 콘택홀(138)을 동시에 형성한다. 상기 제1 콘택홀(136) 및 제2 콘택홀(138)의 형성으로 인해 상기 제1 층간 절연막(114) 및 제2 층간 절연막(126)은 각각 제1 층간 절연막 패턴(114a) 및 제2 층간 절연막 패턴(126a)으로 형성된다.
상기 제1 콘택홀(136)은 탄소 폴리머(P)가 흡착된 제1 개구(127)에 노출된 제2 층간 절연막(126) 및 제1 층간 절연막(114)이 순차적으로 식각되어 형성되고, 제2 콘택홀(138)은 탄소 폴리머(P)가 흡착된 제2 개구(128)에 노출된 제2 층간 절연막(126)이 식각되어 형성된다.
상기 제1 및 제2 콘택홀(136, 138)을 형성하는 방법을 제1 건식 식각 공정 및 제2 건식 식각 공정을 통해 별도로 설명하였으나 인시튜로 수행하여 형성하는 것이 바람직하다. 이때, 상기 제1 콘택홀(136)은 제1 식각 속도로 형성되고, 제2 콘택홀(138)은 제1 식각 속도보다 낮은 제2 식각 속도로 형성된다.
즉, 상기 식각 공정에서 발생되는 탄소 폴리머(P)들은 서로 다른 폭을 갖는 제1 개구(127) 및 제2 개구(128)를 포함하는 마스크 패턴(130)의 표면에 흡착됨에 따라 식각 가스에 노출되는 면적이 감소된다. 여기서, 노출면적의 감소는 식각 속 도의 감소를 의미한다. 즉, 노출면적을 조절함으로서 식각 대상물의 식각 속도를 조절할 수 있다.
따라서, 마스크 패턴(130)의 개구의 폭을 조정하여 식각 속도를 설정함에 따라 상기 식각 공정으로 형성되는 서로 다른 깊이를 갖는 콘택홀들을 동시에 정확히 형성할 수 있다. 또한, 개구에 흡착되는 탄소 폴리머(P)에 의해 개구 폭이 좁아져 콘택홀의 폭도 작게 형성시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택홀 형성 방법에서는 개구의 폭을 서로 다르게 조정한 마스크 패턴 및 탄소수가 4 이상인 탄화불소를 포함하는 식각 가스를 이용하여 식각공정을 수행함으로써 서로 다른 식각 속도로 서로 다른 깊이를 갖는 제1 콘택홀 및 제2 콘택홀을 동시에 형성할 수 있다.
이러한 콘택홀 형성 방법은 콘택홀의 형성 속도 및 형성되는 콘택홀의 깊이를 조절할 수 있어 상기 콘택홀에 노출되는 채널층의 손상을 최소화할 수 있다.
콘택홀의 형성시 탄화 폴리머들을 입구에 임의적으로 흡착시킴으로서 형성하고자 하는 콘택홀의 폭을 감소시킬 수 있다. 이러한 콘택홀의 폭의 감소는 반도체 소자의 콘택 패턴들이 서로 연결되는 문제점을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.

Claims (5)

  1. 제1 채널층 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제2 채널층을 형성하는 단계;
    상기 제2 채널층 상에 제2 층간 절연막을 형성하는 단계;
    제2 층간 절연막 상에 제1 개구 및 상기 제1 개구보다 작은 폭을 갖는 제2 개구를 갖는 마스크 패턴을 형성하는 단계; 및
    탄소수가 4 이상을 갖는 탄화불소 가스를 식각 가스로 이용하여 상기 마스크 패턴에 노출된 결과물을 식각함으로써 상기 제1 채널층의 표면을 노출시키는 제1 콘택홀 및 제2 채널층의 표면을 노출시키는 제2 콘택홀을 동시에 형성하되,
    상기 제1 콘택홀은 제1 개구에 노출된 제2 층간 절연막 및 제1 층간 절연막이 순차적으로 식각되어 형성되고, 제2 콘택홀은 제2 개구에 노출된 제2 층간 절연막이 식각되어 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  2. 제1 항에 있어서, 상기 제1 콘택홀은 제1 식각 속도로 형성되고, 제2 콘택홀은 제1 식각 속도보다 낮은 제2 식각 속도로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제1 항에 있어서, 상기 제1 콘택홀 및 제2 콘택홀의 형성시 상기 콘택홀들의 입구에는 탄화 폴리머들이 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형 성 방법.
  4. 제1 항에 있어서, 상기 탄화불소 가스는 C4F6 가스 또는 C5F8 가스인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  5. 제1 항에 있어서, 상기 마스크 패턴은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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