JP2003282562A - 半導体素子の形成方法 - Google Patents
半導体素子の形成方法Info
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Abstract
(57)【要約】
【課題】
【解決手段】 基板１０を周辺部分とコア部分とに画定
するステップと、前記基板１０の前記周辺部分をマスク
するステップと、前記基板１０の前記コア部分上に第１
の誘電体層１２を成長させるステップと、前記第１の誘
電体層１２上に第１のポリシリコン層を堆積させて少な
くとも１つのゲート構造体を形成するステップと、前記
第１のポリシリコン層１４上に第１の酸化層を成長させ
るステップと、前記第１の酸化層１６上に窒化層１８を
堆積させるステップと、前記窒化層１８中に酸素イオン
を注入するステップと、前記基板１０の前記周辺部分の
前記マスクを除去するステップと、前記窒化層１８上に
第２の酸化層２２を成長させるステップであって、前記
第２の酸化層２２の成長率が前記窒化層１８中への前記
酸素イオンの注入によって増加している前記ステップ
と、を備えていることを特徴とする半導体素子の形成方
法。
するステップと、前記基板１０の前記周辺部分をマスク
するステップと、前記基板１０の前記コア部分上に第１
の誘電体層１２を成長させるステップと、前記第１の誘
電体層１２上に第１のポリシリコン層を堆積させて少な
くとも１つのゲート構造体を形成するステップと、前記
第１のポリシリコン層１４上に第１の酸化層を成長させ
るステップと、前記第１の酸化層１６上に窒化層１８を
堆積させるステップと、前記窒化層１８中に酸素イオン
を注入するステップと、前記基板１０の前記周辺部分の
前記マスクを除去するステップと、前記窒化層１８上に
第２の酸化層２２を成長させるステップであって、前記
第２の酸化層２２の成長率が前記窒化層１８中への前記
酸素イオンの注入によって増加している前記ステップ
と、を備えていることを特徴とする半導体素子の形成方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には半導体
製造工程に関し、より詳しくは、窒化層上に酸化層を形
成する製造工程に関する。
製造工程に関し、より詳しくは、窒化層上に酸化層を形
成する製造工程に関する。
【０００２】
【従来の技術】一般にフラッシュメモリ素子では、２種
類のトランジスタが素子基板上に形成されている。第１
の種類のトランジスタは、データを記憶するためのフラ
ッシュメモリセルである。フラッシュメモリ素子は、相
互に隣接した複数のフラッシュメモリセルから構成され
たメモリアレイを備えている。メモリアレイをフラッシ
ュメモリ素子の「コア」と呼ぶこともある。第２の種類
のトランジスタは、フラッシュメモリ素子のセンス増幅
器や電荷ポンプ等の様々な回路に用いられている従来型
の金属・酸化物・シリコン（ＭＯＳ：ｍｅｔａｌ−ｏｘ
ｉｄｅ−ｓｉｌｉｃｏｎ）トランジスタである。一般に
ＭＯＳトランジスタは、フラッシュメモリアレイを取り
囲んで、すなわち素子基板の「周辺部分」に、配置され
ている。
類のトランジスタが素子基板上に形成されている。第１
の種類のトランジスタは、データを記憶するためのフラ
ッシュメモリセルである。フラッシュメモリ素子は、相
互に隣接した複数のフラッシュメモリセルから構成され
たメモリアレイを備えている。メモリアレイをフラッシ
ュメモリ素子の「コア」と呼ぶこともある。第２の種類
のトランジスタは、フラッシュメモリ素子のセンス増幅
器や電荷ポンプ等の様々な回路に用いられている従来型
の金属・酸化物・シリコン（ＭＯＳ：ｍｅｔａｌ−ｏｘ
ｉｄｅ−ｓｉｌｉｃｏｎ）トランジスタである。一般に
ＭＯＳトランジスタは、フラッシュメモリアレイを取り
囲んで、すなわち素子基板の「周辺部分」に、配置され
ている。
【０００３】フラッシュメモリセルと従来型のＭＯＳト
ランジスタとは構造的に異なっている。つまり、フラッ
シュメモリセルは「浮遊ゲート」と呼ばれる追加のポリ
シリコンゲートを備えており、これは素子基板と第２の
ポリシリコンゲートとの間に位置している。この第２の
ポリシリコンゲートはフラッシュメモリセルの「制御ゲ
ート」である。フラッシュメモリセルの制御ゲートは酸
化物・窒化物・酸化物（ＯＮＯ：ｏｘｉｄｅ−ｎｉｔｒ
ｉｄｅ−ｏｘｉｄｅ）層によって浮遊ゲートから分離さ
れている。ＯＮＯ層は、高温プロセスによって浮遊ゲー
ト上に成長させた第１の酸化層を備えている。次いで、
第１の酸化層上に窒化層を成長させ、この窒化層上に第
２の酸化層を成長させる。これに対し、ＭＯＳトランジ
スタには浮遊ゲートがなく、「第２のポリシリコンゲー
ト」が従来型のゲート構造である。ＭＯＳトランジスタ
とフラッシュメモリセルとは構造が異なるとはいえ、フ
ラッシュメモリ素子の製造工程でほぼ同時に形成され
る。
ランジスタとは構造的に異なっている。つまり、フラッ
シュメモリセルは「浮遊ゲート」と呼ばれる追加のポリ
シリコンゲートを備えており、これは素子基板と第２の
ポリシリコンゲートとの間に位置している。この第２の
ポリシリコンゲートはフラッシュメモリセルの「制御ゲ
ート」である。フラッシュメモリセルの制御ゲートは酸
化物・窒化物・酸化物（ＯＮＯ：ｏｘｉｄｅ−ｎｉｔｒ
ｉｄｅ−ｏｘｉｄｅ）層によって浮遊ゲートから分離さ
れている。ＯＮＯ層は、高温プロセスによって浮遊ゲー
ト上に成長させた第１の酸化層を備えている。次いで、
第１の酸化層上に窒化層を成長させ、この窒化層上に第
２の酸化層を成長させる。これに対し、ＭＯＳトランジ
スタには浮遊ゲートがなく、「第２のポリシリコンゲー
ト」が従来型のゲート構造である。ＭＯＳトランジスタ
とフラッシュメモリセルとは構造が異なるとはいえ、フ
ラッシュメモリ素子の製造工程でほぼ同時に形成され
る。
【０００４】
【発明が解決しようとする課題】製造工程中にＯＮＯ層
の最上層、すなわち第２の酸化層、の厚さを制御するこ
とは困難である。これは、フッ化水素（ＨＦ）溶液を用
いて行なうコア領域の形成や周辺部分のエッチング等の
後段の製造工程で使用される或る種の化学溶液によっ
て、意図しないにも拘わらず第２の酸化層の一部がエッ
チングされてしまうことがあるからである。周知のよう
に、酸化層はＨＦ溶液によって容易にエッチングされる
のである。この問題に対処するために、従来の製造工程
の一例では第２の酸化層の形成の際により厚く成長を行
なわせて、後段の製造工程での損失予測分を補償してい
る。しかし周知のように、窒化層上に酸化層を成長させ
ることは、困難であると共に時間のかかるプロセスであ
る。したがって従来の製造工程では、第２の酸化層の厚
さを増加させるための時間、電力、資源が余分に必要と
なる。さらに、後段の製造工程で第２の酸化層が予測し
た態様や率でエッチングされない場合には、ＯＮＯ層は
予定より厚くなってしまう。結果としてＯＮＯ層の或る
部分は、制御ゲートの形成中に、設計仕様上から必要と
なるだけ充分には除去されず、これは、後段の製造工程
の障害となるＯＮＯ「フェンス」となる。
の最上層、すなわち第２の酸化層、の厚さを制御するこ
とは困難である。これは、フッ化水素（ＨＦ）溶液を用
いて行なうコア領域の形成や周辺部分のエッチング等の
後段の製造工程で使用される或る種の化学溶液によっ
て、意図しないにも拘わらず第２の酸化層の一部がエッ
チングされてしまうことがあるからである。周知のよう
に、酸化層はＨＦ溶液によって容易にエッチングされる
のである。この問題に対処するために、従来の製造工程
の一例では第２の酸化層の形成の際により厚く成長を行
なわせて、後段の製造工程での損失予測分を補償してい
る。しかし周知のように、窒化層上に酸化層を成長させ
ることは、困難であると共に時間のかかるプロセスであ
る。したがって従来の製造工程では、第２の酸化層の厚
さを増加させるための時間、電力、資源が余分に必要と
なる。さらに、後段の製造工程で第２の酸化層が予測し
た態様や率でエッチングされない場合には、ＯＮＯ層は
予定より厚くなってしまう。結果としてＯＮＯ層の或る
部分は、制御ゲートの形成中に、設計仕様上から必要と
なるだけ充分には除去されず、これは、後段の製造工程
の障害となるＯＮＯ「フェンス」となる。
【０００５】
【課題を解決するための手段】本発明は、基板を周辺部
分とコア部分とに画定するステップと、前記基板の前記
周辺部分をマスクするステップと、前記基板の前記コア
部分上に第１の誘電体層を成長させるステップと、前記
第１の誘電体層上に第１のポリシリコン層を堆積させて
少なくとも１つのゲート構造体を形成するステップと、
前記第１のポリシリコン層上に第１の酸化層を成長させ
るステップと、前記第１の酸化層上に窒化層を堆積させ
るステップと、前記窒化層中に酸素イオンを注入するス
テップと、前記基板の前記周辺部分の前記マスクを除去
するステップと、前記窒化層上に第２の酸化層を成長さ
せるステップであって、前記第２の酸化層の成長率が前
記窒化層中への前記酸素イオンの注入によって増加して
いる前記ステップと、を備えていることを特徴とする半
導体素子の形成方法を提供する。
分とコア部分とに画定するステップと、前記基板の前記
周辺部分をマスクするステップと、前記基板の前記コア
部分上に第１の誘電体層を成長させるステップと、前記
第１の誘電体層上に第１のポリシリコン層を堆積させて
少なくとも１つのゲート構造体を形成するステップと、
前記第１のポリシリコン層上に第１の酸化層を成長させ
るステップと、前記第１の酸化層上に窒化層を堆積させ
るステップと、前記窒化層中に酸素イオンを注入するス
テップと、前記基板の前記周辺部分の前記マスクを除去
するステップと、前記窒化層上に第２の酸化層を成長さ
せるステップであって、前記第２の酸化層の成長率が前
記窒化層中への前記酸素イオンの注入によって増加して
いる前記ステップと、を備えていることを特徴とする半
導体素子の形成方法を提供する。
【０００６】１つの観点では、前記方法は、前記酸素イ
オン注入ステップの後に前記窒化層をクリーニングする
ステップを更に備えている。
オン注入ステップの後に前記窒化層をクリーニングする
ステップを更に備えている。
【０００７】別の観点では、前記方法は、前記第２の酸
化層を成長させる前記ステップと同時に前記基板の前記
周辺部分にゲート酸化膜を成長させるステップを更に備
えている。
化層を成長させる前記ステップと同時に前記基板の前記
周辺部分にゲート酸化膜を成長させるステップを更に備
えている。
【０００８】また、本発明は、基板を画定するステップ
と、前記基板の前記コア部分上に第１の誘電体層を成長
させるステップと、前記第１の誘電体層上に第１のポリ
シリコン層を堆積させて少なくとも１つのゲート構造体
を形成するステップと、前記第１のポリシリコン層上に
第１の酸化層を成長させるステップと、前記第１の酸化
層上に窒化層を堆積させるステップと、前記窒化層中に
酸素イオンを注入するステップと、前記窒化層上に第２
の酸化層を成長させるステップであって、前記第２の酸
化層の成長率が前記窒化層中への前記酸素イオンの注入
によって増加している前記ステップと、を備えているこ
とを特徴とする半導体素子の形成方法を提供する。
と、前記基板の前記コア部分上に第１の誘電体層を成長
させるステップと、前記第１の誘電体層上に第１のポリ
シリコン層を堆積させて少なくとも１つのゲート構造体
を形成するステップと、前記第１のポリシリコン層上に
第１の酸化層を成長させるステップと、前記第１の酸化
層上に窒化層を堆積させるステップと、前記窒化層中に
酸素イオンを注入するステップと、前記窒化層上に第２
の酸化層を成長させるステップであって、前記第２の酸
化層の成長率が前記窒化層中への前記酸素イオンの注入
によって増加している前記ステップと、を備えているこ
とを特徴とする半導体素子の形成方法を提供する。
【０００９】本発明の更なる目的と利点の一部を以下に
説明する。また、一部はこの説明から明らかとなった
り、本発明の実施例によって明らかとなる。本発明の目
的と利点は、添付した請求範囲に規定した各要素とその
組合せとによって実現される。
説明する。また、一部はこの説明から明らかとなった
り、本発明の実施例によって明らかとなる。本発明の目
的と利点は、添付した請求範囲に規定した各要素とその
組合せとによって実現される。
【００１０】上述の一般的な説明と以下の詳細な説明
は、例示や説明のためだけのものであって、請求範囲に
規定した本発明を制約するものではない。
は、例示や説明のためだけのものであって、請求範囲に
規定した本発明を制約するものではない。
【００１１】本明細書に包含されてその一部を構成する
添付図面には本発明の実施例を示してあり、説明を読む
際に参照すれば本発明の基本原理を理解する助けとな
る。
添付図面には本発明の実施例を示してあり、説明を読む
際に参照すれば本発明の基本原理を理解する助けとな
る。
【００１２】
【発明の実施の形態】以下に、添付図面を参照しながら
本発明の実施例を詳細に説明する。可能な限り全図面を
通じて、同一ないし類似の部分には同一の参照符号を付
す。
本発明の実施例を詳細に説明する。可能な限り全図面を
通じて、同一ないし類似の部分には同一の参照符号を付
す。
【００１３】図１〜図３は、本発明に係る製造工程ステ
ップを示す断面図である。図１を参照すれば、基板１０
を周辺部分（図示せず）とコア部分とに画定する。この
一部が図示されている。基板の周辺部分をフォトレジス
ト（図示せず）でマスクし、基板１０のコア部分は露出
させる。基板１０のコア部分上に第１の誘電体層１２を
成長させる。第１の誘電体層１２はトンネル酸化膜とも
呼ばれ、二酸化シリコンで構成しても良い。第１の誘電
体層１２上に第１のポリシリコン層１４を堆積させる。
第１のポリシリコン層１４は、最終的にはパターン形成
とエッチングとを受けて、メモリアレイ内のフラッシュ
メモリセルの複数の浮遊ゲートを構成する。
ップを示す断面図である。図１を参照すれば、基板１０
を周辺部分（図示せず）とコア部分とに画定する。この
一部が図示されている。基板の周辺部分をフォトレジス
ト（図示せず）でマスクし、基板１０のコア部分は露出
させる。基板１０のコア部分上に第１の誘電体層１２を
成長させる。第１の誘電体層１２はトンネル酸化膜とも
呼ばれ、二酸化シリコンで構成しても良い。第１の誘電
体層１２上に第１のポリシリコン層１４を堆積させる。
第１のポリシリコン層１４は、最終的にはパターン形成
とエッチングとを受けて、メモリアレイ内のフラッシュ
メモリセルの複数の浮遊ゲートを構成する。
【００１４】本発明に係る方法では、次に、第１のポリ
シリコン層１４上にＯＮＯ層を形成する。図２に示すよ
うに、第１のポリシリコン層１４上に第１の酸化層１６
を成長させる。第１の酸化層１６はＯＮＯ層の最下層で
あって、ＳｉＨ2Ｃｌ2とＮ2Ｏとの混合物を用いて約７
００℃〜８５０℃の間の温度で形成して良い。第１の酸
化層１６は高温で成長させるので、高温酸化膜（ＨＴ
Ｏ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）
とも呼ばれる。
シリコン層１４上にＯＮＯ層を形成する。図２に示すよ
うに、第１のポリシリコン層１４上に第１の酸化層１６
を成長させる。第１の酸化層１６はＯＮＯ層の最下層で
あって、ＳｉＨ2Ｃｌ2とＮ2Ｏとの混合物を用いて約７
００℃〜８５０℃の間の温度で形成して良い。第１の酸
化層１６は高温で成長させるので、高温酸化膜（ＨＴ
Ｏ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）
とも呼ばれる。
【００１５】次に、第１の酸化層１６上に窒化層１８を
堆積させる。窒化層１８は、従来の低圧化学蒸着法（Ｌ
ＰＣＶＤ：ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａ
ｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＨ2
Ｃｌ2とＮＨ3との混合物を用いて約６００℃〜７５０℃
の間の温度で堆積させても良い。次に、酸素イオン注入
を行って、窒化層１８中に酸素イオン（Ｏ2）を注入す
る。一般に、窒化層は酸化層を成長させるためにはあま
り効率的ではないのだが、フラッシュメモリセルのＯＮ
Ｏ層を形成する際には必要となる。注入した酸素イオン
が窒化層上に酸化層を成長させる。注入する酸素イオン
の量は用途に応じて変更して良い。一実施例では、注入
した量の酸素イオンにより酸化層の成長率が厚さ６０Å
だけ増加する。イオン注入ステップの後にオプションと
してクリーニングステップを行って、イオン注入で損傷
を受けた窒化層１８の表面をクリーニングしても良い。
クリーニングステップではフッ化水素（ＨＦ）溶液を用
いても良い。これは、窒化物がＨＦ溶液に溶解するから
である。次に、周辺部分（図示せず）のマスクを除去す
る。
堆積させる。窒化層１８は、従来の低圧化学蒸着法（Ｌ
ＰＣＶＤ：ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａ
ｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＨ2
Ｃｌ2とＮＨ3との混合物を用いて約６００℃〜７５０℃
の間の温度で堆積させても良い。次に、酸素イオン注入
を行って、窒化層１８中に酸素イオン（Ｏ2）を注入す
る。一般に、窒化層は酸化層を成長させるためにはあま
り効率的ではないのだが、フラッシュメモリセルのＯＮ
Ｏ層を形成する際には必要となる。注入した酸素イオン
が窒化層上に酸化層を成長させる。注入する酸素イオン
の量は用途に応じて変更して良い。一実施例では、注入
した量の酸素イオンにより酸化層の成長率が厚さ６０Å
だけ増加する。イオン注入ステップの後にオプションと
してクリーニングステップを行って、イオン注入で損傷
を受けた窒化層１８の表面をクリーニングしても良い。
クリーニングステップではフッ化水素（ＨＦ）溶液を用
いても良い。これは、窒化物がＨＦ溶液に溶解するから
である。次に、周辺部分（図示せず）のマスクを除去す
る。
【００１６】図３に示すように、窒化層１８上に第２の
酸化層２２を成長させる。第２の酸化層２２はＯＮＯ層
２４の最上層の酸化層である。窒化層１８に注入した酸
素イオンによって第２の酸化層２２の成長率が増加す
る。一実施例では、最上層の酸化層を成長させるための
従来のプロセスと同じ時間内に、酸化層２２は６０Åだ
け、より厚く成長する。窒化層１８上に第２の酸化層２
２を成長させるのと同時に、基板の周辺部分では基板上
にゲート酸化膜を成長させる。
酸化層２２を成長させる。第２の酸化層２２はＯＮＯ層
２４の最上層の酸化層である。窒化層１８に注入した酸
素イオンによって第２の酸化層２２の成長率が増加す
る。一実施例では、最上層の酸化層を成長させるための
従来のプロセスと同じ時間内に、酸化層２２は６０Åだ
け、より厚く成長する。窒化層１８上に第２の酸化層２
２を成長させるのと同時に、基板の周辺部分では基板上
にゲート酸化膜を成長させる。
【００１７】次に、コア部分と周辺部分の両方で第２の
ポリシリコン層（図示せず）を堆積させる。コア部分に
堆積した第２のポリシリコン層はパターン形成とエッチ
ングとを受けて、フラッシュメモリセルの複数の制御ゲ
ートを構成する。周辺部分に堆積したポリシリコン層は
パターン形成とエッチングとを受けて、ＭＯＳトランジ
スタのゲート構造体を構成する。これ以降は従来の製造
工程ステップを用いて良く、これにより、フラッシュメ
モリセルおよびＭＯＳトランジスタのソース領域および
ドレイン領域を形成する。
ポリシリコン層（図示せず）を堆積させる。コア部分に
堆積した第２のポリシリコン層はパターン形成とエッチ
ングとを受けて、フラッシュメモリセルの複数の制御ゲ
ートを構成する。周辺部分に堆積したポリシリコン層は
パターン形成とエッチングとを受けて、ＭＯＳトランジ
スタのゲート構造体を構成する。これ以降は従来の製造
工程ステップを用いて良く、これにより、フラッシュメ
モリセルおよびＭＯＳトランジスタのソース領域および
ドレイン領域を形成する。
【００１８】本明細書に開示した本発明の内容と実施例
とを考慮すれば本発明に係るこの他の実施例を案出でき
ることは、当業者には明らかである。本明細書と本実施
例は例示に過ぎないのであって、本発明の正確な範囲と
技術内容は、添付した請求範囲に規定してある。
とを考慮すれば本発明に係るこの他の実施例を案出でき
ることは、当業者には明らかである。本明細書と本実施
例は例示に過ぎないのであって、本発明の正確な範囲と
技術内容は、添付した請求範囲に規定してある。
【００１９】
【図１】 本発明に係る製造工程ステップを示す断面図
である。
である。
【図２】 本発明に係る製造工程ステップを示す断面図
である。
である。
【図３】 本発明に係る製造工程ステップを示す断面図
である。
である。
１０ 基板
１２ 誘電体層
１４ ポリシリコン層
１６ 第１の酸化層
１８ 窒化層
２２ 第２の酸化層
２４ ＯＮＯ層
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 5F058 BA06 BD02 BD04 BD10 BE03
BE07 BF04 BF24 BF30 BJ10
5F083 EP02 EP22 EP42 EP55 EP57
ER22 GA27 JA04 PR14 PR36
PR43 PR44 PR53 PR54
5F101 BA01 BA29 BA36 BB02 BE07
BH03 BH09 BH21
Claims (16)
- 【請求項１】 基板を周辺部分とコア部分とに画定する
ステップと、 前記基板の前記周辺部分をマスクするステップと、 前記基板の前記コア部分上に第１の誘電体層を成長させ
るステップと、 前記第１の誘電体層上に第１のポリシリコン層を堆積さ
せて少なくとも１つのゲート構造体を形成するステップ
と、 前記第１のポリシリコン層上に第１の酸化層を成長させ
るステップと、 前記第１の酸化層上に窒化層を堆積させるステップと、 前記窒化層中に酸素イオンを注入するステップと、 前記基板の前記周辺部分の前記マスクを除去するステッ
プと、 前記窒化層上に第２の酸化層を成長させるステップであ
って、前記第２の酸化層の成長率が前記窒化層中への前
記酸素イオンの注入によって増加している前記ステップ
と、 を備えていることを特徴とする半導体素子の形成方法。 - 【請求項２】 前記酸素イオン注入ステップの後に前記
窒化層をクリーニングするステップを更に備えているこ
とを特徴とする請求項１に記載の方法。 - 【請求項３】 前記クリーニングステップではフッ化水
素溶液を使用することを特徴とする請求項２に記載の方
法。 - 【請求項４】 前記第１の酸化層と、前記窒化層と、前
記第２の酸化層とがトランジスタの酸化物・窒化物・酸
化物層を構成していることを特徴とする請求項１に記載
の方法。 - 【請求項５】 前記トランジスタは、前記基板の前記コ
ア部分に形成されているフラッシュメモリセルであるこ
とを特徴とする請求項４に記載の方法。 - 【請求項６】 前記第２の酸化層を成長させる前記ステ
ップと同時に前記基板の前記周辺部分にゲート酸化膜を
成長させるステップを更に備えていることを特徴とする
請求項１に記載の方法。 - 【請求項７】 前記ゲート酸化膜は、前記基板の前記周
辺部分に配置される金属・酸化物・シリコントランジス
タの酸化膜であることを特徴とする請求項６に記載の方
法。 - 【請求項８】 前記第２の酸化層は、増加した成長率６
０Åを有していることを特徴とする請求項１に記載の方
法。 - 【請求項９】 前記第１の酸化層を成長させる前記ステ
ップは約７００℃〜８５０℃の間の温度で行うことを特
徴とする請求項１に記載の方法。 - 【請求項１０】 基板を画定するステップと、 前記基板の前記コア部分上に第１の誘電体層を成長させ
るステップと、 前記第１の誘電体層上に第１のポリシリコン層を堆積さ
せて少なくとも１つのゲート構造体を形成するステップ
と、 前記第１のポリシリコン層上に第１の酸化層を成長させ
るステップと、 前記第１の酸化層上に窒化層を堆積させるステップと、 前記窒化層中に酸素イオンを注入するステップと、 前記窒化層上に第２の酸化層を成長させるステップであ
って、前記第２の酸化層の成長率が前記窒化層中への前
記酸素イオンの注入によって増加している前記ステップ
と、 を備えていることを特徴とする半導体素子の形成方法。 - 【請求項１１】 前記酸素イオン注入ステップの後に前
記窒化層をクリーニングするステップを更に備えている
ことを特徴とする請求項１０に記載の方法。 - 【請求項１２】 前記クリーニングステップではフッ化
水素溶液を使用することを特徴とする請求項１１に記載
の方法。 - 【請求項１３】 前記第１の酸化層と、前記窒化層と、
前記第２の酸化層とがトランジスタの酸化物・窒化物・
酸化物層を構成していることを特徴とする請求項１０に
記載の方法。 - 【請求項１４】 前記トランジスタは、前記基板の前記
コア部分に形成されているフラッシュメモリセルである
ことを特徴とする請求項１３に記載の方法。 - 【請求項１５】 前記第２の酸化層は、増加した成長率
６０Åを有していることを特徴とする請求項１０に記載
の方法。 - 【請求項１６】 前記第１の酸化層を成長させる前記ス
テップは約７００℃〜８５０℃の間の温度で行うことを
特徴とする請求項１０に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/101,931 US6551879B1 (en) | 2002-03-21 | 2002-03-21 | Method for forming an oxide layer on a nitride layer |
| US10/101,931 | 2002-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282562A true JP2003282562A (ja) | 2003-10-03 |
| JP3802455B2 JP3802455B2 (ja) | 2006-07-26 |
Family
ID=22287230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002188358A Expired - Fee Related JP3802455B2 (ja) | 2002-03-21 | 2002-06-27 | 半導体素子の形成方法 |
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| Country | Link |
|---|---|
| US (1) | US6551879B1 (ja) |
| JP (1) | JP3802455B2 (ja) |
| CN (1) | CN1447420A (ja) |
| TW (1) | TW591706B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236247A (ja) * | 2004-02-23 | 2005-09-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101577223B (zh) * | 2008-05-05 | 2011-03-23 | 中芯国际集成电路制造(北京)有限公司 | 栅极、半导体器件及栅极、掺杂区、含氮侧墙基层形成方法 |
| CN104752177B (zh) * | 2013-12-27 | 2017-11-10 | 中芯国际集成电路制造(上海)有限公司 | 一种制作嵌入式闪存栅极的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0751559B1 (en) * | 1995-06-30 | 2002-11-27 | STMicroelectronics S.r.l. | Process for forming an integrated circuit comprising non-volatile memory cells and side transistors and corresponding IC |
| TW374939B (en) * | 1997-12-19 | 1999-11-21 | Promos Technologies Inc | Method of formation of 2 gate oxide layers of different thickness in an IC |
| US6103576A (en) * | 1999-04-13 | 2000-08-15 | Microchip Technology Incorporated | Dielectric layer of a memory cell having a stacked oxide sidewall and method of fabricating same |
| US6265267B1 (en) * | 1999-11-04 | 2001-07-24 | United Microelectronics Corp. | Fabricating method for a semiconductor device comprising gate oxide layers of various thicknesses |
-
2002
- 2002-03-21 US US10/101,931 patent/US6551879B1/en not_active Expired - Lifetime
- 2002-06-27 JP JP2002188358A patent/JP3802455B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-07 TW TW092104889A patent/TW591706B/zh not_active IP Right Cessation
- 2003-03-19 CN CN03120784A patent/CN1447420A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236247A (ja) * | 2004-02-23 | 2005-09-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4642390B2 (ja) * | 2004-02-23 | 2011-03-02 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
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| Publication number | Publication date |
|---|---|
| TW200304672A (en) | 2003-10-01 |
| CN1447420A (zh) | 2003-10-08 |
| US6551879B1 (en) | 2003-04-22 |
| TW591706B (en) | 2004-06-11 |
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