KR930007521B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR930007521B1
KR930007521B1 KR1019850001874A KR850001874A KR930007521B1 KR 930007521 B1 KR930007521 B1 KR 930007521B1 KR 1019850001874 A KR1019850001874 A KR 1019850001874A KR 850001874 A KR850001874 A KR 850001874A KR 930007521 B1 KR930007521 B1 KR 930007521B1
Authority
KR
South Korea
Prior art keywords
insulating film
groove
semiconductor substrate
forming
manufacturing
Prior art date
Application number
KR1019850001874A
Other languages
English (en)
Other versions
KR850007716A (ko
Inventor
신이찌로 미따니
Original Assignee
가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다찌세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시끼가이샤 히다찌세이사꾸쇼
Publication of KR850007716A publication Critical patent/KR850007716A/ko
Application granted granted Critical
Publication of KR930007521B1 publication Critical patent/KR930007521B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/109—Memory devices

Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 본 발명의 실시예를 설명하기 위한 DRAM의 메모리셀 어레이의 주요부를 도시한 등가회로도.
제2도는 본 발명의 실시예의 구조를 설명하기 위한 DRAM의 메모리셀 어레이의 주요부 평면도.
제3도는 제2도의 Ⅲ-Ⅲ절단성에 있어서의 단면도.
제4도~제9도는 본 발명의 실시예의 제조방법을 설명하기 위한 각 제조공정에 있어서의 DRAM메모리셀의 정보축적용 용량소자르 도시한 주요부 단면도.
제10도는 가는 홈을 이용하는 정보축적용 용량소자의 절연막의 절연내압을 측정하기 위해 모델로서 마련된 DRAM메모리셀의 주요부 단면도.
제11도는 제10도에 도시한 가는 홈의 모서리부에 있어서의 확대 단면도.
제12도는 제10도 및 제11도에 도시단 모델을 이용해서 얻을수 있는 절연막의 절연내압의 계산결과를 도시한 그래프.
제13도는 본 발명을 적용하지 않은 경우의 절연막의 절연내압의 실험결과를 도시한 그래프.
제14도~제16도는 본 발명을 적용한 경우의 절연막의 절연내압의 실험결과를 도시한 그래프.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 가는 구멍 또는 가는 홈(예를들면, 반도체기판에 형성된 가는 구멍, 가는 홈)이 마련된 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.
정보축적용 용량소자와 스위칭소자와의 직렬회로를 메모리셀로서 사용하는 다이나믹형 랜덤 액세스 메모리(이하, DRAM이라 한다)를 구비한 반도체집적회로장치는 정보의 대용량하를 도모하기 위해 고집적화의 경향에 있다.
그래서, 반도체기판의 주면에 이방성 에칭기술로 가는 구멍 또는 가는 홈을 형성하고, 각각의 가는 구멍 또는 홈내의 면을 따라서 절연막 및 상기 가는 구멍 또는 홈상에 도전층을 마련해서 입체적인 정보축적용 용량소자를 구성하고, 이것에 의해 각각의 메모리셀의 평면 면적을 축소하는 것에 의해 DRAM의 집적도를 향상하는 기술이 먼저 제안되어 있었다(일본국 특허공보 소화 58-12739호).
그러나, 이러한 종래기술에 있어서의 실험 및 검토의 결과, 본 발명자는 이방성에칭에 의해 형성되는 구멍의 모서리부가 예각 형상을 가지므로, 이 모서리부에 있어서 절연막의 막두께의 저하 및 전계집중을 일으키기 쉬워 각각의 정보축적용 용량소자의 절연막의 절연 내압이 현저하게 저하한다는 형상을 발견하였다.
본 발명자의 실험결과에서는 입체적으로 형성된 정보축적용 용량소자의 절연막의 절연내압을 평면(수평)인 정보축적용 용량소자의 절연막의 절연내압에 비해서 50~60%정도로 밖에 얻을 수가 없었다.
정보축적용 용량소자의 절연막의 절연내압이 저하하면, 소정의 전이로 유지되는 반도체기판과 그것과 다른 소정의 전위로 유지되는 도전층과의 사이에서 쇼트를 일으킬 확율이 높다. 만약, 쇼트를 일으킨 경우에는 정보로서 축적된 저하가 손실되어 DRAM의 전기적 신뢰성이 저하한다는 문제점이 있었다.
본 발명의 제1의 목적은 반도체장치, 특히 반도체집적회로장치의 전기적 신뢰성을 향상할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 제2의 목적은 가는 구멍 또는 가는 홈을 갖는 반도체집적회로장치에 있어서 가는 구멍 또는 가는 홈의 각각의 모서리부의 예각형상을 완화할수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 제3의 목적은 반도체기판의 주면부에 형성된 가는 구멍 또는 가는 홈내의 면을 따라서 마련된 절연막 및 이 절연막의 상부에 마련된 도전층을 갖는 반도체집적회로장치에 있어서 상기 절연막의 절연내압을 향상할수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 제4의 목적은 반도체기판의 주면부에 형성된 가는 구멍 또는 가는 홈, 이 가는 구멍 또는 가는 홈내의 면을 따라서 마련된 절연막 및 이 절연막 상부에 미련된 도전층에 의해서 구성되는 정보축적용 용량소자와 이 정보축적용 용량소자에 직렬로 접속된 스위칭소자를 각각 포함하는 메모리셀을 가는 DRAM에 있어서 절연막의 절연내압을 향상하여 정보로서 축적된 전하의 손실을 방지할수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.
본원에서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
반도체기판의 주면에 드라이에칭에 의해서 주명으로 부터 반도체기판의 내부로 연장하고 또한 반도체기판의 적어도 바닥부에 모시리부를 갖는 홈을 형성하고, 모서리부를 갖는 홈내의 면을 따라서 열산화에 의해서 산화물의 제1의 절연막을 형성하여 제1의 절연막을 웨트에칭에 의해서 선택적으로 제거하고, 제1의 절연막에 비해서 균일한 두께로 이루어지며 홈내의 면을 따라서 열산화에 의해서 반도체기판의 주면 상에 제2의 절연막을 형성하고, 제2의 절연막내에 도전층을 형성한다.
따라서, 일반적으로 본 발명은 반도체기판에 구멍을 마련하고, 이 홈의 모서리부를 둥굴게, 예를 들면 곡선으로 완화하는 것이다. 상술한 방법으로 상기 모서리부의 형상은 완화한 (둥굴게 한)가는 홈에 절연막 및 도전층을 형성하는 것에 의해서 모서리부에 있어서의 절연막의 막두께의 저하 및 전계집중을 억제할수가 있으므로, 절연막의 절연내압을 향상할수가 있다.
이하, 본 발명이 구성에 대해서 실시예와 함께 설명한다.
또한, 실시예의 전체 도면에 있어서 동일 기능을 갖는 것은 동일부호를 붙이고, 그 반복 설명은 생략한다.
제1도는 본 발명이 실시예를 설명하기 위한 DRAM의 메모리셀 어레이의 주요부의 등가회로도이다.
제1도에 있어서 SA1,SA2...은 센스앰프로서, 다음에 기술하는 소정의 메모리셀과 소정의 더미셀사이의 미소한 전위차를 증폭하기 위한 것이다.
BL11,BL12는 센스앰프 SA1의 한쪽끝으로 부터 행방향으로 연장하는 비트선이고, BL21, BL22는 센스앰프 SA2의 한쪽끝으로 부터 행방향으로 연장하는 비트선이다. 이들 비트선은 정보로 되는 저하를 전달한다.
WL1,WL2는 행방향으로 연장하는 워드선이며, 더미셀의 스위칭 MISFET를 구성하는 소정의 게이트 전극에 접속되고, 각각의 MISFET를 ON, OFF시키는 것이다.
WL3,WL4는 행방향으로 연장하는 워드선이고, 메모리셀의 스위칭 MISFET를 구성하는 소정의 게이트 전극에 접속되고, 각각의 MISFET를 ON, OFF시키는 것이다.
M11, M12, M21, M22,...은 멤리셀로서, 정보로 되는 전하를 유지하는 것이다.
각각의 메모리셀 M11, M12, M21, M22,...은그의 한쪽끝이 소정의 비트선 BL에 접속되고, 그의 게이트 전극이 소정의 워드선 WL에 접속된 MISFET Q11, Q12, Q21, Q22,...과 그의 한쪽끝이 대응하는 MISFET Q11, Q12, Q21, Q22,...의 다른쪽끝에 접속되고, 그의 다른쪽끝에 접속되고, 그의 다른쪽끝이, 예를들면 접지전위(0V) 또는 기판 바이어스전위(1-25~30V)등의 고정전위 Vss단자에 접속된 정보축적용 요량소자 C11,C12,C21,C22...으로 구성되어 있다.
D11, D12, D21, D22,...은 더미셀로서, 메몰셀 M에 정보로서 사용된 논리 "1", "0"을 판단할수 있는 전하를 유지하는 것이다.
각각의 더미셀 D11, D12, D21, D22...은 그의 한쪽끝이 소정의 비트선에 접속되고, 그의 게이트전극이 소정의 워드선 WL에 접속된 MISFET QD11, QD12, QD21, QD22,...그의 한쪽끝이 대응하는 MISFET QD11, QD12, QD21, QD22,...의 다른쪽끝에 접속되고, 그의 다른쪽끝이, 예를들면 접지전위 또는 기판 바이어스저위등의 고정전위 Vss단자에 접속된 정보판정용 용량소자 CD11, CD12, CD21, CD22,...및 정보판정용 용량소자 CD11, CD12, CD21, CD22,...에 축적된 전하를 클리어하기 위한 클리어용 MISFET CQ로 구성되어 있다.
φD는 클리어용 MISFET CQ의 게이트전극과 접속된 단자이다.
다음에, 본 발명이 실시예의 구체적인 구조에 대해서 설명한다.
제2도는 그 도면을 보기 쉽게 하기 위한 DRAM메모리셀의 주요부 평면도이고, 제3도는 제2도의 Ⅲ-Ⅲ절단선에 있어서의 단면도이다.
제2도는 그 도면을 보기 쉽게 하기 위해, 각 도전층사이에 마련된 절연막은 도시하지 않는다.
제2도 및 제3도에 있어서, (1)은 단결정실리콘으로 이루어지는 p-형의 반도체기판으로서, DRAM을 구성하는 것이다.
(2)는 소정의 메모리셀과 공지의 어드레스 선택회로, 리드회로, 라이트회로등을 구성하는 반도체소자 형성영역(액티브영역)등의 주변회로(도시하지 않음)사이에 위치하도록 반도체기판의 주면상에 형성된 필드 절연막(소자분리용 절연막)이다. 절연막(2)는 이들 반도체소자 형성영역을 서로 분리하기 위한 것이다.
DRAM의 메모리셀은 한쌍의 패턴으로서, 비트선이 연장하느 방향으로 반복패턴으로 되도록 필드절연막(2)에 의해서 둘러싸여서 규정되어 있다.
(3)은 소자영역의 주면으로 부터 내부방향으로 연장하도록, 정보축적용 용량소자가 형성되는 영역내의 반도체기판(1)의 주면에 형성된 가는 홈(예를들면, 에칭,구멍뚫기등에 의해 형성)으로서, 정보 축적용 용량 소자의 일부를 구성한다. 이 가는 홈(3)은 3차원적인 정보축적용 용량소자를 형성하여 정보축적용 용량소자의 형성에 요하는 평면 면적을 저감하여 DRAM의 집적도를 향상할 수가 있다.
또, 가는 홈(3)내의 면을 따라서 정보축적용 용량 소자영역의 반도체기판(1)의 주면상부에 형성된 절연막이다. 이 절연막(4)는 MIS형의 정보축적용 용량소자의 일부를 구성하는 것이다. 가는 홈(3)의 모서리부의 예각형상이 완화되어 있으므로, 모서리부에 있어서 절연막(4)의 현저한 막두께의 저하를 일으키는 일은 없다.
(5)는 절연막(4)상부에 위치된 도전 플레이트로서, 인접하는 다른 도전 플레이트에 전기적으로 접속되어 있다. 이 도전 플레이트(5)는 MIS형의 정보축적용 용량소자의 일부를 구성하는 것이다. 도전 플레이트(5)는, 예를들면 도프된 다결정 실리콘층으로 이루어지며, 제조공정에 있어서의 제1층째의 도전층 형성공정에 의해 형성된다.
DRAM의 각각의 메모리셀의 정보축적용 용량소자 C는 주로 반도체기판(1), 가는 홈(3), 절연막(4) 및 도전 플레이트(5)에 의해 구성되어 있다. 도전 플레이트(5)가, 예를들면 5V정도의 전원에 접속되면, 정보 축적용 용량소자 C는 반도체기판(1)의 주면으로 부터 내부방향으로 연장하는 공핍영역을 형성하고, 이 공핍영역에 스위칭소자를 거쳐서 비트선으로 부터 전달되는 전하를 정보로서 축적하도록 되어 있다.
가는 홈(3)의 모서리형상이 완화되어 있으므로, 모서리부에 있어서의 절연막(4)의 현저한 막두께의 저하 및 전계 집중의 발생을 억제할 수가 있다. 따라서, 절연막(4)의 절연내압이 향상되고, 반도체기판(1)과 도전 플레이트(5)사이에 쇼트를 발생하는 일이 없게 되므로, 정보축적용 용량소자에 정보로서 축적된 전하가 소실되는 일은 없다.
(6)은 도전 플레이트(5)를 덮도록 마련된 절연막이며, 이 절연막상에 형성되는 워드선으로 부터 플레이트를 전기적으로 분리하는 것이다.
(7)은 스위칭 소자영역의 반도체기판(1)의 주면상부에 형성된 절연막이며, 이 절연막(7)은 주로 MISFET의 게이트 절연막을 구성한다.
(8)은 절연막(7)상부에 형성된 도전층이며, MISFET의 게이트전극을 구성한다.
(9)는 열방향의 도전층(8)과 전기적으로 접속되고 일체화되어 절연막(6)상부로 연장하는 도전층이다. 이 도전층은 워드선 WL을 구성한다.
도전층(8), (9)는 저항값을 저감하여 정보의 리드 및 라이트속도를 향상하기 위하여, 다결정 실리콘층(8A), (9A)에서 고융점을 갖는 금속층(고융점금속층) 또는 고융점금속과 실리콘과의 화합물(예를들면, 실리사이드)층을 퇴적하는 것에 의해 형성된다. 이들은 제조공정에 있어서의 제2층째의 도전층 형성공정에 의해 형성된다. 고융점 금속 또는 실리사이드로서는 몰리브덴, 텅스텐, 티탄, 탄탈등을 사용할수 있다.
(10)은 반도체기판(1)에 형성된 n+형 반도체영역으로서, 도전층(8)의 양측부의 반도체 기판(1)의 주면으로 연장하는 것이다. 이들 영역은 소오스및 드레인영역으로서 사용하는 것으로 MISFET의 일부를 구성한다.
DRAM의 메모리셀의 스위칭소자로 작용하는 MISFET Q는 주로 반도체기판(1), 도전층(8), 절연막(7)및 한상의 반도체영역(10)으로 구성되어 있다.
각각의 메모리셀은 정보축적용 용량소자와 MISFET Q를 포함한다.
(11)은 도전층(8), (9)를 덮도록 위치된 절연막이며, 그 상부에 형성되는 비트선과의 전기적인 분리를 하기 위한 것이다. 이 절연막(11)로서는 글라스 플로우를 실시할수 있는 인 실리케이트 글라스막을 사용하면 좋다.
(12)는 반도체영역(10)의 상부의 절연막(7), (11)을 선택적으로 제거하는 것에 의해 형성된 콘택트홀이며, 절연막(11)상에 마련되는 비트선과의 전기적인 접속을 하기 위한 것이다.
(13)은 콘택트홀(12)를 거쳐서 반도체영역(10)에 전기적으로 접속되어 절연막(11)의 상부로 행방향으로 연장하는 도전층이다. 이 도전층은 비트선 BL을 구성한다. 이 도전층(13)은, 예를들면 알루미늄층으로 이루어지고, 제조공정에 있어서의 제3의 도전층 형성공정으로 형성된다.
다음에, 본 발명의실시예의 구체적인 제조 공정에 대해서 설명한다.
제4도~제9도는 본 발명의 실시예의 제조방법을 설명하기 위한 각 제조공정에 있어서의 DRAM메모리셀의 정보축적용 용량소자를 도시한 주요부 단면도이다.
먼저, p-형 반도체기판(1)을 준비한다. 그리고, 반도체소자가 형성되는 영역의 반도체기판의 1주면 상부에 절연막(2A)를 형성하고, 반도체 소자영역 이외의 반도체기판(1)의 부분의 상부에 필드절연막(2)를 형성한다.
그후 가는 홈을 형성하기 위하여, 제4도에 도시한 바와 같이 절연막(2A) 및 필드절연막(2)상에 마스크 형성재료(14), (15)를 순차적으로 적층한다. 마스크 형성재료(15)는 가는 홈을 형성하는 에칭용 마스크로 되도록, 예를들면 화학 기상퇴적(이하, CVD라 한다)에 의해 형성된 인 실리케이트 글라스막을 사용하고, 예를들면 그의 막두께를 0.8~1.2㎛ 정도로 하면 좋다. 마스크 형성재료(14)는 가는 구멍의 모서리부 형상을 완화하기 위해, 예를들면 CVD에 의해 형성된 질화 실리콘막을 사용하고, 그 막두께를 0.04~0.06㎛ 정도로 하면 좋다.
제4도에 도시한 공정후에 정보축적용 용량소자영역내에서 가는 홈 형성영역의 마스크 형성재료(15)는 CHF3를 사용하는 드라이에칭에 의해 선택적으로 제거하고, 내 에칭을 위한 마스크(15A)를 형성한다. 그후, 주로 마스크(15A)를 사용하여 마스크 형성재료(14), 절연막(2A) 및 반도체기판(1)을 선택적으로 제거하고, 제5도에 도시한 바와같이 반도체기판(1)의 주면에 가는 홈(3A)를 형성한다. 그리고, 이 가는 홈(3A)의 형성과 대략 동일 공정으로 내열 처리를 위한 마스크(14A)가 가는 홈(3A)와 자기정합으로 형성된다. 이 가는 홈(3A)는 정보축적용 용량소자의 평면 면적을 최소화하기 위하여, 예를들면 CHF3가스를 사용하는 이방성(드라이)에칭에 의해 1.0×1.5㎛2정도의 칫수로 형성된다. 또한 반도체기판(1)의 주면으로 부터 내부로 연장하는 깊이는 4.0~6.0㎛정도이다. 그리고, 가는 홈(3A)는 이방성 에칭에 의해 형성되므로, 그의 모서리부는 예각형상으로 된다.
제5도에 도시한 공정후에, 마스크(15A)를 제거한여 마스크(14A)를 노출시킨다. 이 마스크(14A)를 사용하여 제6도에 도시한 바와 같이 가는 홈(3A)의 모서리부의 형상을 완화하기 위하여, 가는 홈(3A)내의 면을 따라서 반도체기판(1)의 주면상부에 선택적으로 절연막(16)을 형성한다. 절연막(16)은 열산화에 의해 형성된 산화 실리콘(SiO2)막으로 이루어지고, 그의 막두께는 0.03~0.20㎛정도이다.
이 절연막(16)의 막두께는 가는 홈(3A)의 바닥부의 예각 형상의 모서리부(16B)에서는 현저하게 저하하고, 가는 홈(3A)의 열림 구멍부의 예각형상의 모서리부(16A)에서는 현저하게 증가하여 전체로서 불균일하게 형성된다. 그러나, 절연막(16)하부의 반도체기판(1)의 주면에 있어서의 예각형상의 모서리부(16A) 및 (16B)가 완화되므로, 원호형상으로 된다(예를들면, 모서리부가 둥굴게 된다). 따라서, 이 실시예에서는 절연막 형성용 반도체기판을 사용하여 절연막(16)을 공지의 형성하는 것에 의해 모서리부가 둥굴게 된다.
제6도에 도시한 공정후에 마스크(14A)를 에칭용 마스크로서 사용하여 절연막(16)을 공지의 웨트에칭에 의해 선택적으로 제거해서 제7도에 도시한 바와 같이 그 모서리부의 형상이 완화된 가는 홈(3)을 형성한다.
절연막(16)의 형성및 제거 공정은 마스크(14A)가 마련되어 있으므로, 필드절연막(2)의 막두께의 변동등의 다른 부분에 악영향을 미치는 일은 없다.
다음에 기술하는 바와같이, 본 발명의 발명자는 모설리부의 형상잉 예를들면, 본 실시예에 있어서 0.03㎛정도이상의 반경의 원호형상으로 완화된 가는 홈(3)에 있어서는 3차원적으로 형성된 정보축적용 용량소자의 절연막이 평면인 막에 비해서 70~90%정도의 절연내압을 얻을수 있는 것을 확인하고 있다.
제7도에 도시한 공정후에 마스크(14A) 및 절연막(2A), 예를들면 질화실리콘 및 산화실리콘막을 선택적으로 제거하고, 제8도에 도시한 바와 같이 반도체기판(1)의 주면을 노출시킨다.
제8도에 도시한 공정후에 제9도에 도시한 바와 같이 노출된 반도체기판(1)의 주면상부에 절연막(4)를 형성한다. 절연막(4)는 정보축적용 용량소자의 절연막을 형성하기 위하여, 예를들면 열산화에 의해 형성된 산화실리콘막(SiO2막)을 사용하여 그 막두께를 0.01~0.03㎛정도로 형성하면 좋다. 또, 절연막(4)는 유전율을 높게 해서 정보로서의 전하량을 많이 축적하기 위하여, 예를들면 열산화에 의해 형성된 0.01㎛정도의 막두께를 갖는 산화실리콘막(SiO2막)과 CVD에 의해 산화실리콘막상에 퇴적된 0.02㎛정도의 막두께를 갖는 질화실리콘막으로 구성되어도 좋다.
이 절연막(4)는 예각형상의 모서리부가 완화되어 있으므로, 대략 균일한 막두께로 가는 홈(3)내의 면을 따라서 반도체기판(1)의 주면상부에 형성된다.
그후, 통상의 제조공정을 사용해서 제2도 및 제3도에 도시한 이 실시예의 DRAM을 완성한다.
다음에, 본 실시예의 효과에 대해서 설명한다.
제10도는 가는홈을 이용하는 정보축적용 용량소자의 절연막의 절연내압을 측정하기 위해, 모델로서 마련된 DRAM메모리셀의 주요부 단면도, 제11도는 제10도에 도시한 가는 홈의 모서리부에 있어서의 확대 단면도, 제12도는 제10도 및 제11도에 도시한 모델을 사용해서 얻은 절연막의 절연내압의 계산 결과를 도시한 그래프, 제13도는 본 발명을 적용한 경우의 절연막의 절연내압의 절연내압의 실험 결과를 도시한 그래프, 제14도~제16도는 본 발명을 적용한 경우의 절연막의 절연내압의 실험 결과를 도시한 그래프이다.
제10도 및 제11도에 있어서, (3a), (3b)는 가는 홈(3)의 예각형상이 원통 형상으로 완화된 부분이고, (3c)는 가는 홈(3A)의 형성공정에 있어서 이물의 영향으로 형성된 돌출부가 구형상으로 완화된 부분이다.
tox는 절연막(4)의 막두께이고, r은 가는 홈(3)의 모서리부에 형성된 원호의 반경이다.
제 12도에 있어서, 횡측은 반경 r과 절연막(4)의 막두께 tox와 이 비(r/tox)를 나타내고, 종축은 평면부에 있어서의 절연막(4)의 절연내압을 1.0으로 한 경우의 가는 홈(3)에 있어서의 절연막(4)의 절연내압을 나타낸다.
데이타 A의 원통 형상으로 형성된 부분(3a), (3b)에 있어서의 절연막(4)의 절연내압이고, 데이타 B는 구형성으로 형성된 부분(3c)에 있어서의 절연막(4)의 절연내압이다.
제10도~제12도에서 명확한 바와 같이 절연막(4)막두께 tox의 대략 3배정도 이상의 반경으로 가는 홈(3)의 모서리부 형상을 완화하는 것에 의해 평면부 값의 70~90%정도로 절연막(4)의 절연내압을형상시킬수가 있다.
예를들면 절연막(4)의 막두께 tox를 0.01㎛정도로 형성하면 반경 r은 0.03㎛정도로 되어 상술하 결과가 달성된다. 따라서, 상기 절연막(16)을 0.03㎛정도로 형성할수 있어 평면부값의 70~90%정도의 절연막(4)의 절연내압을 얻을 수가 있다. 절연막(16)의 막두께는 예를들면, 0.03㎛이상으로 할수 있다.
제13~제16도에 있어서, 횡측은 절연막(4)의 절연내압 V를 나타내고, 종축은 횡축에 나타낸 전압이 기판(1)과 전극(5)사이에 인가되었을때 파괴되는 도수를 나타낸다.
제13도는 그의 모서리부 형상이 완화될어 있지 않은 가는 홈(3A)의 표면상부에 직접 절연막(4)를 형성한 경우의 절연내압을 도시한 것이다.
제14도는 0.05㎛정도의 절연막(16)을 형성해서 모서리부 형상을 완화한 가는 홈(3)의 표면상부에 절연막(4)를 형성한 경우의 절연내압을 도시한 것이다.
제15도는 0.01㎛정도의 절연막(16)을 형성해서 모서리부 형상을 완화한 가는홈(3)의 표면상부에 절연막(4)를 형성한 경우의 절연내압을 도시한 것이다.
제16도는 0.20㎛정도의 절연막(16)을 형성해서 모서리부 형성을 완화한 가는홈(3)의 표면상부에 절연막을 형성한 경우의 절연내압을 도시한 것이다.
모든 경우에 있어서,절연막(4)의 막두께 tox는 0.02㎛이다.
제13도~제16도에서 명확한 바와 같이, 모서리부 형상이 완화된 가는홈(3)에 정보촉적용 용량소자를 형성하는 것에 의해 모서리부 형상이 완화되지 않은 경우에 비해서 절연막(4)의 절연내압을 20%정도 이상으로 향상할수가 있다.
이상 설명한 바와 같이 본원에 있어서 개시되는 새로운 기술수단에 의하면, 이하에 기술하는 바와 같은 효과를 얻을수가 있다.
(1). 반도체기판의 주면으로 부터 내부방향으로 연장하도록 반도체기판의 주면부에 가는 홈을 형성(에칭 또는 구멍뚫기)하고, 이 가는 홈내의 면을 따라서 절연막을 형성하고, 그후 이 절연막을 선택적으로 제거하는 것에 의해서 모서리부 형상이 완화된 (둥굴게 된)가는 홈을 형성할수가 있다.
(2). 상기 (1)의 효과에 의해 모서리부 형상이 완화된 가는 홈을 얻을수가 있으므로, 가는 홈, 이 가는 홈내의 면을 따라서 반도체기판의 주면상부에 마련된 절연막및 이 절연막 상부에 형성된 도전층을 포함하는 반도체소자에 있어서, 상기 가는 홈의 모서리부에 있어서의 절연막의 막두께의 현저한 저하 및 가는 홈의 모서리부에 있어서의 전계집중을 억제하여 절연막의 절연 내압을 향상할수가 있다.
(3). 상기 (1)의 효과에 의해 모서리부 형상이 완화된 가는 홈을 얻을수가 있으므로, 가는 홈, 이 가는 홈내의 면을 따라서 반도체기판의 주면상부에 마련된 절연막및 이 절연막 상부에 형성된 도전층을 포함하는 DRAM의 메모리셀의 정보축적용 용량소자에 있어서 상기 가는 홈의 모시리부에 있어서의 절연막의 막두께의 현저한 저하 및 가는 홈의 모서리부에 있어서의 전계집중을 억제하여 절연막의 절연내압을 향상할수 있으며, 또한 정보로서 축적된 전하의 소실을 방지할수가 있다.
(4). 상기 (2)에서 기술한 바와 같이, 가는 홈을 이용하는 반도체소자에 있어서, 상기 가는 홈의 모서리부에 있어서의 절연막의 막두께의 현저한 저하 및 가는 홈의 모서리부에 있어서의 전계집중을 억제하여 절연막의 절연내압을 향상할수 있으므로, 반도체집적히로장치의 전기적 신뢰성을 향상할수가 있다.
(5). 상기 (3)에서 기술한 바와 같이, 가는 홈을 이용하는 DRAM의 메모리셀의 정보축적용 용량소자에 있어서 상기 가는 홈의 모서리부에 있어서의 절연막의 막두께의 현저한 저하, 가는 홈의 모서리부에 있어서의 전계집중을 억제하여 절연막의 절연내압을 향상할수가 있으며, 또한 정보로서 축적된 전하의 소실을 방지할수 있으므로, DRAM의 전기적 신뢰성을 향상할수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탕하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면, 상기 실시예는 본 발명을 가는 홈을 사용하는 DRAM메모리셀의 정보축적용 용량소자에 적용한 예에 대해서 설명하였지만, 이것에 한정되는 것은 아니고 가는 홈을 사용하는 반도체집적회로장치의 용량소자에 적용할수도 있다.
이상 본 발명의 실시예를 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고 본원의 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (26)

  1. 반도체기판(1)의 주면에 드라이에칭에 의해서 상기 주면으로 부터 상기 반도체기판(1)의 내부로 연장하고 또한 상기 반도체기판(1)의 적어도 바닥부에 모서리부를 갖는 홈(3)을 형성하는 공정, 상기 모서리부를 갖는 홈(3)내의 면을 따라서 열산화에 의해서 산화물의 제1의 절연막(16)을 형성하고, 상기 1의 절연막(16)을 웨트에칭에 의해서 선택적으로 제거하는 공정, 상기 제1의 절연막(16)에 비해서 균일한 두께로 이루어지며, 상기 홈(3)내의 면을 따라서 열산화에 의해서 상기 반도체기판(1)의 상기 주면상에 제2의 절연막(4)를 형성하는 공정, 상기 제2의 절연막(4)상에 도전층(5)를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 1항에 있어서, 상기 반도체기판(1)은 실리콘 단결정인 것을 특징으로 하는 반도전체장치의 제조방법.
  3. 2항에 있어서, 상기 홈(3)은 상기 반도체기판(1)을 이방성 에칭해서 예각인 모서리부(16A,16B)를 갖는 홈(3A)로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 3항에 있어서, 상기 제1의 절연막(16)은 형성하는 공정은 상기 실리콘 단격정의 열산화에 의한 산화실리콘막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 1항에 있어서, 상기 제1의 절연막(16)은 적어도 0.03㎛의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 1항에 있어서, 상기 모서리부는 적어도 0.03~0.2㎛의 두께를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 1항에 있어서, 상기 모서리부는 적어도 0.03㎛의 반경을 갖도록 완화되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 1항에 있어서, 상기 모서리부는 상기 홈(3)내의 면을 따라서 상기 반도체기판(1)의 주면상에 형성된 상기 제2의 절연막(4)의 두께보다 적어도 3배의 반경을 갖도록 완화되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 1항에 있어서, 상기 제2의 절연막(4)는 균일한 두께를 갖는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 1항에 있어서, 상기 제2의 절연막(4)는 상기 홈(3)내의 면에 인접해서 형성된 산화실리콘의 제1층과 상기 제1층에 인접한 질화실리콘의 제2층으로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 1항에 있어서, 상기 도전층(5)는 다결정실리콘인 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 1항에 있어서, 상기 홈(3)을 형성하기 위한 상기 드라이 에칭은 이방성 드라이 에칭인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 1항에 있어서, 상기 홈(3)을 형성하는 공정은 상기 반도체기판(1)의 주면상에 내산화층(14A,15A)를 형성하는 공정, 홈(3)이 형성되어야 할 위치에서 상기 내산화층(14A,15A)의 부분을 제거하고 상기 내산호층(14A,15A)의 나머지부(14A)를 남겨두는 공정 및 상기 홈(3)을 형성하도록 상기 드라이 에칭을 실행하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 13항에 있어서, 상기 내산화층(14A,15A)의 상기 나머지부(14A)가 상기 제1의 절연막(16)을 형성하는 기간에 있어서 상기 반도체기판(1)의 상기 주면상에 유지되고, 이것에 의해서 제1의 절연막을 형성할때에 상기 반도체기판의 주면의 산화를 방지하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 14항에 있어서, 상기 홈(3)을 형성하도록 내산화층(14A,15A)를 제거하는 공정과 상기 드라이 에칭 공정이 동일한 마스크로서 실행되고, 이것에 의해서 상기 내산화층의 나머지부가 상기 홈(3)과 자기 정합으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 1항에 있어서, 상기 홈(3)내의 면을 따라서 상기 제1의 절연막(16)을 형성하는 공정이 상기 반도체 기판의 상기 주면상에 내산화층과 함께 실행되고, 이것에 의해서 상기 제1의 절연막이 형성될때에 상기 반도체기판의 주면의 산화를 방지하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 반도체기판(1)의 주면에 드라이 에칭에 의해서 상기 주면으로 부터 상기 반도체기판(1)의 내부로 연장하고 또한 상기 반도체기판(1)의 적어도 바닥부에 모서리부를 갖는 홈(3)을 형성하고, 상기 반도체기판의 표면상에 상기 홈(3)의 위치에서 열림구멍부를 갖는 마스크(14A,15A)를 형성하는 공정과 상기 마스크를 사용해서 홈을 형성하는 공정으로 이루어지는 공정, 상기 모서리부를 갖는 홈(3)내의 면을 따라서 상기 마스크를 사용해서 열산화에 의해서 산화물의 제1의 절연막(16)을 형성하고, 상기 홈(3)내의 면을 따라서 상기 제1의 절연막(16)을 웨트에칭에 의해서 선택적으로 제거하는 공정, 상기 제1의 절연막(16)에 비해서 균일한 두께로 이루어지고, 상기 홈(3)내의 면을 따라서 열산화에 의해서 상기 반도체기판(1)의 상기 주면상에 제2의 절연막(4)를 형성하는 공정, 상기 제2의 절연막(4)상에 도전층(5)를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 17항에 있어서, 상기 홈(3)은 에칭에 의해서 형성되고, 상기 제1의 절연막(16)은 열산화에 의해서 형성되며, 상기 마스크(14A,15A)는 상기 에칭에 사용된 부식액에 대해서 내성을 가지며 또한 상기 열산화에 대해서 내성을 갖는 물질로 형성된 것을 특징으로 하는 반도체장치의 제조방법.
  19. 18항에 있어서, 상기 마스크(14A,15A)는 상기 에칭에 대해서 내성을 갖는 물질의 제1층(15)와 상기 열산화에 대해서 내성을 갖는 물질의 제2층(14)를 포함하는 것을 특징으로 반도체장치의 제조방법.
  20. 19항에 있어서, 상기 제1층(15)는 인 실리케이트 글라스로 형성되고, 상기 제2층(14)는 질화실리콘으로 형성된 것을 특징으로 하는 반도체장치의 제조방법.
  21. 17항에 있어서, 상기 홈(3)을 형성하기 위한 상기 드라이에칭은 이방성 드라이에칭인 것을 특징으로하는 반도체장치의 제조방법.
  22. 여러개의 메모리셀을 갖고, 각각의 메모리셀의 직렬로 접속된 정보축적용 용량소자(C)와 스위칭소자(Q)를 포함하고, 상기 정보축적용 용량소자가 홈(3)을 갖는 반도체장치의 제조방법에 있어서, 반도체기판(1)을 이방성 에칭에 의해서 상기 주면으로 부터 그의 내부로 연장하고, 또한 상기 반도체기판(1)의 적어도 바닥부에 모서리부를 갖는 홈(3)을 형성하는 공정, 상기 모서리부를 갖는 홈(3)내의 면을 따라서 열산화에 의해서 산화물의 제1의 절연막(16)을 형성하는 공정, 웨트에칭에 의해서 상기 홈(3)내의 상기 면으로 부터 상기 제1의 절연막(16)을 제거하는 공정, 상기 반도체기판(1)의 면과 상기 홈(3)내의 면을 따라서 열산화에 의해서 제2의 절연막(4)를 형성하는 공정, 상기 제2의 절연막(4)상에 도전층(5)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 22항에 있어서, 상기 제2의 절연막(4)는 균일한 두께를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 22항에 있어서, 상기 제1의 절연막(16)은 0.03~0.2㎛의 두께를 갖는것을 특징으로 하는 반도체장치의 제조방법.
  25. 22항에 있어서, 상기 도전층(5)는 다결정 실리콘층인 것을 특징으로 하는 반도체장치의 제조방법.
  26. 22항에 있어서, 상기 홈(3)을 형성하기 위한 이방성 에칭은 이방성 드라이에칭인 것을 특징으로 하는 반도체장치의 제조방법.
KR1019850001874A 1984-04-11 1985-03-22 반도체장치의 제조방법 KR930007521B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP59-070859 1984-04-11
JP59070859A JPH073858B2 (ja) 1984-04-11 1984-04-11 半導体装置の製造方法
JP59-70859 1984-04-11

Publications (2)

Publication Number Publication Date
KR850007716A KR850007716A (ko) 1985-12-07
KR930007521B1 true KR930007521B1 (ko) 1993-08-12

Family

ID=13443705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850001874A KR930007521B1 (ko) 1984-04-11 1985-03-22 반도체장치의 제조방법

Country Status (8)

Country Link
US (1) US5100822A (ko)
JP (1) JPH073858B2 (ko)
KR (1) KR930007521B1 (ko)
DE (1) DE3513034C2 (ko)
GB (2) GB2159326B (ko)
HK (2) HK91190A (ko)
IT (1) IT1184402B (ko)
SG (1) SG82390G (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4735824A (en) * 1985-05-31 1988-04-05 Kabushiki Kaisha Toshiba Method of manufacturing an MOS capacitor
JPS6376330A (ja) * 1986-09-18 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0620108B2 (ja) * 1987-03-23 1994-03-16 三菱電機株式会社 半導体装置の製造方法
JPS63234534A (ja) * 1987-03-24 1988-09-29 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPS63287024A (ja) * 1987-05-19 1988-11-24 Seiko Epson Corp 半導体装置の製造方法
JP2635607B2 (ja) * 1987-08-28 1997-07-30 株式会社東芝 半導体装置の製造方法
US4931409A (en) * 1988-01-30 1990-06-05 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device having trench isolation
US5057887A (en) * 1989-05-14 1991-10-15 Texas Instruments Incorporated High density dynamic ram cell
KR960006714B1 (ko) * 1990-05-28 1996-05-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
US5223729A (en) * 1990-09-26 1993-06-29 Matsushita Electric Industrial Co., Ltd. Semiconductor device and a method of producing the same
JP3556679B2 (ja) 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 電気光学装置
US5256588A (en) * 1992-03-23 1993-10-26 Motorola, Inc. Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell
US5523252A (en) * 1993-08-26 1996-06-04 Seiko Instruments Inc. Method for fabricating and inspecting semiconductor integrated circuit substrate, and semi-finished product used for the sustrate
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
US6103635A (en) * 1997-10-28 2000-08-15 Fairchild Semiconductor Corp. Trench forming process and integrated circuit device including a trench
US6004850A (en) * 1998-02-23 1999-12-21 Motorola Inc. Tantalum oxide anti-reflective coating (ARC) integrated with a metallic transistor gate electrode and method of formation
JP2009032808A (ja) * 2007-07-25 2009-02-12 Toshiba Corp 半導体装置
US20100264478A1 (en) * 2007-10-31 2010-10-21 Agere Systems Inc. Method to reduce trench capacitor leakage for random access memory device
US8916868B2 (en) * 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN114743997A (zh) * 2021-01-07 2022-07-12 群创光电股份有限公司 感测装置的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5812739B2 (ja) * 1975-05-07 1983-03-10 株式会社日立製作所 半導体記憶装置
CA1090006A (en) * 1976-12-27 1980-11-18 Wolfgang M. Feist Semiconductor structures and methods for manufacturing such structures
US4296429A (en) * 1978-08-09 1981-10-20 Harris Corporation VMOS Transistor and method of fabrication
US4295924A (en) * 1979-12-17 1981-10-20 International Business Machines Corporation Method for providing self-aligned conductor in a V-groove device
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
JPS56160050A (en) * 1980-05-14 1981-12-09 Fujitsu Ltd Semiconductor device and manufacture thereof
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
GB2081506B (en) * 1980-07-21 1984-06-06 Data General Corp Resin-filled groove isolation of integrated circuit elements in a semi-conductor body
JPS57138162A (en) * 1981-02-20 1982-08-26 Nec Corp Manufacture of semiconductor device
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPS58154256A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
JPS58202560A (ja) * 1982-05-21 1983-11-25 Hitachi Ltd 半導体装置およびその製造方法
JPH0666436B2 (ja) * 1983-04-15 1994-08-24 株式会社日立製作所 半導体集積回路装置

Also Published As

Publication number Publication date
SG82390G (en) 1990-11-23
GB2206448A (en) 1989-01-05
JPS60214558A (ja) 1985-10-26
GB2159326B (en) 1989-01-18
IT8520269A0 (it) 1985-04-05
US5100822A (en) 1992-03-31
JPH073858B2 (ja) 1995-01-18
GB8819232D0 (en) 1988-09-14
KR850007716A (ko) 1985-12-07
DE3513034A1 (de) 1985-10-24
GB8508932D0 (en) 1985-05-09
GB2159326A (en) 1985-11-27
DE3513034C2 (de) 1994-12-15
IT1184402B (it) 1987-10-28
GB2206448B (en) 1989-05-24
HK11392A (en) 1992-02-21
HK91190A (en) 1990-11-16

Similar Documents

Publication Publication Date Title
KR930007521B1 (ko) 반도체장치의 제조방법
KR920007331B1 (ko) 반도체 기억장치 및 그 제조방법
JP2825245B2 (ja) スタックトキャパシタｄｒａｍセル及びその製造方法
EP0436491A1 (en) Dram cell having a texturized polysilicon lower capacitor plate for increased capacitance
KR0173332B1 (ko) 반도체 기억장치 및 그 제조방법
KR100500261B1 (ko) Dram-셀장치및그제조방법
KR100528352B1 (ko) Dram-셀장치및그제조방법
KR0140044B1 (ko) 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자
KR20010098730A (ko) 채널 액세스 트랜지스터 및 적층된 기억 용량기를 갖는수직형 디램 및 이에 관련한 방법
JPS6118167A (ja) 半導体装置
US5512768A (en) Capacitor for use in DRAM cell using surface oxidized silicon nodules
JPS61176148A (ja) 半導体記憶装置
JPH0576785B2 (ko)
KR100566411B1 (ko) 반도체기억장치및그제조방법
JP3653107B2 (ja) 半導体装置およびその製造方法
JPS5856267B2 (ja) 半導体集積回路の製造方法
JPH0294561A (ja) 半導体記憶装置およびその製造方法
WO2001045153A1 (en) Method for removal of hard mask used to define noble metal electrode
US5736441A (en) High-capacitance dynamic random access memory cell and method for fabricating the same
JPH077823B2 (ja) 半導体集積回路装置
JP3875493B2 (ja) メモリセルアレイ及びその製造方法
JP3685997B2 (ja) 集積回路装置に適した凹部を備えた基板及びその製造方法
JPS6156444A (ja) 半導体装置
US20220406735A1 (en) Semiconductor device and method for manufacturing same
KR101024821B1 (ko) 플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19971223

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee