JPH1126710A - Ｄｒａｍセル装置及びその製造方法 - Google Patents
Ｄｒａｍセル装置及びその製造方法Info
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- JPH1126710A JPH1126710A JP10195138A JP19513898A JPH1126710A JP H1126710 A JPH1126710 A JP H1126710A JP 10195138 A JP10195138 A JP 10195138A JP 19513898 A JP19513898 A JP 19513898A JP H1126710 A JPH1126710 A JP H1126710A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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-
- H—ELECTRICITY
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- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 メモリセルとしてそれぞれ３個のデバイスを
有するゲインセルを含み、特に高い実装密度で製造する
ことのできるＤＲＡＭセル装置並びにその製造方法を提
供する。 【解決手段】 ＤＲＡＭセル装置が１メモリセル当たり
３個のトランジスタを含んでおり、それらのうち少なく
とも１個を縦型トランジスタとして形成する。トランジ
スタをトレンチＧ１、Ｇ２の側面１Ｆ１、１Ｆ２、２Ｆ
２に形成する。異なるトランジスタのそれぞれ３つのソ
ース／ドレイン領域１Ｓ／Ｄ１、３Ｓ／Ｄ２、２Ｓ／Ｄ
２を互いに接続する接触領域Ｋを形成するためにトレン
チＧ１、Ｇ２を交互に広い間隔と狭い間隔で配置する。
トランジスタのゲート電極Ｇａ１、Ｇａ３を書込みワー
ド線ＷＳ又は読出しワード線ＷＡの部分としてトレンチ
Ｇ１の側面１Ｆ１、１Ｆ２にスペーサの形で形成する。
ゲート電極Ｇａ２とソース／ドレイン領域３Ｓ／Ｄ１の
接続を導電構造Ｌを介して行う。
有するゲインセルを含み、特に高い実装密度で製造する
ことのできるＤＲＡＭセル装置並びにその製造方法を提
供する。 【解決手段】 ＤＲＡＭセル装置が１メモリセル当たり
３個のトランジスタを含んでおり、それらのうち少なく
とも１個を縦型トランジスタとして形成する。トランジ
スタをトレンチＧ１、Ｇ２の側面１Ｆ１、１Ｆ２、２Ｆ
２に形成する。異なるトランジスタのそれぞれ３つのソ
ース／ドレイン領域１Ｓ／Ｄ１、３Ｓ／Ｄ２、２Ｓ／Ｄ
２を互いに接続する接触領域Ｋを形成するためにトレン
チＧ１、Ｇ２を交互に広い間隔と狭い間隔で配置する。
トランジスタのゲート電極Ｇａ１、Ｇａ３を書込みワー
ド線ＷＳ又は読出しワード線ＷＡの部分としてトレンチ
Ｇ１の側面１Ｆ１、１Ｆ２にスペーサの形で形成する。
ゲート電極Ｇａ２とソース／ドレイン領域３Ｓ／Ｄ１の
接続を導電構造Ｌを介して行う。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭセル装置、
即ち１つのメモリセルが３つのトランジスタを含んでい
るダイナミック・ランダム・アクセスメモリセル装置に
関する。
即ち１つのメモリセルが３つのトランジスタを含んでい
るダイナミック・ランダム・アクセスメモリセル装置に
関する。
【０００２】
【従来の技術】ＤＲＡＭセル装置には今日殆ど専らいわ
ゆる１トランジスタ−メモリセルが使用されている。１
トランジスタ−メモリセルは読出しトランジスタとメモ
リコンデンサを有する。このメモリコンデンサには情報
が論理値０又は１を表す電荷の形で格納されている。読
出しトランジスタをワード線を介して駆動することによ
りこの情報はビット線を介して読出し可能となる。その
際メモリコンデンサ内に格納された電荷はビット線を駆
動する。
ゆる１トランジスタ−メモリセルが使用されている。１
トランジスタ−メモリセルは読出しトランジスタとメモ
リコンデンサを有する。このメモリコンデンサには情報
が論理値０又は１を表す電荷の形で格納されている。読
出しトランジスタをワード線を介して駆動することによ
りこの情報はビット線を介して読出し可能となる。その
際メモリコンデンサ内に格納された電荷はビット線を駆
動する。
【０００３】メモリ世代毎にメモリ密度が増加するため
に１トランジスタメモリセルの必要面積は世代毎に減ら
されなければならない。これは技術的又は物理的に重大
な問題をもたらす。例えばメモリコンデンサはその１ト
ランジスタ・メモリセルの比較的小さな面積にもかかわ
らずビット線を駆動することができるように最小限度の
電荷量を格納することができなければならない。
に１トランジスタメモリセルの必要面積は世代毎に減ら
されなければならない。これは技術的又は物理的に重大
な問題をもたらす。例えばメモリコンデンサはその１ト
ランジスタ・メモリセルの比較的小さな面積にもかかわ
らずビット線を駆動することができるように最小限度の
電荷量を格納することができなければならない。
【０００４】この問題はメモリセルとしていわゆるゲイ
ンセルを使用するＤＲＡＭセル装置で回避される。その
場合にも情報は電荷の形で記憶される。しかし電荷は直
接ビット線を駆動してはならず、トランジスタのゲート
電極内に記憶され、トランジスタの制御に役立つだけで
よく、そのためには極めて少量の電荷で十分である。
ンセルを使用するＤＲＡＭセル装置で回避される。その
場合にも情報は電荷の形で記憶される。しかし電荷は直
接ビット線を駆動してはならず、トランジスタのゲート
電極内に記憶され、トランジスタの制御に役立つだけで
よく、そのためには極めて少量の電荷で十分である。
【０００５】「マイクロエレクトロニクス・エンジニア
リング１５（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇ
ｉｎｅｅｒｉｎｇ １５）」（１９９１年）第３６７〜
３７０頁には３個のデバイス、即ち第１のトランジス
タ、第２のトランジスタ及びダイオードを含むゲインセ
ルについて記載されている。電荷は第２のトランジスタ
の第２のゲート電極に貯蔵される。電荷の貯蔵は第１の
トランジスタ及びダイオードにより行われる。そのため
に第２のゲート電極はダイオードと、ダイオードは第２
のトランジスタの第２のソース／ドレイン領域及び第１
のトランジスタの第１のソース／ドレイン領域と、第２
のトランジスタの第１のソース／ドレイン領域は電圧源
と、また第１のトランジスタの第２のソース／ドレイン
領域はビット線と接続されている。貯蔵のため第１のト
ランジスタの第１のゲート電極がワード線を介して駆動
される。電荷の量及び従って第２のゲート電極に格納さ
れている情報はビット線の電圧により決定される。その
場合ダイオードは順方向に極性づけられている。情報の
読出しは第１のトランジスタの第１のゲート電極をワー
ド線を介して駆動することにより行われる。電荷の量及
び従ってこの場合第２の電極に格納されている情報がビ
ット線に電流が流れるどうかを決定する。この場合ダイ
オードは阻止方向に極性づけられている。
リング１５（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇ
ｉｎｅｅｒｉｎｇ １５）」（１９９１年）第３６７〜
３７０頁には３個のデバイス、即ち第１のトランジス
タ、第２のトランジスタ及びダイオードを含むゲインセ
ルについて記載されている。電荷は第２のトランジスタ
の第２のゲート電極に貯蔵される。電荷の貯蔵は第１の
トランジスタ及びダイオードにより行われる。そのため
に第２のゲート電極はダイオードと、ダイオードは第２
のトランジスタの第２のソース／ドレイン領域及び第１
のトランジスタの第１のソース／ドレイン領域と、第２
のトランジスタの第１のソース／ドレイン領域は電圧源
と、また第１のトランジスタの第２のソース／ドレイン
領域はビット線と接続されている。貯蔵のため第１のト
ランジスタの第１のゲート電極がワード線を介して駆動
される。電荷の量及び従って第２のゲート電極に格納さ
れている情報はビット線の電圧により決定される。その
場合ダイオードは順方向に極性づけられている。情報の
読出しは第１のトランジスタの第１のゲート電極をワー
ド線を介して駆動することにより行われる。電荷の量及
び従ってこの場合第２の電極に格納されている情報がビ
ット線に電流が流れるどうかを決定する。この場合ダイ
オードは阻止方向に極性づけられている。
【０００６】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルとしてそれぞれ少なくとも３個のデバイスを有す
るゲインセルを含み、特に高い実装密度で製造すること
のできるＤＲＡＭセル装置を提供することにある。更に
このようなＤＲＡＭセル装置の製造方法を提供すること
にある。
リセルとしてそれぞれ少なくとも３個のデバイスを有す
るゲインセルを含み、特に高い実装密度で製造すること
のできるＤＲＡＭセル装置を提供することにある。更に
このようなＤＲＡＭセル装置の製造方法を提供すること
にある。
【０００７】
【課題を解決するための手段】この課題は本発明の請求
項１に記載のＤＲＡＭセル装置並びに請求項９に記載の
その製造方法により解決される。本発明の他の実施態様
は従属請求項に記載されている。
項１に記載のＤＲＡＭセル装置並びに請求項９に記載の
その製造方法により解決される。本発明の他の実施態様
は従属請求項に記載されている。
【０００８】本発明によるＤＲＡＭセル装置ではメモリ
セルの３個のデバイスはトランジスタであり、そのうち
の少なくとも１個は縦型トランジスタとして形成されて
いる。３個のトランジスタ全てを縦型トランジスタとし
て形成することはメモリセルの面積がそれにより極めて
縮小されるので有利である。
セルの３個のデバイスはトランジスタであり、そのうち
の少なくとも１個は縦型トランジスタとして形成されて
いる。３個のトランジスタ全てを縦型トランジスタとし
て形成することはメモリセルの面積がそれにより極めて
縮小されるので有利である。
【０００９】３個のトランジスタを基板内に互いにほぼ
並列に延びている第１のトレンチと第２のトレンチの側
面に形成することは本発明の枠内にある。情報が格納さ
れる第２のトランジスタのゲート電極（以後第２のゲー
ト電極とも称する）と第３のトランジスタの第１のソー
ス／ドレイン領域との接続は、例えば基板の表面の上方
において第３のトランジスタの第１のソース／ドレイン
領域及び第２のゲート電極と重複する導電構造を介して
行われる。導電構造は、第２のトレンチ内に配置されか
つ第２のゲート電極に隣接する素子を含んでいてもよ
い。第３のトランジスタの第１のソース／ドレイン領域
は、第２のゲート電極に直接接していてもよい。この場
合導電構造は省略される。
並列に延びている第１のトレンチと第２のトレンチの側
面に形成することは本発明の枠内にある。情報が格納さ
れる第２のトランジスタのゲート電極（以後第２のゲー
ト電極とも称する）と第３のトランジスタの第１のソー
ス／ドレイン領域との接続は、例えば基板の表面の上方
において第３のトランジスタの第１のソース／ドレイン
領域及び第２のゲート電極と重複する導電構造を介して
行われる。導電構造は、第２のトレンチ内に配置されか
つ第２のゲート電極に隣接する素子を含んでいてもよ
い。第３のトランジスタの第１のソース／ドレイン領域
は、第２のゲート電極に直接接していてもよい。この場
合導電構造は省略される。
【００１０】異なるトランジスタの第１の導電形により
ドープされている隣接するソース／ドレイン領域間の第
１のトレンチ及び第２のトレンチの側面に沿って電流が
流れないように、斜め方向の注入によりトランジスタ間
の第１のトレンチ及び第２のトレンチの側面に高ドープ
されたチャネル−ストップ領域を形成することができ
る。このチャネル−ストップ領域は第１の導電形と反対
の第２の導電形によりドープされている。
ドープされている隣接するソース／ドレイン領域間の第
１のトレンチ及び第２のトレンチの側面に沿って電流が
流れないように、斜め方向の注入によりトランジスタ間
の第１のトレンチ及び第２のトレンチの側面に高ドープ
されたチャネル−ストップ領域を形成することができ
る。このチャネル−ストップ領域は第１の導電形と反対
の第２の導電形によりドープされている。
【００１１】基板内に第１のトレンチの底面及び第２の
トレンチの底面に隣接して第１のトランジスタの第１の
ソース／ドレイン領域、第３のトランジスタの第２のソ
ース／ドレイン領域及び第２のトランジスタの第２のソ
ース／ドレイン領域を互いに接続する接触領域を配設す
ることは本発明の枠内にある。第１のトランジスタの第
１のソース／ドレイン領域、第３のトランジスタの第２
のソース／ドレイン領域及び第２のトランジスタの第２
のソース／ドレイン領域が接触領域の一部であると有利
である。接触領域を形成するには、第１のトレンチと第
２のトレンチの間隔が異なるメモリセルの第１のトレン
チと第２のトレンチの間隔よりも小さいと有利である。
それにより互いに絶縁されている接触領域をマスクなし
の注入により形成することができる。この接触領域はま
た、第１のトランジスタの第１のソース／ドレイン領
域、第３のトランジスタの第２のソース／ドレイン領域
及び第２のトランジスタの第２のソース／ドレイン領域
と接続されているドープされた層として又は金属を含む
層として形成してもよい。
トレンチの底面に隣接して第１のトランジスタの第１の
ソース／ドレイン領域、第３のトランジスタの第２のソ
ース／ドレイン領域及び第２のトランジスタの第２のソ
ース／ドレイン領域を互いに接続する接触領域を配設す
ることは本発明の枠内にある。第１のトランジスタの第
１のソース／ドレイン領域、第３のトランジスタの第２
のソース／ドレイン領域及び第２のトランジスタの第２
のソース／ドレイン領域が接触領域の一部であると有利
である。接触領域を形成するには、第１のトレンチと第
２のトレンチの間隔が異なるメモリセルの第１のトレン
チと第２のトレンチの間隔よりも小さいと有利である。
それにより互いに絶縁されている接触領域をマスクなし
の注入により形成することができる。この接触領域はま
た、第１のトランジスタの第１のソース／ドレイン領
域、第３のトランジスタの第２のソース／ドレイン領域
及び第２のトランジスタの第２のソース／ドレイン領域
と接続されているドープされた層として又は金属を含む
層として形成してもよい。
【００１２】チャネル領域を注入により形成する場合、
注入の前に第１のトレンチ及び第２のトレンチの側面に
例えばＳｉＯ2 のような材料の析出及びエッチバックに
よりスペーサを備えると、注入前の側面を保護するのに
有利である。
注入の前に第１のトレンチ及び第２のトレンチの側面に
例えばＳｉＯ2 のような材料の析出及びエッチバックに
よりスペーサを備えると、注入前の側面を保護するのに
有利である。
【００１３】メモリセルの面積を小さくするためには、
第１のトレンチと第２のトレンチの間隔がそのときの技
術で形成可能の最小の構造値Ｆよりも小さいと有利であ
る。それには第１のトレンチ及び第２のトレンチのエッ
チングの際に、第１のスペーサにより構造化されかつ第
２のスペーサにより修正されたマスク作用をする絶縁層
が使用される。
第１のトレンチと第２のトレンチの間隔がそのときの技
術で形成可能の最小の構造値Ｆよりも小さいと有利であ
る。それには第１のトレンチ及び第２のトレンチのエッ
チングの際に、第１のスペーサにより構造化されかつ第
２のスペーサにより修正されたマスク作用をする絶縁層
が使用される。
【００１４】メモリセルの面積を縮小するには、第１の
トランジスタの第２のソース／ドレイン領域を隣接する
第１のメモリセルの第１のトランジスタの第２のソース
／ドレイン領域と、また第２のトランジスタの第１のソ
ース／ドレイン領域を隣接する第２のメモリセルの第２
のトランジスタの第１のソース／ドレイン領域と一致さ
せると有利である。これは、隣接するメモリセルが第１
のトレンチに平行に延びる軸に関して鏡面対称に互いに
配置されることを意味する。
トランジスタの第２のソース／ドレイン領域を隣接する
第１のメモリセルの第１のトランジスタの第２のソース
／ドレイン領域と、また第２のトランジスタの第１のソ
ース／ドレイン領域を隣接する第２のメモリセルの第２
のトランジスタの第１のソース／ドレイン領域と一致さ
せると有利である。これは、隣接するメモリセルが第１
のトレンチに平行に延びる軸に関して鏡面対称に互いに
配置されることを意味する。
【００１５】書込みワード線と読出しワード線をスペー
サの形で第１のトレンチの側面に配置すると有利であ
る。書込みワード線の一部は第３のトランジスタのゲー
ト電極（以後“第３のゲート電極”とも称する）とし
て、また読出しワード線の一部は第１のトランジスタの
ゲート電極（以後“第１のゲート電極”とも称する）と
して作用することができる。
サの形で第１のトレンチの側面に配置すると有利であ
る。書込みワード線の一部は第３のトランジスタのゲー
ト電極（以後“第３のゲート電極”とも称する）とし
て、また読出しワード線の一部は第１のトランジスタの
ゲート電極（以後“第１のゲート電極”とも称する）と
して作用することができる。
【００１６】書込みワード線及び読出しワード線を形成
するためには、第１のトレンチ及び第２のトレンチにゲ
ート誘電体を設けた後に導電材を同形に施し、第２のト
レンチを導電材で満たし、引続きこの導電材を第１のト
レンチの側面にスペーサの形で書込みワード線及び読出
しワード線が形成されるまでエッチバックすると有利で
ある。第２のトレンチ内の導電材の一部はマスクを使用
して除去してもよい。第２のトレンチ内に残っている導
電材部分は第２のトランジスタの第２のゲート電極とし
て適している。
するためには、第１のトレンチ及び第２のトレンチにゲ
ート誘電体を設けた後に導電材を同形に施し、第２のト
レンチを導電材で満たし、引続きこの導電材を第１のト
レンチの側面にスペーサの形で書込みワード線及び読出
しワード線が形成されるまでエッチバックすると有利で
ある。第２のトレンチ内の導電材の一部はマスクを使用
して除去してもよい。第２のトレンチ内に残っている導
電材部分は第２のトランジスタの第２のゲート電極とし
て適している。
【００１７】第３のトランジスタの第１のソース／ドレ
イン領域を第２のトランジスタの第２のゲート電極と接
続する導電構造を形成するために、第２のトランジスタ
の第２のゲート電極の形成後に絶縁材を施し、マスクを
使用して第３のトランジスタの第１のソース／ドレイン
領域の一部を露出するように構造化することは本発明の
枠内にある。この導電構造は例えば選択的ケイ化により
形成することができる。それには全面的に金属を施し、
引続き熱処理し、それにより第３のトランジスタの第１
のソース／ドレイン領域の露出部分及び第２のトランジ
スタの第２のゲート電極の上に金属ケイ化物が形成され
る。残っている金属はエッチング工程により引続き除去
される。この導電構造は例えば導電材を施すことによ
り、次いでこれをエッチバック又は化学機械的に研磨す
ることにより形成することができる。
イン領域を第２のトランジスタの第２のゲート電極と接
続する導電構造を形成するために、第２のトランジスタ
の第２のゲート電極の形成後に絶縁材を施し、マスクを
使用して第３のトランジスタの第１のソース／ドレイン
領域の一部を露出するように構造化することは本発明の
枠内にある。この導電構造は例えば選択的ケイ化により
形成することができる。それには全面的に金属を施し、
引続き熱処理し、それにより第３のトランジスタの第１
のソース／ドレイン領域の露出部分及び第２のトランジ
スタの第２のゲート電極の上に金属ケイ化物が形成され
る。残っている金属はエッチング工程により引続き除去
される。この導電構造は例えば導電材を施すことによ
り、次いでこれをエッチバック又は化学機械的に研磨す
ることにより形成することができる。
【００１８】ＤＲＡＭセル装置の種々の特性を改善する
ためにメモリセルの３個のトランジスタに付加的に例え
ばコンデンサのような他のデバイスをメモリセル内に集
積することは本発明の枠内にある。
ためにメモリセルの３個のトランジスタに付加的に例え
ばコンデンサのような他のデバイスをメモリセル内に集
積することは本発明の枠内にある。
【００１９】漏洩電流の故に情報は規則的な時間間隔で
新たに第２のゲート電極に書込まれなければ成らない。
時間間隔を拡大するために、メモリセルにその第１のコ
ンデンサ板が第２のゲート電極と接続されているコンデ
ンサをそれぞれ設けると有利である。
新たに第２のゲート電極に書込まれなければ成らない。
時間間隔を拡大するために、メモリセルにその第１のコ
ンデンサ板が第２のゲート電極と接続されているコンデ
ンサをそれぞれ設けると有利である。
【００２０】メモリセルのプログラミングのために第１
のトランジスタが読出しワード線を介して、また第３の
トランジスタが書込みワード線を介して駆動される。第
１のトランジスタの第２のソース／ドレイン領域と接続
されているビット線における設定電位に関係して情報を
表す電荷が第２のトランジスタのゲート電極に印加され
る。メモリセルの読出しには第１のトランジスタが読出
しワード線を介して駆動される。第２のトランジスタの
ゲート電極に貯えられた電荷に関係して第２のトランジ
スタがオン又はオフされ、電流がビット線を流れたり流
れなかったりする。この第１のトランジスタ及び第２の
トランジスタはビット線の一部と直列接続される。“書
込みワード線”及び“読出しワード線”という用語は限
定的に解釈されるものではない。
のトランジスタが読出しワード線を介して、また第３の
トランジスタが書込みワード線を介して駆動される。第
１のトランジスタの第２のソース／ドレイン領域と接続
されているビット線における設定電位に関係して情報を
表す電荷が第２のトランジスタのゲート電極に印加され
る。メモリセルの読出しには第１のトランジスタが読出
しワード線を介して駆動される。第２のトランジスタの
ゲート電極に貯えられた電荷に関係して第２のトランジ
スタがオン又はオフされ、電流がビット線を流れたり流
れなかったりする。この第１のトランジスタ及び第２の
トランジスタはビット線の一部と直列接続される。“書
込みワード線”及び“読出しワード線”という用語は限
定的に解釈されるものではない。
【００２１】
【実施例】本発明を図示の実施例に基づき以下に詳述す
る。
る。
【００２２】第１の実施例によればシリコンから成る第
１の基板１はその表面Ｏに隣接する厚さ約２μm の層Ｓ
内でｐドープされている（図２参照）。そのドーパント
濃度は約１０17ｃｍ-3である。ｘ軸及びこのｘ軸に垂直
なｙ軸が表面Ｏに延びている（図１参照）。表面Ｏは水
平な範囲Ｂｈと垂直な範囲Ｂｖを含んでいる。水平範囲
Ｂｈは条片状をしており、ｘ軸に平行に延び、約５００
ｎｍの幅を有する。隣接する水平範囲Ｂｈの中心線の間
隔は約１０００ｎｍである。垂直範囲Ｂｖも条片状をし
ており、ｙ軸に平行に延び、約１０００ｎｍの幅を有す
る。隣接する垂直範囲Ｂｖの中心線の間隔は約４０００
ｎｍである。水平範囲Ｂｈ及び垂直な範囲Ｂｖを覆わな
いフォトレジストから成る第１のマスク（図示せず）を
使用して注入によりｎドープされた約１５０ｎｍの深さ
を有する領域Ｇｅを形成する（図２参照）。領域Ｇｅの
ドーパント濃度は約5 ×１０20ｃｍ-3である。
１の基板１はその表面Ｏに隣接する厚さ約２μm の層Ｓ
内でｐドープされている（図２参照）。そのドーパント
濃度は約１０17ｃｍ-3である。ｘ軸及びこのｘ軸に垂直
なｙ軸が表面Ｏに延びている（図１参照）。表面Ｏは水
平な範囲Ｂｈと垂直な範囲Ｂｖを含んでいる。水平範囲
Ｂｈは条片状をしており、ｘ軸に平行に延び、約５００
ｎｍの幅を有する。隣接する水平範囲Ｂｈの中心線の間
隔は約１０００ｎｍである。垂直範囲Ｂｖも条片状をし
ており、ｙ軸に平行に延び、約１０００ｎｍの幅を有す
る。隣接する垂直範囲Ｂｖの中心線の間隔は約４０００
ｎｍである。水平範囲Ｂｈ及び垂直な範囲Ｂｖを覆わな
いフォトレジストから成る第１のマスク（図示せず）を
使用して注入によりｎドープされた約１５０ｎｍの深さ
を有する領域Ｇｅを形成する（図２参照）。領域Ｇｅの
ドーパント濃度は約5 ×１０20ｃｍ-3である。
【００２３】表面Ｏ上に厚さ約６００ｎｍのＳｉＯ2 か
ら成る絶縁層Ｓ１を析出する（図３参照）。フォトレジ
ストから成る条片状の第２のマスク（図示せず）を使用
して異方性エッチングにより互いに並列して延びる第１
の暫定トレンチＧＶ１を形成する。ＳｉＯ2 の異方性エ
ッチングには例えばＣＨＦ3 ＋Ｏ2 が適している。第１
の暫定トレンチＧＶ１の中心線は垂直範囲Ｂｖの中心線
と一致する。隣接する第１の暫定トレンチＧＶ１の中心
線の間隔は約１０００ｎｍである。第１の暫定トレンチ
ＧＶ１の深さは約３００ｎｍである。
ら成る絶縁層Ｓ１を析出する（図３参照）。フォトレジ
ストから成る条片状の第２のマスク（図示せず）を使用
して異方性エッチングにより互いに並列して延びる第１
の暫定トレンチＧＶ１を形成する。ＳｉＯ2 の異方性エ
ッチングには例えばＣＨＦ3 ＋Ｏ2 が適している。第１
の暫定トレンチＧＶ１の中心線は垂直範囲Ｂｖの中心線
と一致する。隣接する第１の暫定トレンチＧＶ１の中心
線の間隔は約１０００ｎｍである。第１の暫定トレンチ
ＧＶ１の深さは約３００ｎｍである。
【００２４】第１の暫定トレンチＧＶ１の側面に第１の
スペーサＳｐ１を形成するために、ＴＥＯＳ法でＳｉＯ
2 を約１２５ｎｍの厚さで同形に析出し、異方性にエッ
チバックする（図３参照）。
スペーサＳｐ１を形成するために、ＴＥＯＳ法でＳｉＯ
2 を約１２５ｎｍの厚さで同形に析出し、異方性にエッ
チバックする（図３参照）。
【００２５】引続きポリシリコンを約５００ｎｍの厚さ
に析出する。化学機械的研磨により第１の暫定トレンチ
ＧＶ１の外側のポリシリコンが除去されるまでポリシリ
コンを除去する。引続きこのポリシリコンを約１５０ｎ
ｍの深さまでエッチバックする。それによりポリシリコ
ンから成る条片状の構造Ｓｔが形成される。この条片状
の構造Ｓｔは使用されている技術で最小に形成可能の構
造値Ｆよりも小さい約２５０ｎｍの幅を有する（図３参
照）。
に析出する。化学機械的研磨により第１の暫定トレンチ
ＧＶ１の外側のポリシリコンが除去されるまでポリシリ
コンを除去する。引続きこのポリシリコンを約１５０ｎ
ｍの深さまでエッチバックする。それによりポリシリコ
ンから成る条片状の構造Ｓｔが形成される。この条片状
の構造Ｓｔは使用されている技術で最小に形成可能の構
造値Ｆよりも小さい約２５０ｎｍの幅を有する（図３参
照）。
【００２６】第２の暫定トレンチＧＶ２を形成するため
には、ＳｉＯ2 の異方性エッチングによりシリコンに対
し選択的に表面Ｏの一部を露出する。第２の暫定トレン
チＧＶ２は交互に並んで配置されている第１の部分１Ｇ
Ｖ２及び第２の部分２ＧＶ２に分割される（図４参
照）。
には、ＳｉＯ2 の異方性エッチングによりシリコンに対
し選択的に表面Ｏの一部を露出する。第２の暫定トレン
チＧＶ２は交互に並んで配置されている第１の部分１Ｇ
Ｖ２及び第２の部分２ＧＶ２に分割される（図４参
照）。
【００２７】ＴＥＯＳ法で約２５０ｎｍのＳｉＯ2 の析
出及びそれに引続いての異方性エッチバックにより第２
の暫定トレンチＧＶ２の側面に第２のスペーサＳｐ２を
形成する（図４参照）。
出及びそれに引続いての異方性エッチバックにより第２
の暫定トレンチＧＶ２の側面に第２のスペーサＳｐ２を
形成する（図４参照）。
【００２８】フォトレジストから成る第３のマスク（図
示せず）を使用して異方性エッチング工程により、第２
の暫定トレンチの第１の部分１ＧＶ２の第２の側面１Ｆ
Ｖ２及びこの第１の部分１ＧＶ２の第２の側面１ＦＶ２
に対向する第２の部分２ＧＶ２の第１の側面２ＦＶ１に
ある第２のスペーサＳｐ２を除去する（図５参照）。例
えばＨＢｒ＋ＮＦ3 ＋Ｈｅ＋Ｏ2 でシリコンをＳｉＯ2
に対し選択的に約６００ｎｍの深さまでエッチングす
る。それにより第１のトレンチＧ１及び第２のトレンチ
Ｇ２が形成される。第２のトレンチＧ２は第１の部分１
Ｇ２と第２の部分２Ｇ２に分割される。第１のトレンチ
Ｇ１はそれぞれ第１のトレンチＧ１の１つ及び第２のト
レンチＧ２の第１の部分１Ｇ２の１つ又は第２の部分２
Ｇ２の１つに隣接している。第２のトレンチＧ２の第１
の部分１Ｇ２はそれぞれ第１のトレンチＧ１の１つ及び
第２のトレンチＧ２の第２の部分２Ｇ２に隣接している
（図５参照）。２つの隣接する第１のトレンチＧ１の中
心線の間隔及び２つの隣接する第２のトレンチＧ２の中
心線の間隔は第１のトレンチＧ１の中心線と第１のトレ
ンチＧ１に隣接する第２のトレンチＧ２の中心線との間
の間隔よりも大きく、約７５０ｎｍである。それにより
領域Ｇｅから、第１のトレンチＧ１の第１の側面１Ｆ１
に隣接して第１のトランジスタの第２のソース／ドレイ
ン領域１Ｓ／Ｄ２が、第１のトレンチＧ１の第２の側面
１Ｆ２及び第２のトレンチＧ２の第１の側面２Ｆ１に隣
接して第３のトランジスタの第１のソース／ドレイン領
域３Ｓ／Ｄ１が、また第２のトレンチＧ２の第２の側面
２Ｆ２に隣接して第２のトランジスタの第１のソース／
ドレイン領域２Ｓ／Ｄ１が形成される。第２のトレンチ
Ｇ２に沿って隣接する第２のトランジスタの第１のソー
ス／ドレイン領域２Ｓ／Ｄ１は互いに及び電圧端子ＶＤ
Ｄと接続されている（図１１参照）。
示せず）を使用して異方性エッチング工程により、第２
の暫定トレンチの第１の部分１ＧＶ２の第２の側面１Ｆ
Ｖ２及びこの第１の部分１ＧＶ２の第２の側面１ＦＶ２
に対向する第２の部分２ＧＶ２の第１の側面２ＦＶ１に
ある第２のスペーサＳｐ２を除去する（図５参照）。例
えばＨＢｒ＋ＮＦ3 ＋Ｈｅ＋Ｏ2 でシリコンをＳｉＯ2
に対し選択的に約６００ｎｍの深さまでエッチングす
る。それにより第１のトレンチＧ１及び第２のトレンチ
Ｇ２が形成される。第２のトレンチＧ２は第１の部分１
Ｇ２と第２の部分２Ｇ２に分割される。第１のトレンチ
Ｇ１はそれぞれ第１のトレンチＧ１の１つ及び第２のト
レンチＧ２の第１の部分１Ｇ２の１つ又は第２の部分２
Ｇ２の１つに隣接している。第２のトレンチＧ２の第１
の部分１Ｇ２はそれぞれ第１のトレンチＧ１の１つ及び
第２のトレンチＧ２の第２の部分２Ｇ２に隣接している
（図５参照）。２つの隣接する第１のトレンチＧ１の中
心線の間隔及び２つの隣接する第２のトレンチＧ２の中
心線の間隔は第１のトレンチＧ１の中心線と第１のトレ
ンチＧ１に隣接する第２のトレンチＧ２の中心線との間
の間隔よりも大きく、約７５０ｎｍである。それにより
領域Ｇｅから、第１のトレンチＧ１の第１の側面１Ｆ１
に隣接して第１のトランジスタの第２のソース／ドレイ
ン領域１Ｓ／Ｄ２が、第１のトレンチＧ１の第２の側面
１Ｆ２及び第２のトレンチＧ２の第１の側面２Ｆ１に隣
接して第３のトランジスタの第１のソース／ドレイン領
域３Ｓ／Ｄ１が、また第２のトレンチＧ２の第２の側面
２Ｆ２に隣接して第２のトランジスタの第１のソース／
ドレイン領域２Ｓ／Ｄ１が形成される。第２のトレンチ
Ｇ２に沿って隣接する第２のトランジスタの第１のソー
ス／ドレイン領域２Ｓ／Ｄ１は互いに及び電圧端子ＶＤ
Ｄと接続されている（図１１参照）。
【００２９】引続きフォトレジストから成る第４のマス
ク（図示せず）を使用しての注入及びそれに引続いての
熱処理によりｎドープされた接触領域Ｋを形成する（図
６参照）。そのために第４のマスクは水平範囲Ｂｈを覆
わない。第１のトレンチＧ１とこの第１のトレンチＧ１
に隣接する第２のトレンチＧ２との間の間隔が僅かであ
ることにより接触領域Ｋはそれぞれ第１のトレンチＧ１
の底面及び第２のトレンチＧ２の底面に接している。接
触領域Ｋのドーパント濃度は約５×１０20ｃｍ-3であ
る。第１のトレンチＧ１の底面及び第１のトレンチＧ１
の第１の側面１Ｆ１に隣接する接触領域Ｋの部分は、第
１のトランジスタの第１のソース／ドレイン領域１Ｓ／
Ｄ１として適している。第１のトレンチＧ１の底面及び
第１のトレンチＧ１の第２の側面１Ｆ２に隣接する接触
領域Ｋの部分は、第３のトランジスタの第２のソース／
ドレイン領域３Ｓ／Ｄ２として適している。第２のトレ
ンチＧ２の底面及び第２のトレンチＧ２の第２の側面２
Ｆ２に隣接する接触領域Ｋの部分は、第２のトランジス
タの第２のソース／ドレイン領域２Ｓ／Ｄ２として適し
ている（図６参照）。
ク（図示せず）を使用しての注入及びそれに引続いての
熱処理によりｎドープされた接触領域Ｋを形成する（図
６参照）。そのために第４のマスクは水平範囲Ｂｈを覆
わない。第１のトレンチＧ１とこの第１のトレンチＧ１
に隣接する第２のトレンチＧ２との間の間隔が僅かであ
ることにより接触領域Ｋはそれぞれ第１のトレンチＧ１
の底面及び第２のトレンチＧ２の底面に接している。接
触領域Ｋのドーパント濃度は約５×１０20ｃｍ-3であ
る。第１のトレンチＧ１の底面及び第１のトレンチＧ１
の第１の側面１Ｆ１に隣接する接触領域Ｋの部分は、第
１のトランジスタの第１のソース／ドレイン領域１Ｓ／
Ｄ１として適している。第１のトレンチＧ１の底面及び
第１のトレンチＧ１の第２の側面１Ｆ２に隣接する接触
領域Ｋの部分は、第３のトランジスタの第２のソース／
ドレイン領域３Ｓ／Ｄ２として適している。第２のトレ
ンチＧ２の底面及び第２のトレンチＧ２の第２の側面２
Ｆ２に隣接する接触領域Ｋの部分は、第２のトランジス
タの第２のソース／ドレイン領域２Ｓ／Ｄ２として適し
ている（図６参照）。
【００３０】水平範囲Ｂｈ間にある範囲並びに第２のト
レンチＧ２の第１の部分１Ｇ２の第１の側面２Ｆ１を覆
わないフォトレジストから成る第５のマスク（図示せ
ず）を使用して、斜め注入によりｐドープされた第１の
チャネル−ストップ領域Ｃ１を第２のトレンチＧ２の第
１の部分１Ｇ２の第１の側面２Ｆ１に隣接して形成す
る。水平範囲Ｂｈ間にある範囲及び第２のトレンチＧ２
の第２の部分２Ｇ２の第１の側面２Ｆ１を覆わないフォ
トレジストから成る第６のマスク（図示せず）を使用し
て、斜め注入によりｐドープされた第２のチャネル−ス
トップ領域Ｃ２を第２のトレンチＧ２の第２の部分２Ｇ
２の第１の側面２Ｆ１に隣接して形成する（図６参
照）。第１のチャネル−ストップ領域Ｃ１及び第２のチ
ャネル−ストップ領域Ｃ２は合わせてチャネル−ストッ
プ領域Ｃを形成する（図６参照）。ドーパントは迅速焼
き鈍しにより活性化される。チャネル−ストップ領域Ｃ
のドーパント濃度は約１０19ｃｍ-3であり、層Ｓのドー
パント濃度よりも高い。
レンチＧ２の第１の部分１Ｇ２の第１の側面２Ｆ１を覆
わないフォトレジストから成る第５のマスク（図示せ
ず）を使用して、斜め注入によりｐドープされた第１の
チャネル−ストップ領域Ｃ１を第２のトレンチＧ２の第
１の部分１Ｇ２の第１の側面２Ｆ１に隣接して形成す
る。水平範囲Ｂｈ間にある範囲及び第２のトレンチＧ２
の第２の部分２Ｇ２の第１の側面２Ｆ１を覆わないフォ
トレジストから成る第６のマスク（図示せず）を使用し
て、斜め注入によりｐドープされた第２のチャネル−ス
トップ領域Ｃ２を第２のトレンチＧ２の第２の部分２Ｇ
２の第１の側面２Ｆ１に隣接して形成する（図６参
照）。第１のチャネル−ストップ領域Ｃ１及び第２のチ
ャネル−ストップ領域Ｃ２は合わせてチャネル−ストッ
プ領域Ｃを形成する（図６参照）。ドーパントは迅速焼
き鈍しにより活性化される。チャネル−ストップ領域Ｃ
のドーパント濃度は約１０19ｃｍ-3であり、層Ｓのドー
パント濃度よりも高い。
【００３１】等方性エッチング工程で絶縁層Ｓ１の残っ
ている部分及び第２のスペーサＳｐ２の残っている部分
を除去する（図６参照）。エッチング剤としては例えば
ＨＦが適している。
ている部分及び第２のスペーサＳｐ２の残っている部分
を除去する（図６参照）。エッチング剤としては例えば
ＨＦが適している。
【００３２】熱酸化により厚さ約１５ｎｍのゲート誘電
体Ｇｄを形成する（図６参照）。
体Ｇｄを形成する（図６参照）。
【００３３】引続き厚さ約１２５ｎｍのドープされたポ
リシリコンを析出する。その上にＴＥＯＳ法で同形にＳ
ｉＯ2 を約４００ｎｍの厚さに析出する。化学機械的研
磨により第１のトレンチＧ１及び第２のトレンチＧ２の
外側のＳｉＯ2 が除去されるまでＳｉＯ2 を除去する。
引続き第２のトレンチＧ２を覆わないフォトレジストか
ら成る第７のマスク（図示せず）を使用してＳｉＯ2 を
シリコンに対し選択的にエッチングし、ＳｉＯ2 を第２
のトレンチＧ２から除去する。第７のマスクの除去後ド
ープされたポリシリコンを約４００ｎｍの厚さに析出
し、それにより第２のトレンチＧ２をポリシリコンで満
たし、化学機械的に第１のトレンチＧ１のＳｉＯ2 が露
出されるまで研磨する。引続きＳｉＯ2 を第１のトレン
チＧ１から等方性エッチングにより除去する。ＳｉＯ2
に対しポリシリコンの高度選択性のエッチバックにより
第１のトレンチＧ１の第１の側面１Ｆ１にスペーサの形
の読出しワード線ＷＡを、また第１のトレンチＧ１の第
２の側面１Ｆ２にスペーサの形の書込みワード線ＷＳを
形成する（図６参照）。高度選択性のエッチング剤とし
ては例えばＣ2 Ｆ6 ＋Ｏ2 が適している。水平範囲Ｂｈ
間の範囲にある第２のトレンチＧ２の第１の部分を覆わ
ないフォトレジストから成る第８のマスク（図示せず）
を使用して、ポリシリコンを第２のトレンチＧ２の第１
の部分から高度選択性のエッチングにより除去する。第
２のトレンチＧ２内に残っているポリシリコン部分は第
２のトランジスタの第２のゲート電極Ｇａ２として適し
ている（図６参照）。
リシリコンを析出する。その上にＴＥＯＳ法で同形にＳ
ｉＯ2 を約４００ｎｍの厚さに析出する。化学機械的研
磨により第１のトレンチＧ１及び第２のトレンチＧ２の
外側のＳｉＯ2 が除去されるまでＳｉＯ2 を除去する。
引続き第２のトレンチＧ２を覆わないフォトレジストか
ら成る第７のマスク（図示せず）を使用してＳｉＯ2 を
シリコンに対し選択的にエッチングし、ＳｉＯ2 を第２
のトレンチＧ２から除去する。第７のマスクの除去後ド
ープされたポリシリコンを約４００ｎｍの厚さに析出
し、それにより第２のトレンチＧ２をポリシリコンで満
たし、化学機械的に第１のトレンチＧ１のＳｉＯ2 が露
出されるまで研磨する。引続きＳｉＯ2 を第１のトレン
チＧ１から等方性エッチングにより除去する。ＳｉＯ2
に対しポリシリコンの高度選択性のエッチバックにより
第１のトレンチＧ１の第１の側面１Ｆ１にスペーサの形
の読出しワード線ＷＡを、また第１のトレンチＧ１の第
２の側面１Ｆ２にスペーサの形の書込みワード線ＷＳを
形成する（図６参照）。高度選択性のエッチング剤とし
ては例えばＣ2 Ｆ6 ＋Ｏ2 が適している。水平範囲Ｂｈ
間の範囲にある第２のトレンチＧ２の第１の部分を覆わ
ないフォトレジストから成る第８のマスク（図示せず）
を使用して、ポリシリコンを第２のトレンチＧ２の第１
の部分から高度選択性のエッチングにより除去する。第
２のトレンチＧ２内に残っているポリシリコン部分は第
２のトランジスタの第２のゲート電極Ｇａ２として適し
ている（図６参照）。
【００３４】ＴＥＯＳ法でＳｉＯ2 を約５００ｎｍの厚
さで析出し、化学機械的研磨により平坦化する。その際
厚さ約４００ｎｍのＳｉＯ2 が切除される。第１の絶縁
構造Ｉ１を形成するため第２のトレンチＧ２の第１の側
面２Ｆ１を覆わないフォトレジストから成る第９のマス
ク（図示せず）を使用して、ＳｉＯ2 を第３のトランジ
スタの第１のソース／ドレイン領域３Ｓ／Ｄ１が露出さ
れるまでエッチングする（図７参照）。
さで析出し、化学機械的研磨により平坦化する。その際
厚さ約４００ｎｍのＳｉＯ2 が切除される。第１の絶縁
構造Ｉ１を形成するため第２のトレンチＧ２の第１の側
面２Ｆ１を覆わないフォトレジストから成る第９のマス
ク（図示せず）を使用して、ＳｉＯ2 を第３のトランジ
スタの第１のソース／ドレイン領域３Ｓ／Ｄ１が露出さ
れるまでエッチングする（図７参照）。
【００３５】引続きチタンを析出し、熱処理により部分
的にケイ化する。それにより導電構造Ｌが形成される。
残っているチタンを例えばＮＨ3 ＋Ｈ2 Ｏ2 でエッチン
グにより除去する（図７参照）。
的にケイ化する。それにより導電構造Ｌが形成される。
残っているチタンを例えばＮＨ3 ＋Ｈ2 Ｏ2 でエッチン
グにより除去する（図７参照）。
【００３６】引続き第２の絶縁構造Ｉ２を形成するため
ＳｉＯ2 を５００ｎｍの厚さに析出する。フォトレジス
トから成る第１０のマスク（図示せず）を使用してＳｉ
Ｏ2をエッチングし、第１のトランジスタの第２のソー
ス／ドレイン領域１Ｓ／Ｄ２を露出させる。引続きタン
グステンを析出し、エッチバックし、それにより形成す
べきビット線Ｂの接触部ＫＢが形成される。例えば厚さ
５００ｎｍのＡｌＳｉＣｕの析出及び水平範囲Ｂｈを覆
うフォトレジストから成る第１１のマスク（図示せず）
を使用しての構造化によりビット線Ｂを形成する（図８
参照）。
ＳｉＯ2 を５００ｎｍの厚さに析出する。フォトレジス
トから成る第１０のマスク（図示せず）を使用してＳｉ
Ｏ2をエッチングし、第１のトランジスタの第２のソー
ス／ドレイン領域１Ｓ／Ｄ２を露出させる。引続きタン
グステンを析出し、エッチバックし、それにより形成す
べきビット線Ｂの接触部ＫＢが形成される。例えば厚さ
５００ｎｍのＡｌＳｉＣｕの析出及び水平範囲Ｂｈを覆
うフォトレジストから成る第１１のマスク（図示せず）
を使用しての構造化によりビット線Ｂを形成する（図８
参照）。
【００３７】１つのメモリセルは１個の第１のトランジ
スタ、１個の第２のトランジスタ及び１個の第３のトラ
ンジスタを有する。
スタ、１個の第２のトランジスタ及び１個の第３のトラ
ンジスタを有する。
【００３８】このメモリセルをプログラミングするには
第１のトランジスタをそれと接続されている読出しワー
ド線ＷＡを介して、また第３のトランジスタをそれと接
続されている書込みワード線ＷＳを介して駆動する。そ
れに所属する第１のトランジスタ及び第２のトランジス
タの一部であるビット線Ｂに設定された電位に関係して
情報を表す電荷は第２のトランジスタのゲート電極Ｇａ
２に印加される（図１１参照）。
第１のトランジスタをそれと接続されている読出しワー
ド線ＷＡを介して、また第３のトランジスタをそれと接
続されている書込みワード線ＷＳを介して駆動する。そ
れに所属する第１のトランジスタ及び第２のトランジス
タの一部であるビット線Ｂに設定された電位に関係して
情報を表す電荷は第２のトランジスタのゲート電極Ｇａ
２に印加される（図１１参照）。
【００３９】メモリセルの読出しには第１のトランジス
タを読出しワード線ＷＡを介して駆動する。第２のトラ
ンジスタのゲート電極Ｇａ２に格納された電荷に関係し
て第２のトランジスタがオン又はオフされ、また電流は
ビット線Ｂを流れたり流れなかったりする（図１１参
照）。
タを読出しワード線ＷＡを介して駆動する。第２のトラ
ンジスタのゲート電極Ｇａ２に格納された電荷に関係し
て第２のトランジスタがオン又はオフされ、また電流は
ビット線Ｂを流れたり流れなかったりする（図１１参
照）。
【００４０】第２の実施例ではシリコンから成る第２の
基板１′は、その表面Ｏ′に隣接する厚さ約２μm の層
Ｓ′内でｐドープされている。ドーパント濃度は約１０
17ｃｍ-3である。第１の実施例と同様に第２のトランジ
スタの第１のソース／ドレイン領域２Ｓ／Ｄ１′、第３
のトランジスタの第１のソース／ドレイン領域３Ｓ／Ｄ
１′、第１のトランジスタの第２のソース／ドレイン領
域１Ｓ／Ｄ２′、第１のトレンチＧ１′、第２のトレン
チＧ２′、ゲート誘電体Ｇｄ′、第１のトランジスタの
第１のゲート電極Ｇａ１′、第２のトランジスタの第２
のゲート電極Ｇａ２′、第３のトランジスタの第３のゲ
ート電極Ｇａ３′、書込みワード線ＷＳ′、読出しワー
ド線ＷＡ′、チャネル−ストップ領域Ｃ′及び第１の絶
縁構造Ｉ１′を形成する。引続きタングステンを約４０
０ｎｍの厚さに析出し、化学機械的研磨により構造化
し、それにより導電構造Ｌ′が形成される（図９参
照）。引続き第１の実施例と同様に第２の絶縁構造Ｉ
２′、ビット線Ｂの接触部ＫＢ′及びビット線Ｂ′を形
成する。
基板１′は、その表面Ｏ′に隣接する厚さ約２μm の層
Ｓ′内でｐドープされている。ドーパント濃度は約１０
17ｃｍ-3である。第１の実施例と同様に第２のトランジ
スタの第１のソース／ドレイン領域２Ｓ／Ｄ１′、第３
のトランジスタの第１のソース／ドレイン領域３Ｓ／Ｄ
１′、第１のトランジスタの第２のソース／ドレイン領
域１Ｓ／Ｄ２′、第１のトレンチＧ１′、第２のトレン
チＧ２′、ゲート誘電体Ｇｄ′、第１のトランジスタの
第１のゲート電極Ｇａ１′、第２のトランジスタの第２
のゲート電極Ｇａ２′、第３のトランジスタの第３のゲ
ート電極Ｇａ３′、書込みワード線ＷＳ′、読出しワー
ド線ＷＡ′、チャネル−ストップ領域Ｃ′及び第１の絶
縁構造Ｉ１′を形成する。引続きタングステンを約４０
０ｎｍの厚さに析出し、化学機械的研磨により構造化
し、それにより導電構造Ｌ′が形成される（図９参
照）。引続き第１の実施例と同様に第２の絶縁構造Ｉ
２′、ビット線Ｂの接触部ＫＢ′及びビット線Ｂ′を形
成する。
【００４１】第３の実施例ではシリコンから成る第３の
基板１′′は、第３の基板１′′の表面Ｏ′′に隣接す
る厚さ約２μm の層Ｓ′′内をｐドープされている。ド
ーパント濃度は約１０17ｃｍ-3である。第２の実施例と
同様に第２のトランジスタの第１のソース／ドレイン領
域２Ｓ／Ｄ１′′、第３のトランジスタの第１のソース
／ドレイン領域３Ｓ／Ｄ１′′、第１のトランジスタの
第２のソース／ドレイン領域１Ｓ／Ｄ２′′、第１のト
レンチＧ１′′、第２のトレンチＧ２′′、ゲート誘電
体Ｇｄ′′、第１のトランジスタの第１のゲート電極Ｇ
ａ１′′、第２のトランジスタの第２のゲート電極Ｇａ
２′′、第３のトランジスタの第３のゲート電極Ｇａ
３′′、書込みワード線ＷＳ′′、読出しワード線Ｗ
Ａ′′、チャネル−ストップ領域Ｃ′′、第１の絶縁構
造Ｉ１′′及び導電構造Ｌ′′を形成する。
基板１′′は、第３の基板１′′の表面Ｏ′′に隣接す
る厚さ約２μm の層Ｓ′′内をｐドープされている。ド
ーパント濃度は約１０17ｃｍ-3である。第２の実施例と
同様に第２のトランジスタの第１のソース／ドレイン領
域２Ｓ／Ｄ１′′、第３のトランジスタの第１のソース
／ドレイン領域３Ｓ／Ｄ１′′、第１のトランジスタの
第２のソース／ドレイン領域１Ｓ／Ｄ２′′、第１のト
レンチＧ１′′、第２のトレンチＧ２′′、ゲート誘電
体Ｇｄ′′、第１のトランジスタの第１のゲート電極Ｇ
ａ１′′、第２のトランジスタの第２のゲート電極Ｇａ
２′′、第３のトランジスタの第３のゲート電極Ｇａ
３′′、書込みワード線ＷＳ′′、読出しワード線Ｗ
Ａ′′、チャネル−ストップ領域Ｃ′′、第１の絶縁構
造Ｉ１′′及び導電構造Ｌ′′を形成する。
【００４２】続いて従来技術による積層コンデンサを形
成するためのプロセスが行われる（例えば欧州特許第０
４１５５３０Ｂ１号参照）。このプロセスは第２の絶縁
構造Ｉ２′′の上方の積層の形成及び構造化、側方を支
える構造Ｓｓ′′の形成及び積層のいくつかの層を選択
的等方性エッチングにより除去することを含んでいる。
隣接する積層の残っている層を有する支えの構造Ｓ
ｓ′′はそれぞれ第１のコンデンサ板Ｐ１′′として適
している。更にこのプロセスは第１のコンデンサ板Ｐ
１′′の側面にコンデンサ誘電体Ｋｄ′′を形成し、並
びに第２のコンデンサ板Ｐ２′′を形成するための例え
ばドープされたポリシリコンのような導電材の析出及び
構造化を含んでいる。第２のトレンチＧ２′′に沿って
隣接するコンデンサの第２のコンデンサ板Ｐ２′′は互
いに接続されており、また接地端子ＧＮＤに接続されて
いる。
成するためのプロセスが行われる（例えば欧州特許第０
４１５５３０Ｂ１号参照）。このプロセスは第２の絶縁
構造Ｉ２′′の上方の積層の形成及び構造化、側方を支
える構造Ｓｓ′′の形成及び積層のいくつかの層を選択
的等方性エッチングにより除去することを含んでいる。
隣接する積層の残っている層を有する支えの構造Ｓ
ｓ′′はそれぞれ第１のコンデンサ板Ｐ１′′として適
している。更にこのプロセスは第１のコンデンサ板Ｐ
１′′の側面にコンデンサ誘電体Ｋｄ′′を形成し、並
びに第２のコンデンサ板Ｐ２′′を形成するための例え
ばドープされたポリシリコンのような導電材の析出及び
構造化を含んでいる。第２のトレンチＧ２′′に沿って
隣接するコンデンサの第２のコンデンサ板Ｐ２′′は互
いに接続されており、また接地端子ＧＮＤに接続されて
いる。
【００４３】積層コンデンサの形成後第２の実施例と同
様に第２の絶縁構造Ｉ２′′、ビット線Ｂ′′の接触部
ＫＢ′′及びビット線Ｂ′′を形成する。前記の実施例
と同様に電圧端子ＶＤＤ′′が設けられている（図１２
参照）。ビット線Ｂ′′に沿って隣接するコンデンサの
それぞれ２つの第２のコンデンサ板Ｐ２′′は互いに接
続されている。
様に第２の絶縁構造Ｉ２′′、ビット線Ｂ′′の接触部
ＫＢ′′及びビット線Ｂ′′を形成する。前記の実施例
と同様に電圧端子ＶＤＤ′′が設けられている（図１２
参照）。ビット線Ｂ′′に沿って隣接するコンデンサの
それぞれ２つの第２のコンデンサ板Ｐ２′′は互いに接
続されている。
【００４４】１つのメモリセルは第１のトランジスタ、
第２のトランジスタ、第３のトランジスタ及び積層コン
デンサを有する。このメモリセルのプログラミング及び
読出しは第１の実施例のようにして行われ、その際情報
を表す電荷は第２のトランジスタのゲート電極Ｇａ
２′′のみならず、積層コンデンサにも格納される。
第２のトランジスタ、第３のトランジスタ及び積層コン
デンサを有する。このメモリセルのプログラミング及び
読出しは第１の実施例のようにして行われ、その際情報
を表す電荷は第２のトランジスタのゲート電極Ｇａ
２′′のみならず、積層コンデンサにも格納される。
【００４５】これらの実施例には多数の変形が考えられ
るが、それらも同じく本発明の枠内にある。特に上記の
層、領域、範囲及びトレンチの寸法はそのときの要件に
適合させることができる。同じことは提案されているド
ーパント濃度についても云える。ＳｉＯ2 から成る構造
及び層は特に熱酸化により又は析出法により形成可能で
ある。ポリシリコンは析出中にも析出後にもドープする
ことができる。ドープされたポリシリコンの代わりに、
例えば金属ケイ化物及び／又は金属を使用することもで
きる。ＳｉＯ2 、タングステン、ポリシリコンのような
析出材料を化学機械的研磨により切除する代わりにエッ
チバックすることも可能である。コンデンサ誘電体の材
料としてはとりわけペロブスカイト型のような誘電率の
高い誘電体が適している。コンデンサはプレート形コン
デンサとしても形成可能である。
るが、それらも同じく本発明の枠内にある。特に上記の
層、領域、範囲及びトレンチの寸法はそのときの要件に
適合させることができる。同じことは提案されているド
ーパント濃度についても云える。ＳｉＯ2 から成る構造
及び層は特に熱酸化により又は析出法により形成可能で
ある。ポリシリコンは析出中にも析出後にもドープする
ことができる。ドープされたポリシリコンの代わりに、
例えば金属ケイ化物及び／又は金属を使用することもで
きる。ＳｉＯ2 、タングステン、ポリシリコンのような
析出材料を化学機械的研磨により切除する代わりにエッ
チバックすることも可能である。コンデンサ誘電体の材
料としてはとりわけペロブスカイト型のような誘電率の
高い誘電体が適している。コンデンサはプレート形コン
デンサとしても形成可能である。
【図１】第１の基板の表面の切断面図。
【図２】ドープ領域を形成した後の１層内をドープされ
た第１の基板のｘ軸に平行にかつ表面に垂直な断面図。
た第１の基板のｘ軸に平行にかつ表面に垂直な断面図。
【図３】第１の暫定トレンチ、第１のスペーサ及び条片
状の構造を形成後の図２の断面図。
状の構造を形成後の図２の断面図。
【図４】第２の暫定トレンチ及び第２のスペーサを形成
後の図３の断面図。
後の図３の断面図。
【図５】第２のスペーサを除去し、第１のトレンチ及び
第２のトレンチを形成後の図４の断面図。
第２のトレンチを形成後の図４の断面図。
【図６】接触領域、書込みワード線、読出しワード線、
チャネル−ストップ領域、第２のトランジスタの第２の
ゲート電極及びゲート誘電体を形成後の図５の断面図。
チャネル−ストップ領域、第２のトランジスタの第２の
ゲート電極及びゲート誘電体を形成後の図５の断面図。
【図７】第１の絶縁構造及び導電構造を形成後の図６の
断面図。
断面図。
【図８】第２の絶縁構造、ビット線の接触部及びビット
線を形成後の図７の断面図。
線を形成後の図７の断面図。
【図９】ドープ領域、第１のトレンチ、第２のトレン
チ、第１のトランジスタの第２のソース／ドレイン領
域、第２のトランジスタの第１のソース／ドレイン領域
及び第３のトランジスタの第１のソース／ドレイン領
域、接触領域、書込みワード線、読出しワード線、チャ
ネル−ストップ領域、第２のトランジスタの第２のゲー
ト電極、ゲート誘電体、第１のトランジスタの第１のゲ
ート電極、第３のトランジスタの第３のゲート電極、第
１の絶縁構造及び導電構造を形成後の１層をドープされ
た第２の基板の表面を垂直に切断した断面図。
チ、第１のトランジスタの第２のソース／ドレイン領
域、第２のトランジスタの第１のソース／ドレイン領域
及び第３のトランジスタの第１のソース／ドレイン領
域、接触領域、書込みワード線、読出しワード線、チャ
ネル−ストップ領域、第２のトランジスタの第２のゲー
ト電極、ゲート誘電体、第１のトランジスタの第１のゲ
ート電極、第３のトランジスタの第３のゲート電極、第
１の絶縁構造及び導電構造を形成後の１層をドープされ
た第２の基板の表面を垂直に切断した断面図。
【図１０】ドープ領域、第１のトレンチ、第２のトレン
チ、第１のトランジスタの第２のソース／ドレイン領
域、第２のトランジスタの第１のソース／ドレイン領域
及び第３のトランジスタの第１のソース／ドレイン領
域、接触領域、書込みワード線、読出しワード線、チャ
ネル−ストップ領域、第２のトランジスタの第２のゲー
ト電極、ゲート誘電体、第１のトランジスタの第１のゲ
ート電極、第３のトランジスタの第３のゲート電極、第
１の絶縁構造及び導電構造、第１のコンデンサ板、コン
デンサ誘電体、第２のコンデンサ板、第２の絶縁構造、
ビット線の接触部及びビット線を形成後の１層内をドー
プされた第３の基板の表面の垂直断面図。
チ、第１のトランジスタの第２のソース／ドレイン領
域、第２のトランジスタの第１のソース／ドレイン領域
及び第３のトランジスタの第１のソース／ドレイン領
域、接触領域、書込みワード線、読出しワード線、チャ
ネル−ストップ領域、第２のトランジスタの第２のゲー
ト電極、ゲート誘電体、第１のトランジスタの第１のゲ
ート電極、第３のトランジスタの第３のゲート電極、第
１の絶縁構造及び導電構造、第１のコンデンサ板、コン
デンサ誘電体、第２のコンデンサ板、第２の絶縁構造、
ビット線の接触部及びビット線を形成後の１層内をドー
プされた第３の基板の表面の垂直断面図。
【図１１】第１の基板内に形成されたメモリセルのトラ
ンジスタの接続回路図。
ンジスタの接続回路図。
【図１２】第３の基板内に形成されたメモリセルのトラ
ンジスタ及びコンデンサの接続回路図。
ンジスタ及びコンデンサの接続回路図。
１ 第１の基板 １′ 第２の基板 １′′ 第３の基板 Ｏ、Ｏ′、Ｏ′′ 各実施例の基板の表面 Ｂｈ 水平な範囲 Ｂｖ 垂直な範囲 ＧＶ１ 第１の暫定トレンチ ＧＶ２ 第２の暫定トレンチ Ｓｐ１ 第１の暫定トレンチの第１のスペーサ Ｓｐ２ 第２の暫定トレンチの第２のスペーサ Ｆ１ 第２の暫定トレンチの第１の側面 Ｆ２ 第２の暫定トレンチの第２の側面 １ＧＶ２ 第１の第２の暫定トレンチ ＩＦＶ２ 第１の第２の暫定トレンチの第２の側面 ２ＧＶ２ 第２の第２の暫定トレンチ ２ＦＶ２ 第２の第２の暫定トレンチの第１の側面 Ｇ１、Ｇ１′、Ｇ１′′ 各実施例の第１のトレンチ １Ｆ１ 第１のトレンチの第１の側面 １Ｆ２ 第１のトレンチの第２の側面 Ｇ２、Ｇ２′、Ｇ２′′ 各実施例の第２のトレンチ １Ｇ２ 第１の第２のトレンチ ２Ｇ２ 第２の第２のトレンチ ２Ｆ１ 第２のトレンチの第１の側面 ２Ｆ２ 第２のトレンチの第２の側面 Ｓ、Ｓ′ 層 Ｓ１、Ｓ１′、Ｓ１′′ 各実施例の絶縁層 Ｃ１ 第１のチャネル−ストップ領域 Ｃ２ 第２のチャネル−ストップ領域 Ｃ、Ｃ′、Ｃ′′ チャネル−ストップ領域 Ｇｅ、Ｇｅ′、Ｇｅ′′ 領域 Ｋ 接触領域 １Ｓ／Ｄ１、１Ｓ／Ｄ１′、１Ｓ／Ｄ１′′ 各実施例
の第１のトランジスタの第１のソース／ドレイン領域 １Ｓ／Ｄ２、１Ｓ／Ｄ２′、１Ｓ／Ｄ１′′ 各実施例
の第１のトランジスタの第２のソース／ドレイン領域 ２Ｓ／Ｄ１、２Ｓ／Ｄ１′、２Ｓ／Ｄ１′′ 各実施例
の第２のトランジスタの第１のソース／ドレイン領域 ２Ｓ／Ｄ２、２Ｓ／Ｄ２′、２Ｓ／Ｄ２′′ 各実施例
の第２のトランジスタの第２のソース／ドレイン領域 ３Ｓ／Ｄ１、３Ｓ／Ｄ１′、３Ｓ／Ｄ１′′ 各実施例
の第３のトランジスタの第１のソース／ドレイン領域 ３Ｓ／Ｄ２、３Ｓ／Ｄ２′、３Ｓ／Ｄ２′′ 各実施例
の第３のトランジスタの第２のソース／ドレイン領域 Ｇｄ、Ｇｄ′、Ｇｄ′′ ゲート誘電体 Ｇａ１、Ｇａ１′、Ｇａ１′′ 第１のトランジスタの
ゲート電極 Ｇａ２、Ｇａ２′、Ｇａ２′′ 第２のトランジスタの
ゲート電極 Ｇａ３、Ｇａ３′、Ｇａ３′′ 第３のトランジスタの
ゲート電極 Ｉ１、Ｉ１′、Ｉ１′′ 第１の絶縁構造 Ｉ２、Ｉ２′、Ｉ２′′ 第２の絶縁構造 Ｌ、Ｌ′、Ｌ′′ 導電構造 Ｂ、Ｂ′′ ビット線 ＫＢ ビット線の接触部、 Ｋｄ 第３の実施例のコンデンサ誘電体 Ｐ１ 第３の実施例の第１のコンデンサ板 Ｐ２ 第３の実施例の第２のコンデンサ板 ＷＡ、ＷＡ′、ＷＡ′′ 読出しワード線 ＷＳ、ＷＳ′、ＷＳ′′ 書込みワード線 ＶＤＤ 電圧端子
の第１のトランジスタの第１のソース／ドレイン領域 １Ｓ／Ｄ２、１Ｓ／Ｄ２′、１Ｓ／Ｄ１′′ 各実施例
の第１のトランジスタの第２のソース／ドレイン領域 ２Ｓ／Ｄ１、２Ｓ／Ｄ１′、２Ｓ／Ｄ１′′ 各実施例
の第２のトランジスタの第１のソース／ドレイン領域 ２Ｓ／Ｄ２、２Ｓ／Ｄ２′、２Ｓ／Ｄ２′′ 各実施例
の第２のトランジスタの第２のソース／ドレイン領域 ３Ｓ／Ｄ１、３Ｓ／Ｄ１′、３Ｓ／Ｄ１′′ 各実施例
の第３のトランジスタの第１のソース／ドレイン領域 ３Ｓ／Ｄ２、３Ｓ／Ｄ２′、３Ｓ／Ｄ２′′ 各実施例
の第３のトランジスタの第２のソース／ドレイン領域 Ｇｄ、Ｇｄ′、Ｇｄ′′ ゲート誘電体 Ｇａ１、Ｇａ１′、Ｇａ１′′ 第１のトランジスタの
ゲート電極 Ｇａ２、Ｇａ２′、Ｇａ２′′ 第２のトランジスタの
ゲート電極 Ｇａ３、Ｇａ３′、Ｇａ３′′ 第３のトランジスタの
ゲート電極 Ｉ１、Ｉ１′、Ｉ１′′ 第１の絶縁構造 Ｉ２、Ｉ２′、Ｉ２′′ 第２の絶縁構造 Ｌ、Ｌ′、Ｌ′′ 導電構造 Ｂ、Ｂ′′ ビット線 ＫＢ ビット線の接触部、 Ｋｄ 第３の実施例のコンデンサ誘電体 Ｐ１ 第３の実施例の第１のコンデンサ板 Ｐ２ 第３の実施例の第２のコンデンサ板 ＷＡ、ＷＡ′、ＷＡ′′ 読出しワード線 ＷＳ、ＷＳ′、ＷＳ′′ 書込みワード線 ＶＤＤ 電圧端子
Claims (15)
- 【請求項１】 それぞれ第１のトランジスタ、第２のト
ランジスタ及び第３のトランジスタを含むメモリセルを
有しており、 第１のトランジスタのゲート電極（Ｇａ１）が読出しワ
ード線（ＷＡ）と接続されており、 第１のトランジスタの第２のソース／ドレイン領域（１
Ｓ／Ｄ２）がビット線（Ｂ）と接続されており、 第１のトランジスタの第１のソース／ドレイン領域（１
Ｓ／Ｄ１）が第３のトランジスタの第２のソース／ドレ
イン領域（３Ｓ／Ｄ２）及び第２のトランジスタの第２
のソース／ドレイン領域（２Ｓ／Ｄ２）と接続されてお
り、 第３のトランジスタの第３のゲート電極（Ｇａ３）が書
込みワード線（ＷＳ）と接続されており、 第３のトランジスタの第１のソース／ドレイン領域（３
Ｓ／Ｄ１）が第２のトランジスタの第２のゲート電極
（Ｇａ２）と接続されており、 第２のトランジスタの第１のソース／ドレイン領域（２
Ｓ／Ｄ１）が電圧端子と接続されており、 第１のトランジスタ及び／又は第２のトランジスタ及び
／又は第３のトランジスタが縦型トランジスタであるこ
とを特徴とするＤＲＡＭセル装置。 - 【請求項２】 第１のトランジスタ、第２のトランジス
タ及び第３のトランジスタが縦型ＭＯＳトランジスタで
あり、 第１のトランジスタが半導体材料から成る基板（１）内
にある第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）
に、第２のトランジスタが第１のトレンチ（Ｇ１）に並
列して延びている第２のトレンチ（Ｇ２）の第２の側面
（２Ｆ２）に、また第３のトランジスタが第１のトレン
チ（Ｇ１）の第２の側面（１Ｆ２）に配設されており、 第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）及び第
１のトレンチ（Ｇ１）の第２の側面（１Ｆ２）にゲート
誘電体（Ｇｄ）が設けられており、 読出しワード線（ＷＡ）がスペーサとして第１のトレン
チ（Ｇ１）の第１の側面（１Ｆ１）に沿って配設されて
おり、 書込みワード線（ＷＳ）がスペーサとして第１のトレン
チ（Ｇ１）の第２の側面（１Ｆ２）に沿って配設されて
おり、 第１のトランジスタの第１のゲート電極（Ｇａ１）が読
出しワード線（ＷＡ）の一部であり、 第３のトランジスタの第３のゲート電極（Ｇａ３）が書
込みワード線（ＷＳ）の一部であり、 第２のトレンチ（Ｇ２）の第１の側面（２Ｆ１）及び第
２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）にゲート
誘電体（Ｇｄ）が設けられており、 第２のトランジスタの第２のゲート電極（Ｇａ２）が第
２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）に配設さ
れており、 接触領域（Ｋ）が基板（１）内の第１のトレンチ（Ｇ
１）の底面及び第２のトレンチ（Ｇ２）の底面に接して
おり、 第１のトランジスタの第１のソース／ドレイン領域（１
Ｓ／Ｄ１）、第３のトランジスタの第２のソース／ドレ
イン領域（３Ｓ／Ｄ２）及び第２のトランジスタの第２
のソース／ドレイン領域（２Ｓ／Ｄ２）が接触領域
（Ｋ）の一部であり、 接触領域（Ｋ）、第２のトランジスタの第２のゲート電
極（Ｇａ２）並びに隣接するメモリセルの導電構造
（Ｌ）が互いに絶縁されており、 第１のトランジスタの第２のソース／ドレイン領域（１
Ｓ／Ｄ２）がビット線（Ｂ）の接触部（ＫＢ）及び第１
のトレンチ（Ｇ１）の第１の側面（１Ｆ１）に接してお
り、 第２のトランジスタの第１のソース／ドレイン領域（２
Ｓ／Ｄ１）が第２のトレンチ（Ｇ１）の第２の側面（２
Ｆ２）に接しており、 第２のトレンチ（Ｇ２）に沿って隣接する第２のトラン
ジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ１）が
互いに接続されており、 ビット線（Ｂ）が書込みワード線（ＷＳ）に対し横方向
に延びており、接触部（ＫＢ）に接していることを特徴
とする請求項１記載のＤＲＡＭセル装置。 - 【請求項３】 導電構造（Ｌ）が第２のトランジスタの
第２のゲート電極（Ｇａ２）を第３のトランジスタの第
１のソース／ドレイン領域（３Ｓ／Ｄ１）と接続してお
り、 表面（Ｏ）上の導電構造（Ｌ）が第２のトランジスタの
第２のゲート電極（Ｇａ２）及び第３のトランジスタの
第１のソース／ドレイン領域（３Ｓ／Ｄ１）に接してい
ることを特徴とする請求項２記載のＤＲＡＭセル装置。 - 【請求項４】 第１のトランジスタの第１のソース／ド
レイン領域（１Ｓ／Ｄ１）、第１のトランジスタの第２
のソース／ドレイン領域（１Ｓ／Ｄ２）、第２のトラン
ジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ１）、
第２のトランジスタの第２のソース／ドレイン領域（２
Ｓ／Ｄ２）、第３のトランジスタの第１のソース／ドレ
イン領域（３Ｓ／Ｄ１）、第３のトランジスタの第２の
ソース／ドレイン領域（３Ｓ／Ｄ２）及び接触領域
（Ｋ）が第１の導電形によりドープされており、 基板（１）が、その表面（Ｏ）に接している層（Ｓ）内
では第１の導電形と反対の第２の導電形によりドープさ
れており、 この層（Ｓ）が第１のドーパント濃度を有しており、 チャネル−ストップ領域（Ｃ）が基板（１）内の第２の
トレンチ（Ｇ２）の第１の側面（２Ｆ１）に沿って及び
第１のトレンチ（Ｇ１）に沿って隣接する第１のトラン
ジスタの第１のゲート電極（Ｇａ１）と第３のトランジ
スタの第３のゲート電極（Ｇａ３）との間の第１のトレ
ンチ（Ｇ１）の第１の側面（１Ｆ１）と第２の側面（１
Ｆ２）に配置されており、 このチャネル−ストップ領域（Ｃ）が第２の導電形によ
りドープされており、第１のドーパント濃度よりも高い
第２のドーパント濃度を有していることを特徴とする請
求項２又は３記載のＤＲＡＭセル装置。 - 【請求項５】 第１のトレンチ（Ｇ１）と第２のトレン
チ（Ｇ２）の間隔が隣接するメモリセルのトレンチ間の
間隔よりも狭いことを特徴とする請求項１乃至４の１つ
に記載のＤＲＡＭセル装置。 - 【請求項６】 ビット線（Ｂ）に沿って隣接するメモリ
セルが第１のトレンチ（Ｇ１）に平行に延びる軸に関
し、また第２のトランジスタの第１のソース／ドレイン
領域（２Ｓ／Ｄ１）内に軸対称に形成されていることを
特徴とする請求項２乃至５の１つに記載のＤＲＡＭセル
装置。 - 【請求項７】 メモリセルがそれぞれ１つのコンデンサ
を含んでおり、 コンデンサが第１のコンデンサ板（Ｐ１）、第２のコン
デンサ板（Ｐ２）及び第１のコンデンサ板（Ｐ１）と第
２のコンデンサ板（Ｐ２）との間に配置されるコンデン
サ誘電体（Ｋｄ）を含んでおり、 第１のコンデンサ板（Ｐ１）が第２のトランジスタの第
２のゲート電極（Ｇａ２）と接続されていることを特徴
とする請求項１乃至６の１つに記載のＤＲＡＭセル装
置。 - 【請求項８】 コンデンサが積層コンデンサとして形成
されており、 第１のコンデンサ板（Ｐ１）が導電構造（Ｌ）に接して
表面（Ｏ）の上方に配設されており、 第２のトレンチ（Ｇ２）に沿って隣接するコンデンサに
より第２のコンデンサ板（Ｐ２）が接続されており、 ビット線（Ｂ）に沿って隣接するコンデンサによりそれ
ぞれ２つの第２のコンデンサ板（Ｐ２）が接続されてい
ることを特徴とする請求項７記載のＤＲＡＭセル装置。 - 【請求項９】 基板（１）内に互いにほぼ平行に延びる
第１のトレンチ（Ｇ１）と第２のトレンチ（Ｇ２）を形
成し、 基板（１）内でそれぞれ第１のトレンチ（Ｇ１）の底面
及び第２のトレンチ（Ｇ２）の底面に接する互いに絶縁
されている接触領域（Ｋ）を形成し、 メモリセルの一部として第１の縦型トランジスタを第１
のトレンチ（Ｇ１）の第１の側面（１Ｆ１）に、第２の
縦型トランジスタを第２のトレンチ（Ｇ２）の第２の側
面（２Ｆ２）に、また第３の縦型トランジスタを第１の
トレンチ（Ｇ１）の第２の側面（１Ｆ２）に形成し、そ
の際接触領域（Ｋ）の１つは第１のトランジスタの第１
のソース／ドレイン領域（１Ｓ／Ｄ１）、第２のトラン
ジスタの第２のソース／ドレイン領域（２Ｓ／Ｄ２）及
び第３のトランジスタの第２のソース／ドレイン領域
（３Ｓ／Ｄ２）の作用をするようにし、 ３個のトランジスタを形成するために第１のトレンチ
（Ｇ１）の第１の側面（１Ｆ１）及び第２の側面（１Ｆ
２）及び第２のトレンチ（Ｇ２）の第１の側面（２Ｆ
１）及び第２の側面（２Ｆ２）にゲート誘電体（Ｇｄ）
を設け、 読出しワード線（ＷＡ）の一部としての第１のトランジ
スタの第１のゲート電極（Ｇａ１）を第１のトレンチ
（Ｇ１）内にスペーサとして第１のトレンチ（Ｇ１）の
第１の側面（１Ｆ１）に接して形成し、 書込みワード線（ＷＳ）の部分としての第３のトランジ
スタの第３のゲート電極（Ｇａ３）を第１のトレンチ
（Ｇ１）内にスペーサとして第１のトレンチ（Ｇ１）の
第２の側面に接して形成し、 第２のトランジスタの第２のゲート電極（Ｇａ２）を第
２のトレンチ（Ｇ２）内に第２のトレンチ（Ｇ２）の第
２の側面（２Ｆ２）に接して形成し、 読出しワード線（ＷＡ）及び書込みワード線（ＷＳ）に
対し横方向に延びるビット線（Ｂ）を形成し、第１のト
ランジスタの第２のソース／ドレイン領域（１Ｓ／Ｄ
２）と接続することを特徴とするＤＲＡＭセル装置の製
造方法。 - 【請求項１０】 半導体材料を含む基板（１）をその表
面（Ｏ）に接する層（Ｓ）内に第２の導電形により第１
のドーパント濃度でドープし、 第２の導電形によりドープされたチャネル−ストップ領
域（Ｃ）を斜め注入により、第１のドーパント濃度より
も高い第２のドーパント濃度を有するように、基板
（１）内の第２のトレンチ（Ｇ２）の第１の側面（２Ｆ
１）に沿って及び第１のトレンチ（Ｇ１）に沿って隣接
する第１のトランジスタの第１のゲート電極（Ｇａ１）
と第３のトランジスタの第３のゲート電極（Ｇａ３）と
の間の第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）
及び第２の側面（１Ｆ２）に形成することを特徴とする
請求項９記載の方法。 - 【請求項１１】 ゲート誘電体（Ｇｄ）を形成した後同
形に導電材を施し、 引続き絶縁材を施し、第１のトレンチ（Ｇ１）及び第２
のトレンチ（Ｇ２）の外側の絶縁材を除去するように化
学機械的研磨により切除及び平坦化し、第１のトレンチ
（Ｇ１）及び第２のトレンチ（Ｇ２）を絶縁材で満た
し、 引続き第７のマスクを使用して第２のトレンチ（Ｇ２）
から絶縁材を除去し、 次いで第２のトレンチ（Ｇ２）を導電材で満たすために
導電材を析出し、第１のトレンチ（Ｇ１）内の絶縁材が
露出されるまで切除し、 引続き絶縁材を第１のトレンチ（Ｇ１）から除去し、 引続き第１のトレンチ（Ｇ１）内に書込みワード線（Ｗ
Ｓ）及び読出しワード線（ＷＡ）がスペーサの形で形成
されるようにこの導電材をエッチバックし、 引続き第８のマスクを使用して導電材を第２のトレンチ
（Ｇ２）の部分から除去し、第２のトレンチ（Ｇ２）内
に残っている導電材部分から第２のトランジスタの第２
のゲート電極（Ｇａ２）を形成し、 引続き第１の絶縁構造（Ｉ１）を形成するために第１の
トレンチ（Ｇ１）が絶縁材で満たされるように絶縁材を
施し、第９のマスクを使用して第３のトランジスタの第
１のソース／ドレイン領域（３Ｓ／Ｄ１）の一部が露出
されるように構造化することを特徴とする請求項９又は
１０記載の方法。 - 【請求項１２】 第３のトランジスタの第１のソース／
ドレイン領域（３Ｓ／Ｄ１）をそれぞれ第２のトレンチ
（Ｇ２）の第１の側面（２Ｆ１）に接して形成し、 第３のトランジスタの第１のソース／ドレイン領域（３
Ｓ／Ｄ１）の部分を露出した後金属を施し、金属ケイ化
物を含む導電構造（Ｌ）が形成されるように熱処理によ
り選択的にケイ化し、 残っている金属を除去することを特徴とする請求項９乃
至１１の１つに記載の方法。 - 【請求項１３】 第３のトランジスタの第１のソース／
ドレイン領域（３Ｓ／Ｄ１）を露出した後導電構造
（Ｌ）が生じるように導電材を施し、平坦化することを
特徴とする請求項９乃至１１の１つに記載の方法。 - 【請求項１４】 第１のトレンチ（Ｇ１）と第２のトレ
ンチ（Ｇ２）を、その間隔がそれぞれ異なるメモリセル
のトレンチ間の間隔よりも互いに小さい間隔となるよう
に形成することを特徴とする請求項９乃至１３の１つに
記載の方法。 - 【請求項１５】 基板（１）の表面（Ｏ）上に互いに一
様な間隔で互いに並列する条片状の第１の暫定トレンチ
（ＧＶ１）が形成されるように第１の材料を析出し、 引続き同形に第１の暫定トレンチ（ＧＶ１）の側面に第
１のスペーサ（Ｓｐ１）が生じるように第１の材料より
も多い材料を同形で施してエッチングし、 引続き第１の暫定トレンチ（ＧＶ１）を部分的に満たす
ようにして第２の材料を施してエッチバックし、 引続き第２の暫定トレンチ（ＧＶ２）が形成されかつ第
１のスペーサ（Ｓｐ１）が除去されるように第１の材料
をエッチングし、 引続き第２の暫定トレンチ（ＧＶ２）の側面に第２のス
ペーサ（Ｓｐ２）が生じるように第１の材料よりも多い
材料を施してエッチバックし、 引続き第３のマスクを使用して第２の暫定トレンチ（Ｇ
Ｖ２）の第１の側面（Ｆ１）又は第２の側面（Ｆ２）か
ら交互に第２のスペーサ（Ｓｐ２）を除去し、 第１のトレンチ（Ｇ１）及び第２のトレンチ（Ｇ２）を
形成するために引続き半導体材料をエッチングすること
を特徴とする請求項１４記載の方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017591A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0899790A3 (de) * | 1997-08-27 | 2006-02-08 | Infineon Technologies AG | DRAM-Zellanordnung und Verfahren zu deren Herstellung |
| KR100335121B1 (ko) * | 1999-08-25 | 2002-05-04 | 박종섭 | 반도체 메모리 소자 및 그의 제조 방법 |
| DE19961779A1 (de) * | 1999-12-21 | 2001-07-05 | Infineon Technologies Ag | Integrierte dynamische Speicherzelle mit geringer Ausbreitungsfläche und Verfahren zu deren Herstellung |
| US6204528B1 (en) * | 2000-01-06 | 2001-03-20 | United Microelectronics Corp. | Dynamic random access memory structure |
| US6724655B2 (en) * | 2000-06-22 | 2004-04-20 | Progressant Technologies, Inc. | Memory cell using negative differential resistance field effect transistors |
| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| US6594193B2 (en) | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| JP2002094027A (ja) * | 2000-09-11 | 2002-03-29 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| US6441421B1 (en) * | 2001-05-17 | 2002-08-27 | International Business Machines Corporation | High dielectric constant materials forming components of DRAM storage cells |
| US6956262B1 (en) | 2001-12-21 | 2005-10-18 | Synopsys Inc. | Charge trapping pull up element |
| US7453083B2 (en) * | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| KR100454072B1 (ko) * | 2001-12-24 | 2004-10-26 | 동부전자 주식회사 | 반도체소자 및 그 제조방법 |
| KR100406578B1 (ko) * | 2001-12-29 | 2003-11-20 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
| US6912151B2 (en) * | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US6795337B2 (en) * | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6847562B2 (en) * | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6864104B2 (en) * | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6853035B1 (en) | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| US6979580B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US6812084B2 (en) * | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US7012833B2 (en) * | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6849483B2 (en) * | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US6980467B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US6806117B2 (en) * | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| DE10344604B4 (de) * | 2003-09-25 | 2011-08-11 | Infineon Technologies AG, 81669 | Speichereinheit mit Sammelelektroden |
| KR101881447B1 (ko) | 2012-03-22 | 2018-07-25 | 삼성전자주식회사 | 커패시터리스 메모리 소자 |
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| US9324780B2 (en) * | 2013-11-01 | 2016-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal (MIM) capacitor structure including redistribution layer |
| US9373544B2 (en) * | 2014-03-13 | 2016-06-21 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and formation thereof |
| JP6285831B2 (ja) * | 2014-09-12 | 2018-02-28 | 株式会社東芝 | 半導体素子 |
| CN108269763B (zh) * | 2016-12-30 | 2020-01-21 | 联华电子股份有限公司 | 半导体元件的制作方法 |
| KR20230086020A (ko) * | 2021-12-07 | 2023-06-15 | 삼성전자주식회사 | 반도체 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4999811A (en) * | 1987-11-30 | 1991-03-12 | Texas Instruments Incorporated | Trench DRAM cell with dynamic gain |
| US4989055A (en) * | 1989-06-15 | 1991-01-29 | Texas Instruments Incorporated | Dynamic random access memory cell |
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| US5463234A (en) * | 1992-03-31 | 1995-10-31 | Kabushiki Kaisha Toshiba | High-speed semiconductor gain memory cell with minimal area occupancy |
| KR100283492B1 (ko) * | 1992-06-30 | 2001-03-02 | 크리스토퍼 케이. 캐쉬 | 컵 분배 방법 및 장치와 음료 자동 판매기 |
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017591A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体記憶装置 |
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