KR20230086020A - 반도체 메모리 장치 - Google Patents

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KR20230086020A
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강태규
김근남
박성민
안태현
이상현
장은석
정문영
정의철
최현근
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 반도체 기판의 상면과 나란한 제1 방향으로 연장되는 워드 라인; 상기 워드 라인과 교차하며, 상기 반도체 기판의 상면과 나란한 제2 방향으로 장축을 갖는 채널 패턴; 상기 반도체 기판의 상면에 수직한 제3 방향으로 연장되며, 상기 채널 패턴의 제1 측면과 접하는 비트 라인; 및 상기 채널 패턴의 상기 제1 측면과 대향하는 제2 측면과 접하는 데이터 저장 소자를 포함하되, 상기 채널 패턴은 상기 비트 라인과 인접한 제1 도펀트 영역, 상기 데이터 저장 소자와 인접한 제2 도펀트 영역, 및 상기 제1 및 제2 도펀트 영역들 사이에서 상기 워드 라인과 중첩되는 채널 영역을 포함하되, 상기 제1 및 제2 도펀트 영역들 중 적어도 하나는 상기 채널 영역과 인접한 저농도 영역 및 상기 채널 영역과 이격되는 고농도 영역을 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판의 상면과 나란한 제1 방향으로 연장되는 워드 라인; 상기 워드 라인과 교차하며, 상기 반도체 기판의 상면과 나란한 제2 방향으로 장축을 갖는 채널 패턴; 상기 반도체 기판의 상면에 수직한 제3 방향으로 연장되며, 상기 채널 패턴의 제1 측면과 접하는 비트 라인; 및 상기 채널 패턴의 상기 제1 측면과 대향하는 제2 측면과 접하는 데이터 저장 소자를 포함하되, 상기 채널 패턴은 상기 비트 라인과 인접한 제1 도펀트 영역, 상기 데이터 저장 소자와 인접한 제2 도펀트 영역, 및 상기 제1 및 제2 도펀트 영역들 사이에서 상기 워드 라인과 중첩되는 채널 영역을 포함하되, 상기 제1 및 제2 도펀트 영역들 중 적어도 하나는 상기 채널 영역과 인접한 저농도 영역 및 상기 채널 영역과 이격되는 고농도 영역을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에 번갈아 적층된 워드 라인들 및 층간 절연 패턴들을 포함하는 적층 구조체로서, 상기 워드 라인들은 상기 반도체 기판의 상면과 나란한 제1 방향으로 연장되는 것; 상기 워드 라인들을 가로질러 제2 방향으로 장축을 갖는 채널 패턴들로서, 상기 채널 패턴들은 상기 반도체 기판 상에서 상기 제1 방향 및 상기 반도체 기판의 상면에 수직한 제3 방향으로 이격되어 배치되는 것; 상기 제3 방향으로 연장되며 상기 제1 방향으로 서로 이격되는 비트 라인들로서, 상기 비트 라인들 각각은 상기 제3 방향으로 이격되는 상기 채널 패턴들의 제1 측면들과 접촉하는 것; 및 수직적으로 인접하는 상기 층간 절연 패턴들 사이에 각각 제공되며, 상기 채널 패턴들의 상기 제1 측면들에 대향하는 제2 측면들과 접촉하는 데이터 저장 소자들을 포함하되, 상기 채널 패턴들 각각은 상기 비트 라인들과 인접한 제1 도펀트 영역, 상기 데이터 저장 소자들과 인접한 제2 도펀트 영역 및 상기 제1 및 제2 도펀트 영역들 사이에서 상기 워드 라인들과 중첩되는 채널 영역을 포함하되, 상기 제2 도펀트 영역은 상기 채널 영역과 인접한 저농도 영역 및 상기 데이터 저장 소자와 접하는 고농도 영역을 포함하고, 상기 제2 방향으로, 상기 저농도 영역의 길이가 상기 고농도 영역의 길이보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에 배치된 제1 및 제2 적층 구조체들로서, 상기 제1 및 제2 적층 구조체들 각각은 제1 방향으로 연장되며, 상기 반도체 기판 상에 층간 절연 패턴들을 개재하여 적층된 워드 라인들을 포함하는 것; 상기 워드 라인들을 가로질러 제2 방향으로 장축을 갖는 채널 패턴들로서, 상기 채널 패턴들은 상기 반도체 기판 상에서 상기 제1 및 제2 방향들 및 상기 반도체 기판의 상면에 수직한 제3 방향으로 이격되어 배치되는 것; 상기 제3 방향으로 연장되며 상기 제1 방향으로 서로 이격되는 비트 라인들로서, 상기 비트 라인들은 상기 제1 적층 구조체의 상기 워드 라인들을 가로지르는 제1 비트 라인들 및 상기 제2 적층 구조체의 상기 워드 라인들을 가로지르는 제2 비트 라인들을 포함하는 것; 상기 제1 적층 구조체의 상기 층간 절연 패턴들 사이에 각각 제공되는 제1 스토리지 전극들; 상기 제2 적층 구조체의 상기 층간 절연 패턴들 사이에 각각 제공되는 제2 스토리지 전극들; 상기 제1 및 제2 적층 구조체들 사이에 제공되며, 상기 제1 및 제2 스토리지 전극들을 공통으로 덮는 플레이트 전극; 상기 제1 및 제2 스토리지 전극들과 상기 플레이트 전극 사이의 유전막; 상기 제1 방향으로 서로 이격되며 상기 제1 비트 라인들 사이와 상기 제2 비트 라인들 사이에 제공되는 제1 분리 절연 패턴들; 및 상기 제1 방향으로 서로 이격되며 상기 제1 스토리지 전극들 사이와 상기 제2 스토리지 전극들 사이에 제공되는 제2 분리 절연 패턴들을 포함하되, 상기 채널 패턴들 각각은 상기 비트 라인들과 인접한 제1 도펀트 영역, 상기 데이터 저장 소자들과 인접한 제2 도펀트 영역, 및 상기 제1 및 제2 도펀트 영역들 사이에서 상기 워드 라인들과 중첩되는 채널 영역을 포함하되, 상기 제1 및 제2 도펀트 영역들 중 적어도 하나는 상기 채널 영역과 인접한 저농도 영역 및 상기 채널 영역과 이격되는 고농도 영역을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 3차원적으로 배열된 채널 패턴들 각각에서 도전 물질과 접촉하는 도펀트 영역이 고농도 영역 및 저농도 영역을 포함할 수 있다. 이에 따라 3차원 구조의 메모리 셀 어레이의 단위 메모리 셀에서 GIDL(gate induced drain leakage) 및/또는 유효 채널 길이가 증가되는 현상을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 2b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이 구조체의 단면도로서, 도 2a의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 2c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이 구조체의 단면도로서, 도 2a의 C-C'선 및 D-D'선을 따라 자른 단면들을 나타낸다.
도 3은 도 2b의 P 부분을 확대한 도면이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 5a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 5b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2a 내지 도 17a의 A-A’선, 및 B-B’선을 따라 자른 단면들을 나타낸다.
도 5c 내지 도 13c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2a 내지 도 17a의 C-C’선 및 D-D'을 따라 자른 단면들을 나타낸다.
도 5d 내지 도 13d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 14a 내지 도 14e는 본 발명의 실시예들에 따른 반도체 메모리 장치의 도펀트 영역들을 형성하는 방법을 설명하기 위한 도면들로서, 도 13b의 R부분을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 선택 소자(TR)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor) 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(TR)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
감지 증폭기(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 감지 증폭기(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 2b는 도 2a의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다. 도 2c는 도 2a의 C-C'선 및 D-D'선을 따라 자른 단면들을 나타낸다. 도 3은 도 2b의 P 부분을 확대한 도면이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 2a, 도 2b, 및 도 2c를 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상에 배치된 제1 및 제2 적층 구조체들을 포함할 수 있다.
반도체 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
제1 적층 구조체는 제1 방향(D1)으로 연장되며, 반도체 기판(100) 상에 층간 절연 패턴들(ILD)을 개재하여 제3 방향(D3)으로 적층된 제1 워드 라인들(WLa)을 포함할 수 있다. 제2 적층 구조체는 제1 적층 구조체와 제2 방향(D2)으로 이격되어 제1 방향(D1)으로 연장될 수 있다. 제2 적층 구조체는 반도체 기판(100) 상에 층간 절연 패턴들(ILD)을 개재하여 제3 방향(D3)으로 적층된 제2 워드 라인들(WLb)을 포함할 수 있다. 제1 및 제2 적층 구조체들 각각은 최상층의 제1 및 제2 워드 라인들(WLa, WLb)을 덮는 상부 절연막(TIL)을 포함할 수 있다.
일 예에서, 제1 및 제2 워드 라인들(WLa, WLb) 각각은 도 4에 도시된 바와 같이, 채널 패턴(SP)의 상면 및 하면 상에 제공되는 더블(double) 게이트 구조를 가질 수 있다. 이와 달리, 제1 및 제2워드 라인들(WLa, WLb) 각각은 채널 패턴(SP)을 완전히 둘러싸는 구조(즉, 게이트 올 어라운드(gate all around) 구조)를 가질 수도 있다.
제1 및 제2 워드 라인들(WLa, WLb) 각각은 도 4에 도시된 바와 같이, 반도체 기판(100)의 상면과 나란한 제1 방향(D1)으로 연장되는 라인부 및 라인부로부터 제2 방향(D2)으로 돌출되는 게이트 전극부들을 포함할 수 있다. 여기서, 라인부는 제1 및 제2 분리 절연 패턴들(STI1, STI2) 사이에 배치될 수 있다. 또한, 제2 방향(D2)으로, 게이트 전극부의 폭은 라인부의 폭보다 클 수 있다. 평면적 관점에서, 한 쌍의 제1 및 제2 워드 라인들(WLa, WLb)은 플레이트 전극(PE)을 기준으로 서로 거울 대칭될 수 있다.
제1 및 제2 워드 라인들(WLa, WLb)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
채널 패턴들(SP)은 제3 방향(D3)으로 적층될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 채널 패턴들(SP)은 반도체 기판(100) 상에 3차원적으로 배열될 수 있다. 채널 패턴들(SP) 각각은, 도 4에 도시된 바와 같이, 제1 또는 제2 워드 라인들(WLa, WLb)을 가로질러 제2 방향(D2)으로 장축을 갖는 바 형태를 가질 수 있다. 제1 및 제2 워드 라인들(WLa, WLb)이 더블 게이트 구조인 경우, 제1 방향(D1)을 따라 배열된 채널 패턴들(SP) 사이에 그리고 한 쌍의 게이트들 사이에 더미 절연 패턴들(DIP)이 배치될 수 있다.
채널 패턴들(SP)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 예로, 채널 패턴들(SP)은 단결정 실리콘으로 이루어질 수 있다. 일부 실시예들에서, 채널 패턴들(SP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴들(SP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴들(SP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 일 예로, 채널 패턴들(SP)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 ZnxSnyO(ZTO), InxZnyO(IZO), ZnxO, InxGayZnzO(IGZO), InxGaySizO(IGSO), InxWyO(IWO), InxO, SnxO, TixO, ZnxONz, MgxZnyO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 비트 라인들(BLa, BLb)은 반도체 기판(100)의 상면에 대해 수직한 제3 방향(D3)으로 연장될 수 있다. 제1 및 제2 비트 라인들(BLa, BLb)은 제1 및 제2 워드 라인들(WLa, WLb)과 교차할 수 있다. 제1 비트 라인들(BLa)은 제1 방향(D1)으로 서로 이격될 수 있으며, 제1 방향(D1)으로 인접하는 제1 비트 라인들(BLa) 사이에 제1 분리 절연 패턴들(STI1)이 각각 배치될 수 있다. 제1 분리 절연 패턴들(STI1)은 제3 방향(D3)으로 연장될 수 있다. 제1 분리 절연 패턴들(STI1)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들, 실리콘 산화막, 실리콘 산질화막 중의 한가지일 수 있다.
제2 비트 라인들(BLb)은 제1 비트 라인들(BLa)과 제2 방향(D2)으로 이격될 수 있으며, 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 제1 방향(D1)으로 인접하는 제2 비트 라인들(BLb) 사이에 제1 분리 절연 패턴들(STI1)이 각각 배치될 수 있다.
제1 및 제2 비트 라인들(BLa, BLb) 각각은 제3 방향(D3)으로 서로 이격된 채널 패턴들(SP)의 제1 측면들과 접촉할 수 있다. 즉, 제1 및 제2 비트 라인들(BLa, BLb) 각각은 제3 방향(D3)을 따라 적층된 채널 패턴들(SP)의 제1 도펀트 영역들과 연결될 수 있다.
데이터 저장 소자(DS)가 각 채널 패턴(SP)의 제2 측면과 접촉할 수 있다. 실시예들에서 데이터 저장 소자(DS)는 캐패시터일 수 있으며, 데이터 저장 소자(DS)는 스토리지 전극(SE), 플레이트 전극(PE), 및 이들 사이의 캐패시터 유전막(CIL)을 포함할 수 있다.
스토리지 전극은(SE) 각 채널 패턴(SP)의 제2 측면과 접촉할 수 있다. 스토리지 전극들(SE)은 채널 패턴들(SP)과 실질적으로 동일한 레벨에 제공될 수 있다. 다시 말해, 스토리지 전극들(SE)이 제3 방향(D3)으로 적층될 수 있으며, 제2 방향(D2)으로 장축을 가질 수 있다. 스토리지 전극들(SE)은 수직적으로 인접하는 층간 절연 패턴들(ILD) 사이에 각각 배치될 수 있다.
캐패시터 유전막(CIL)은 스토리지 전극들(SE)의 표면을 컨포말하게 덮을 수 있다. 플레이트 전극(PE)은 캐패시터 유전막(CIL)이 형성된 스토리지 전극들(SE)의 내부를 채울 수 있다.
제1 방향(D1)으로 인접하는 스토리지 전극들(SE) 사이에 제2 분리 절연 패턴들(STI2)이 각각 배치될 수 있다. 제2 분리 절연 패턴들(STI2)은 제3 방향(D3)으로 연장될 수 있다. 제2 분리 절연 패턴들(STI2)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들, 실리콘 산화막, 실리콘 산질화막 중의 한가지일 수 있다.
제1 스페이서 절연 패턴들(SS1)이 워드 라인들(WL)과 비트 라인들(BL) 사이에, 그리고 제1 스페이서 절연 패턴들(SS1)이 수직적으로 인접하는 층간 절연 패턴들(ILD) 사이에 각각 배치될 수 있다. 제1 스페이서 절연 패턴들(SS1)은 채널 패턴(SP)의 제1 도펀트 영역(SD1)을 둘러쌀 수 있다.
제2 스페이서 절연 패턴들(SS2)이 워드 라인들(WL)과 데이터 저장 소자들(DS) 사이에, 그리고 수직적으로 인접하는 층간 절연 패턴들(ILD) 사이에 각각 배치될 수 있다. 제2 스페이서 절연 패턴(SS2)은 채널 패턴(SP)의 제2 도펀트 영역(SD2)을 둘러쌀 수 있다. 제2 방향(D2)으로, 제2 스페이서 절연 패턴들(SS2)의 폭은 제1 스페이서 절연 패턴들(SS1)의 폭보다 클 수 있다.
매립 절연 패턴들(110)은 반도체 기판(100) 상에서 제1 방향(D1)을 따라 연장될 수 있다. 매립 절연 패턴들(110)은 제1 및 제2 비트 라인들(BLa, BLb)의 측벽들 및 제1 분리 절연 패턴들(STI1)의 측벽들을 덮을 수 있다. 매립 절연 패턴들(110)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들, 실리콘 산화막, 실리콘 산질화막 중의 한가지일 수 있다.
도 3a 및 도 3b를 참조하면, 채널 패턴들(SP)은 각각은 서로 이격된 제1 및 제2 도펀트 영역들(SD1, SD2) 그리고, 제1 및 제2 도펀트 영역들(SD1, SD2) 사이의 채널 영역(CH)을 포함할 수 있다. 각 채널 패턴(SP)의 제1 및 제2 도펀트 영역들(SD1, SD2)은 제1 도전형의 도펀트(예를 들어, 인 또는 보론)를 포함할 수 있다.
제2 방향으로(D2), 제1 도펀트 영역(SD1)의 길이는 제2 도펀트 영역(SD2)의 길이보다 작을 수 있다. 채널 영역(CH)은 워드 라인(WLa)과 중첩될 수 있다. 제2 방향(D2)으로, 채널 영역(CH의 길이는 워드 라인(WLa)의 폭보다 작거나, 실질적으로 동일할 수 있다.
도 3a를 참조하면, 제1 도펀트 영역(SD1)은 제1 저농도 영역(LDR1) 및 제1 고농도 영역(HDR1)을 포함할 수 있다. 제1 도전형의 도펀트 농도는 제1 저농도 영역(LDR1)에서 보다 제1 고농도 영역(HDR1)에서 클 수 있다. 제1 고농도 영역(HDR1)은 비트 라인(BLa)과 직접 접촉하여 오믹(ohmic) 콘택을 형성할 수 있다. 제2 방향(D2)으로, 제1 저농도 영역(LDR1)의 길이가 제1 고농도 영역(HDR1)의 길이보다 클 수 있다. 제1 도펀트 영역(SD1) 도펀트의 확산에 의해 제1 저농도 영역(LDR1)은 워드 라인(WLa)의 일부와 중첩될 수도 있다.
제2 도펀트 영역(SD2)은 제2 저농도 영역(LDR2) 및 제2 고농도 영역(HDR2)을 포함할 수 있다. 제1 도전형의 도펀트 농도는 제2 저농도 영역(LDR2)에서 보다 제2 고농도 영역(HDR2)에서 클 수 있다. 제2 고농도 영역(HDR2)은 스토리지 전극(SE)과 직접 접촉하여 오믹 콘택을 형성할 수 있다. 제2 방향(D2)으로, 제2 저농도 영역(LDR2)의 길이가 제2 고농도 영역(HDR2)의 길이보다 클 수 있다. 제2 저농도 영역(LDR2)은 제1 저농도 영역(LDR1)처럼 워드 라인(WLa)의 일부와 중첩될 수도 있다.
한편, 도 3b에 도시된 실시예에 따르면, 제1 도펀트 영역(SD1)에서 도펀트가 농도구배를 가질 수 있다. 제1 도펀트 영역(SD1)에서 도펀트 농도는 비트 라인(BLa)에 인접할수록 증가할 수 있다. 또한, 제1 도펀트 영역(SD1)에서 도펀트 농도는 제2 저농도 영역(LDR2)에서보다 높고 제2 고농도 영역에서 보다 낮을 수 있다.
또 다른 예로, 제1 도펀트 영역(SD1)이 제1 저농도 및 고농도 영역들을 포함하고, 제2 도펀트 영역(SD2)에서 도펀트가 농도구배를 가질 수 있다. 제2 도펀트 영역(SD2)에서 도펀트 농도는 스토리지 전극(SE)에 인접할수록 증가할 수 있다.
채널 패턴들(SP)과 워드 라인들(WL) 사이에 게이트 절연막(Gox)이 개재될 수 있다. 게이트 절연막(Gox)은 각 워드 라인(WL)의 상면 및 하면과 일 측벽을 균일한 두께로 덮을 수 있다. 게이트 절연막들(Gox)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 여기서, 고유전막은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
도 5a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 5b 내지 도 13b는 도 2a 내지 도 13a의 A-A’선, 및 B-B’선을 따라 자른 단면들을 나타낸다. 도 5c 내지 도 13c는 도 2a 내지 도 13a의 C-C’선 및 D-D'을 따라 자른 단면들을 나타낸다. 도 5d 내지 도 13d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 5a, 도 5b, 도 5c, 및 도 5d를 참조하면, 반도체 기판(100) 상에 번갈아 적층된 제1 반도체막들(10) 및 제2 반도체막들(20)을 포함하는 제1 몰드 구조체(MS1)가 형성될 수 있다.
제1 반도체막들(10)은 제2 반도체막들(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제1 반도체막들(10)은, 예를 들어, 실리콘 게르마늄, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다. 일 예에서, 제1 반도체막들(10)은 반도체 물질, 예를 들어 실리콘 게르마늄막일 수 있다. 제1 몰드 구조체(MS1)를 형성시 각 제1 반도체막(10)의 두께는 각 제2 반도체막(20)의 두께보다 작을 수 있다.
제2 반도체막들(20)은, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 실시예들에서, 제2 반도체막들(20)은 반도체 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체막들(20)은 단결정 실리콘막 또는 다결정 실리콘막일 수 있다.
실시예들에 따르면, 제1 반도체막들(10) 및 제2 반도체막들(20)을 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 제2 반도체막들(20)은 단결정 실리콘막들일 수 있으며, 희생막들은 초격자(super lattice) 구조를 갖는 실리콘 게르마늄막일 수 있다.
제1 몰드 구조체(MS1) 상에 최상층 반도체막(20)을 덮는 상부 절연막(TIL)이 형성될 수 있다. 상부 절연막(TIL)은 제1 반도체막들(10) 및 제2 반도체막들(20)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 예를 들어, 상부 절연막(TIL)은 실리콘 산화막일 수 있다.
제1 몰드 구조체(MS1)를 관통하며 제1 방향(D1)으로 연장되는 제1 희생 라인 패턴들(103) 및 제2 희생 라인 패턴(105)이 형성될 수 있다. 제2 희생 라인 패턴(105)은 한 쌍의 제1 희생 라인 패턴들(103) 사이에 형성될 수 있다. 제1 및 제2 희생 라인 패턴들(103, 105)은 제1 반도체막들(10) 및 제2 반도체막들(20)의 측벽들 덮을 수 있다.
제1 및 제2 희생 라인 패턴들(103, 105)을 형성하는 것은, 제1 몰드 구조체(MS1)를 패터닝하여 제1 반도체막들(10) 및 제2 반도체막들(20)의 측벽들을 노출시키는 트렌치들을 형성하는 것, 트렌치들을 채우는 매립 절연막을 형성한 후, 매립 절연막을 평탄화하여 상부 절연막(TIL)의 상면을 노출시키는 것을 포함할 수 있다. 매립 절연막을 평탄화하는 것은 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술이 사용될 수 있다.
제1 및 제2 희생 라인 패턴들(103, 105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중의 적어도 하나를 포함할 수 있다. 제1 및 제2 희생 라인 패턴들(103, 105)은 단일막 또는 다층막으로 이루어질 수 있다.
이어서, 상부 절연막(TIL) 및 제1 몰드 구조체(MS1)를 패터닝하여 반도체 기판(100)을 노출시키는 제1 및 제2 오프닝들(OP1, OP2)이 형성될 수 있다.
제1 및 제2 오프닝들(OP1, OP2)을 형성하는 것은, 제1 몰드 구조체(MS1) 상에 제1 및 제2 오프닝들(OP1, OP2)에 대응하는 개구를 갖는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 제1 몰드 구조체(MS1)를 이방성 식각하는 것을 포함할 수 있다.
제1 및 제2 오프닝들(OP1, OP2)은 반도체 기판(100)의 상면을 노출시킬 수 있으며, 이방성 식각 동안 과도식각(over-etch)에 의해 제1 및 제2 오프닝들(OP1, OP2) 아래의 기판(100) 상면이 리세스될 수 있다.
제1 및 제2 오프닝들(OP1, OP2)은 서로 인접하는 제1 및 제2 희생 라인 패턴들(103, 105) 사이에 각각 형성될 수 있다. 상세하게, 제1 오프닝들(OP1)은 제1 방향(D1)을 따라 서로 이격되어 형성될 수 있다. 제2 오프닝들(OP2)은 제1 방향(D1)을 따라 서로 이격되어 형성될 수 있으며, 제2 오프닝들(OP2)은 제1 오프닝들(OP1)과 제2 방향(D2)으로 이격될 수 있다. 제1 오프닝들(OP1)은 제1 희생 라인 패턴들(103)과 인접할 수 있으며, 제2 오프닝들(OP2)은 제2 희생 라인 패턴(105)과 인접할 수 있다.
제1 방향(D1)으로, 제1 및 제2 오프닝들(OP1, OP2)은 동일한 폭을 가질 수 있다. 제2 방향(D2)으로, 제1 오프닝들(OP1)은 제1 길이를 가질 수 있으며, 제2 오프닝들(OP2)은 제1 길이보다 큰 제2 길이를 가질 수 있다.
제1 방향(D1)으로 제1 및 제2 오프닝들(OP1, OP2)은 제1 간격만큼 서로 이격될 수 있다. 제2 방향(D2)으로, 제1 오프닝들(OP1)은 제2 오프닝들(OP2)과 제1 간격보다 작은 제2 간격으로 이격될 수 있다.
도 6a, 도 6b, 도 6c, 및 도 6d를 참조하면, 제1 및 제2 오프닝들(OP1, OP2)에 노출된 제1 반도체막들(10)을 제거하여 수직적으로 인접하는 제2 반도체막들(20) 사이에 제1 수평 영역들(HR1)이 형성될 수 있다.
제1 수평 영역들(HR1)을 형성하는 것은, 반도체 기판(100), 제2 반도체막들(20), 및 제1 및 제2 희생 라인 패턴들(103, 105)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 제1 반도체막들(10)을 등방성 식각하는 것을 포함할 수 있다. 제1 반도체막들(10)을 제거시 제2 반도체막들(20)은 제1 및 제2 희생 라인 패턴들(103, 105)에 의해 무너지지 않고 수직적으로 이격될 수 있다.
제1 수평 영역들(HR1)의 수직적 두께, 다시 말해 서로 인접하는 제2 반도체막들(20) 간의 수직적 거리는 제1 반도체막(10)의 두께와 실질적으로 동일할 수 있다.
도 7a, 도 7b, 도 7c, 및 도 7d를 참조하면, 제1 수평 영역들(HR1)에 노출된 제2 반도체막들(20)의 두께를 감소시키는 트리밍(trimming) 공정이 수행될 수 있다. 트리밍 공정은 제1 수평 영역들(HR1)에 노출된 제2 반도체막들(20)의 상면들 및 하면들을 식각하는 것을 포함할 수 있다. 일 예로, 트리닝 공정은 확장 공정은 상부 절연막(TL) 및 제1 및 제2 희생 라인 패턴들(103, 105)에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하는 것을 포함할 수 있다.
트리밍 공정을 수행함에 따라 제2 반도체막들(20) 각각의 두께가 감소되어 예비 채널막들(21)이 형성될 수 있다. 이와 동시에 제1 수평 영역들(HR1)의 수직적 두께가 증가되어 수직적으로 인접하는 예비 채널막들(21) 사이에 제2 수평 영역들(HR2)이 각각 형성될 수 있다.
도 8a, 도 8b, 도 8c, 및 도 8d를 참조하면, 예비 채널막들(21)의 표면들 상에 희생막 및 층간 절연막을 차례로 증착한 후, 층간 절연막 및 희생막에 대한 부분적 식각(partial etching) 공정을 차례로 수행함으로써 반도체 기판(100) 상에 제2 몰드 구조체(MS2)가 형성될 수 있다. 제2 몰드 구조체(MS2)는, 수직적으로 인접하는 예비 채널막들(21) 사이 각각에서, 희생 패턴들(30)과 이들 사이의 층간 절연 패턴(ILD)을 포함할 수 있다.
보다 상세하게, 제2 몰드 구조체(MS2)를 형성시, 희생막은 제2 수평 영역(HR2)의 수직적 두께의 절반보다 작은 두께로 증착될 수 있다. 이에 따라, 희생막을 증착한 후, 수직적으로 인접하는 예비 채널막들(21) 사이에 갭 영역들이 정의될 수 있다. 이어서, 희생막이 형성된 제2 수평 영역들(HR2)을 채우도록 희생막 상에 층간 절연막이 형성될 수 있다.
층간 절연막을 형성한 후, 제1 및 제2 오프닝들(OP1, OP2)에 노출된 층간 절연막의 일부분들을 식각하여 층간 절연 패턴들(ILD)이 형성될 수 있다. 층간 절연 패턴들(ILD)은 제1 및 제2 오프닝들(OP1, OP2)에 희생막이 노출될 때까지 층간 절연막을 등방성 식각하는 것을 포함할 수 있다. 등방성 식각 공정에 의해 층간 절연 패턴들(ILD)은 수직적으로 서로 분리될 수 있다.
이어서, 제1 및 제2 오프닝들(OP1, OP2)에 희생막에 대한 등방성 식각 공정을 수행하여 수직적으로 서로 분리된 희생 패턴들(30)이 형성될 수 있다. 희생막에 대한 등방성 식각 공정은 예비 채널막들(21)의 측벽들이 제1 및 제2 오프닝들(OP1, OP2)에 노출될 때까지 형성될 수 있다. 즉, 제2 몰드 구조체(MS2)를 형성한 후, 예비 채널막들(21)의 측벽들, 희생 패턴들(30)의 측벽들 및 층간 절연 패턴들(ILD)의 측벽들이 제1 및 제2 오프닝들(OP1, OP2)에 노출될 수 있다.
희생 패턴들(30)은 반도체 기판(100) 및 예비 채널막들(21)에 대해 식각 선택성을 갖는 물질을 증착하여 형성될 수 있다. 희생 패턴들(30)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
층간 절연 패턴들(ILD)은 희생 패턴들(30) 및 반도체 기판(100)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 층간 절연 패턴들(ILD)은 실리콘 산화물일 수 있다.
도 9a, 도 9b, 도 9c, 및 도 9d를 참조하면, 제1 및 제2 오프닝들(OP1, OP2)에 노출된 예비 채널막들(21)의 일부분들에 대한 식각 공정이 수행될 수 있다. 이에 따라, 제1 방향(D1)으로 서로 분리된 채널 패턴들(SP)이 형성될 수 있다.
채널 패턴들(SP)을 형성하는 것은 제1 및 제2 오프닝들(OP1, OP2)에 노출된 예비 채널막들(21)을 등방성 식각하는 것을 포함할 수 있다. 즉, 제1 및 제2 오프닝들(OP1, OP2)을 통해 식각 에천트가 공급되어 예비 채널막들(21)이 제1 방향(D1) 및 제2 방향(D2)을 따라 옆으로(laterally) 식각될 수 있다. 이때, 제1 오프닝들(OP1) 간의 간격 및 제2 오프닝들(OP2) 간의 간격이 제1 및 제2 오프닝들(OP1, OP2) 사이의 간격보다 크기 때문에, 예비 채널막들(21)의 일부분들이 제1 방향(D1)으로 분리되어 채널 패턴들(SP)이 형성될 수 있다. 등방성 식각 공정의 결과로 채널 패턴들(SP) 각각에서 제1 방향(D1)으로 폭이 측벽 부분보다 중심 부분에서 클 수도 있다. 이와 달리, 채널 패턴들(SP) 각각은 제1 방향(D1)으로 균일한 폭을 가질 수 있다.
이와 같이 채널 패턴들(SP)을 형성함에 따라, 희생 패턴들(30) 사이에서 채널 패턴들(SP)의 측벽들을 노출시키는 제3 수평 영역들(HR3)이 형성될 수 있다. 제3 수평 영역들(HR3)은 예비 채널막들(21)이 식각된 영역에 해당할 수 있다.
도 10a, 도 10b, 도 10c, 및 도 10d를 참조하면, 채널 패턴들(SP)을 형성한 후, 제1 및 제2 오프닝들(OP1, OP2) 내에 제1 및 제2 분리 절연 패턴들(STI1, STI2)이 각각 채워질 수 있다.
제1 및 제2 분리 절연 패턴들(STI1, STI2)은 반도체 기판(100)과 접촉할 수 있다. 제1 및 제2 분리 절연 패턴들(STI1, STI2)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들, 실리콘 산화막, 실리콘 산질화막 중의 한가지일 수 있다. 제1 및 제2 분리 절연 패턴들(STI1, STI2)은, 제1 및 제2 오프닝들(OP1, OP2)을 채우도록 분리 절연막을 증착한 후, 상부 절연막(TL)의 상면이 노출되도록 분리 절연막을 평탄화함으로써 형성될 수 있다.
제1 및 제2 분리 절연 패턴들(STI1, STI2)을 형성시 절연 물질이 제3 수평 영역들(HR3)을 채울 수 있다. 이에 따라 제1 방향(D1)으로 인접하는 채널 패턴들(SP) 사이에 더미 절연 패턴들(DIP)이 형성될 수 있다.
이어서, 상부 절연막(TIL) 상에 제1 희생 라인 패턴들(103)을 노출시키는 마스크 패턴(MP)이 형성될 수 있다.
계속해서, 마스크 패턴(MP)을 식각 마스크로 이용하여 제1 희생 라인 패턴들(103)을 식각하여 반도체 기판(100)을 노출시키는 제1 트렌치들(T1)이 형성될 수 있다. 여기서, 제1 트렌치들(T1)은 채널 패턴들(SP)의 측벽들, 희생 패턴들(30)의 측벽들, 및 층간 절연 패턴들(ILD)의 측벽들을 노출시킬 수 있다.
이어서, 제1 트렌치들(T1)에 대해 노출된 희생 패턴들(30)의 일부분들을 등방성 식각하여 채널 패턴들(SP)과 층간 절연 패턴들(ILD) 사이에 제4 수평 영역들(HR4)이 각각 형성될 수 있다.
제4 수평 영역들(HR4)은 채널 패턴들(SP) 및 층간 절연 패턴들(ILD)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생 패턴들(30)을 등방성 식각함으로써 형성될 수 있다. 일 예로, 희생 패턴들(30)이 실리콘 질화막이고, 층간 절연 패턴들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 희생 패턴들(30)을 등방성 식각함으로써 제4 수평 영역들(HR4)이 형성될 수 있다. 제4 수평 영역들(HR4)은 제1 및 제2 분리 절연 패턴들(STI1, STI2) 사이에서 제1 방향(D1)으로 연장될 수 있다.
제4 수평 영역들(HR4)을 형성함에 따라 희생 패턴들(30)이 일부분들이 잔류하여 제1 희생 패턴들(31)이 형성될 수 있다. 제1 희생 패턴들(31)은 제2 분리 절연 패턴들(STI2)에 의해 제1 방향(D1)으로 서로 분리될 수 있다.
도 11a, 도 11b, 도 11c, 및 도 11d를 참조하면, 제4 수평 영역들(HR4)의 일부분들을 채우는 버퍼 패턴들(40)이 형성될 수 있다.
버퍼 패턴들(40)은 제4 수평 영역들(HR4)을 채우도록 절연막을 증착한 후, 절연막의 일부분들을 식각하여 절연막 일부분들을 잔류시킴으로써 형성될 수 있다. 버퍼 패턴들(40)은 제2 분리 절연 패턴들(STI2)에 의해 제1 방향(D1)으로 서로 분리될 수 있다. 버퍼 패턴들(40)은 제1 희생 패턴들(31)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 버퍼 패턴들(40)은 실리콘 산화물을 포함할 수 있다.
이어서, 버퍼 패턴들(40)이 형성된 제4 수평 영역들(HR4) 내에 게이트 절연막(Gox) 및 워드 라인들(WL)이 차례로 형성될 수 있다.
게이트 절연막(Gox) 및 워드 라인들(WL)을 형성하는 것은, 버퍼 패턴들(40)이 형성된 제4 수평 영역들(HR4)을 컨포말하게 덮는 게이트 절연막(Gox)을 형성하는 것, 게이트 절연막(Gox) 상에 제4 수평 영역들(HR4)을 채우는 게이트 도전막을 형성하는 것, 및 제1 트렌치들(T1) 내에서 게이트 도전막을 제거하여 수직적으로 분리된 워드 라인들(WL)을 형성하는 것을 포함할 수 있다. 여기서, 워드 라인들(WL)의 측벽들은 채널 패턴들(SP)의 측벽들보다 리세스될 수 있으며, 제4 수평 영역들(HR4)의 일부분들 내에 채워질 수 있다. 워드 라인들(WL)은 채널 패턴들(SP)의 중심 부분들(즉, 채널 부분들)의 상면 및 하면 상에 형성될 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 다시 말해, 각 워드 라인(WL)은 채널 패턴(SP)의 상면 및 하면에 제공되는 더블(double 게이트 구조를 가질 수 있다. 이와 달리, 워드 라인들(WL)은 채널 패턴들(SP)의 중심 부분들(즉, 채널 부분들)을 완전히 둘러싸는 구조(즉, 게이트 올 어라운드(gate all around) 구조)를 가질 수도 있다.
워드 라인들(WL)은 제2 분리 절연 패턴들(STI2)의 측벽들과 인접한 부분들에서 제2 분리 절연 패턴들(STI2)의 측벽 프로파일과 실질적으로 동일한 프로파일을 가질 수 있다. 즉, 워드 라인들(WL) 각각은 제2 방향(D2)으로 불균일한 폭을 가질 수 있다.
도 12a, 도 12b, 도 12c, 및 도 12d를 참조하면, 워드 라인들(WL)이 형성된 제4 수평 영역들(HR4) 내에 제1 스페이서 절연 패턴들(SS1)이 형성될 수 있다. 제1 스페이서 절연 패턴들(SS1)은 채널 패턴들(SP) 일부를 노출시킬 수 있다.
제1 스페이서 절연 패턴들(SS1)을 형성하는 것은, 제4 수평 영역들(HR4)을 채우도록 제1 트렌치들(T1)의 내벽 상에 캡핑 절연막을 형성하는 것, 층간 절연 패턴들(ILD)의 측벽들이 노출되도록 제1 트렌치들(T1) 내에 채워진 캡핑 절연막을 제거하는 것을 포함할 수 있다. 캡핑 절연막은 층간 절연 패턴들(ILD) 및 채널 패턴들(SP)에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하여 식각될 수 있다. 제1 스페이서 절연 패턴들(SS1)을 형성시 층간 절연 패턴들(ILD)의 측벽들 상의 게이트 절연막(Gox) 일부들이 식각될 수 있다.
제1 스페이서 절연 패턴들(SS1)을 형성하기 전 또는 후에, 제1 트렌치들(T1)에 노출된 채널 패턴들(SP)의 일부분들에 불순물들이 도핑될 수 있다. 이에 따라, 채널 패턴들(SP)에 제1 도펀트 영역들(도 3a 및 도 3b의 SD1 참조)이 형성될 수 있다. 제1 도펀트 영역들은 제1 트렌치들(T1)을 통해 기상 도핑(GPD) 공정 또는 플라즈마 도핑(PLAD) 공정을 수행하여 형성될 수 있다.
도 13a, 도 13b, 도 13c, 및 도 13d를 참조하면, 제1 스페이서 절연 패턴들(SS1)을 형성한 후, 제1 트렌치들(T1) 내에 비트 라인들(BL)이 형성될 수 있다.
비트 라인들(BL)을 형성하는 것은, 제1 분리 절연 패턴들(STI1) 사이를 채우도록 제1 트렌치들(T1) 내벽들 상에 도전막을 증착한 후, 제1 트렌치들(T1)의 내벽들 상에서 제1 분리 절연 패턴들(STI1)의 측벽들이 노출되도록 도전막을 제거하는 것을 포함할 수 있다.
이와 같이 형성된 비트 라인들(BL)은 반도체 기판(100)의 상면에 대해 수직한 제3 방향(D3)으로 연장될 수 있으며, 제1 분리 절연 패턴들(STI1)에 의해 제1 방향(D1)으로 서로 분리될 수 있다. 비트 라인들(BL) 각각은 채널 패턴들(SP)의 제1 도펀트 영역들과 접촉할 수 있다. 비트 라인들(BL)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 비트 라인들(BL)은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 비트 라인들(BL)을 형성한 후, 마스크 패턴(MP)은 제거될 수 있다.
비트 라인들(BL)을 형성한 후, 제1 트렌치들(T1) 내에 매립 절연 패턴들(110)이 형성될 수 있다. 매립 절연 패턴들(110)은 반도체 기판(100) 상에서 제1 방향(D1)을 따라 연장될 수 있다. 매립 절연 패턴들(110)은 비트 라인들(BL)의 측벽들 및 제1 분리 절연 패턴들(STI1)의 측벽들을 덮을 수 있다. 매립 절연 패턴들(110)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들, 실리콘 산화막, 실리콘 산질화막 중의 한가지일 수 있다.
매립 절연 패턴들(110)을 형성한 후, 제2 희생 라인 패턴(105)을 제거함으로써 제2 트렌치(T2)가 형성될 수 있다. 여기서, 제1 희생 패턴들(31)의 측벽들, 채널 패턴들(SP)의 측벽들, 및 층간 절연 패턴들(ILD)의 측벽들이 제2 트렌치들(T2)에 노출될 수 있다.
이후, 제2 트렌치들(T2)에 노출된 제1 희생 패턴들(31)을 제거하여 버퍼 패턴들(40)을 노출시키는 제5 수평 영역들(HR5)이 형성될 수 있다.
제5 수평 영역들(HR5)을 형성하는 것은, 반도체 기판(100), 채널 패턴들(SP), 및 층간 절연 패턴들(ILD)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 제1 희생 패턴들(31)을 등방성 식각하는 것을 포함할 수 있다. 제1 희생 패턴들(31)을 등방성 식각할 때, 버퍼 패턴들(40)은 식각 정지막으로 이용될 수 있다.
제5 수평 영역들(HR5)은 수직적으로 층간 절연 패턴들(ILD)과 채널 패턴들(SP) 사이에, 그리고 수평적으로 제2 분리 절연 패턴들(STI2) 사이에 각각 형성될 수 있다.
이어서, 제5 수평 영역들(HR5)에 노출된 채널 패턴들의 일부분들에 제1 도전형의 도펀트(예를 들어, 인 또는 보론)가 도핑될 수 있다. 이에 따라, 채널 패턴들(SP)에 제2 도펀트 영역들(도 3a 및 도 3b의 SD2 참조)이 형성될 수 있다. 제2 도펀트 영역들의 형성 방법 및 후속 공정들에 대해서는 도 14a 내지 도 14e를 참조하여 보다 상세히 설명하기로 한다.
도 14a 내지 도 14e는 본 발명의 실시예들에 따른 반도체 메모리 장치의 도펀트 영역들을 형성하는 방법을 설명하기 위한 도면들로서, 도 13b의 R부분을 나타낸다.
도 14a를 참조하면, 앞서 도 13a, 도 13b, 도 13c, 및 도 13d를 참조하여 설명한 것처럼, 층간 절연 패턴들(ILD)과 채널 패턴들(SP)사이에서 버퍼 패턴들(40)을 노출시키는 제5 수평 영역들(HR5)이 형성될 수 있다.
이어서, 제5 수평 영역들(HR5)에 노출된 채널 패턴들(SP)의 일부분들을 식각하여 채널 패턴들(SP)의 제2 방향(D2)으로 길이를 감소시킬 수 있다. 즉, 제5 수평 영역들(HR5)을 형성한 후, 채널 패턴들(SP)의 일부분들이 등방성 식각될 수 있다. 이에 따라, 채널 패턴들(SP)의 일 측벽들은 버퍼 패턴들(40) 일측벽들에 정렬될 수 있다.
도 14b를 참조하면, 채널 패턴들(SP)의 길이를 감소시킨 후, 버퍼 패턴들(40)이 제거되어 채널 패턴들(SP) 일부분들의 상면 및 하면 및 게이트 절연막(Ox)을 노출시키는 제6 수평 영역들(HR6)이 형성될 수 있다.
도 14c를 참조하면, 제1 도핑 공정(DP1)을 수행하여 제6 수평 영역들(HR6)에 노출된 채널 패턴들(SP)의 일부분들에 제1 도전형의 도펀트들(예를 들어, 인(P) 또는 보론(B))이 도핑될 수 있다. 이에 따라, 채널 패턴들(SP)의 일부분들에 저농도 도펀트 영역들(LDR)이 형성될 수 있다.
제1 도핑 공정(DP1)은 제1 도전형의 도펀트를 가스상이나 이온 형태로 제2 트렌치(T2) 및 제6 분순물 영역들(HR6)을 통해 채널 패턴들(SP)에 도핑할 수 있다. 제1 도핑 공정(DP1)에 의해 저농도 도펀트 영역(LDR)은 워드 라인(WL)의 일측벽에 자기 정렬(self-aligned)될 수 있다.
제1 도핑 공정(DP1)은 예를 들어, 기상 도핑(GPD; Gas Phase Doping) 공정, 빔 라인 이온 주입(Beam line Ion implantation) 공정, 또는 플라즈마 도핑(PLAD; plasma assisted doping) 공정 중에서 선택될 수 있다.
도 14d를 참조하면, 저농도 도펀트 영역들(LDR)을 형성한 후, 제6 수평 영역들(HR6)을 채우는 제2 스페이서 절연 패턴들(SS2)이 형성될 수 있다. 제2 스페이서 절연 패턴들(SS2)을 형성하는 것은, 제6 수평 영역들(HR6)을 채우도록 제2 트렌치들(T2)의 내벽 상에 스페이서 절연막을 형성하는 것, 채널 패턴들(SP)의 측벽들이 노출되도록 제2 트렌치들(T2) 내에 채워진 스페이서 절연막을 제거하는 것을 포함할 수 있다. 스페이서 절연막은 층간 절연 패턴들(ILD) 및 채널 패턴들(SP)에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하여 식각될 수 있다.
제2 스페이서 절연 패턴들(SS2)을 형성한 후, 제2 도핑 공정(DP2)을 수행하여, 제2 트렌치에 노출된 채널 패턴들(SP)의 일부분들에 제1 도전형의 도펀트들(예를 들어, 인(P) 또는 보론(B))이 도핑될 수 있다. 제2 도핑 공정(DP2)시 도펀트는 제1 도핑 공정시 도펀트와 동일할 수 있으며, 제2 도핑 공정(DP2)에서 도펀트 농도가 제1 도핑 공정(DP1)에서 도펀트 농도보다 클 수 있다. 이에 따라, 제2 트렌치(T2)에 인접한 저농도 도펀트 영역(LDR)의 일부에 고농도 도펀트 영역(HDR)이 형성될 수 있다.
제2 도핑 공정(DP2)는 예를 들어, 기상 도핑(GPD; Gas Phase Doping) 공정, 빔 라인 이온 주입(Beam line Ion implantation) 공정, 또는 플라즈마 도핑(PLAD; plasma assisted doping) 공정 중에서 선택될 수 있다.
도 14e를 참조하면, 고농도 도펀트 영역(HDR)을 형성한 후, 제6 수평 영역들(HR6) 내에 스토리지 전극들(SE)이 국소적으로 형성될 수 있다.
스토리지 전극들(SE)을 형성하는 것은, 제5 수평 영역들(HR5)의 내벽 및 제2 트렌치들(T2)의 내벽을 컨포말하게 덮는 도전막을 증착하는 것, 제2 트렌치들(T2) 내벽에 증착된 도전막의 일부분들을 제거하여, 제5 수평 영역들(HR5) 내에 국소적으로 도전 패턴들을 잔류시키는 것을 포함할 수 있다.
스토리지 전극들(SE)은 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)으로 서로 이격될 수 있다. 스토리지 전극들(SE)은 제5 수평 영역들(HR5) 노출된 채널 패턴들(SP)과 접촉할 수 있다. 스토리지 전극들(SE) 각각은, 제5 수평 영역들(HR5) 내에 빈 공간을 정의할 수 있다. 다시 말해, 스토리지 전극들(SE) 각각은 제2 방향(D2)으로 장축을 가지며, 속이 빈 실린더(cylinder) 형태를 가질 수 있다. 이와 달리, 스토리지 전극(SE)은 제2 방향(D2)으로 장축을 갖는 필라(pillar) 형태일 수도 있다. 스토리지 전극(SE)은 금속 물질, 금속 질화막, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
이후, 스토리지 전극들(SE)이 형성된 제5 수평 영역들(HR5)을 컨포말하게 덮는 캐패시터 유전막(CIL)이 형성될 수 있으며, 스토리지 전극들(SE) 및 캐패시터 유전막(CIL)이 형성된 제5 수평 영역들(HR5)과 제2 트렌치들(T2)를 채우는 플레이트 전극(PE)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판의 상면과 나란한 제1 방향으로 연장되는 워드 라인;
    상기 워드 라인과 교차하며, 상기 반도체 기판의 상면과 나란한 제2 방향으로 장축을 갖는 채널 패턴;
    상기 반도체 기판의 상면에 수직한 제3 방향으로 연장되며, 상기 채널 패턴의 제1 측면과 접하는 비트 라인; 및
    상기 채널 패턴의 상기 제1 측면과 대향하는 제2 측면과 접하는 데이터 저장 소자를 포함하되,
    상기 채널 패턴은 상기 비트 라인과 인접한 제1 도펀트 영역, 상기 데이터 저장 소자와 인접한 제2 도펀트 영역, 및 상기 제1 및 제2 도펀트 영역들 사이에서 상기 워드 라인과 중첩되는 채널 영역을 포함하되,
    상기 제1 및 제2 도펀트 영역들 중 적어도 하나는 상기 채널 영역과 인접한 저농도 영역 및 상기 채널 영역과 이격되는 고농도 영역을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제2 방향으로, 상기 제1 도펀트 영역의 길이는 상기 제2 도펀트 영역의 길이보다 작은 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 방향으로 상기 저농도 영역의 길이가 상기 고농도 영역의 길이보다 큰 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 저농도 영역은 상기 워드 라인의 일부와 중첩되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제2 방향으로, 상기 채널 영역의 길이는 상기 워드 라인의 폭보다 작은 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 도펀트 영역들은 동일한 도전형의 도펀트를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 워드 라인은 상기 채널 패턴의 상기 채널 영역의 상면 및 하면을 가로지르는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 도펀트 영역은 제1 저농도 영역 및 상기 비트 라인과 접하는 제1 고농도 영역을 포함하고,
    상기 제2 도펀트 영역은 제2 저농도 영역 및 상기 데이터 저장 소자와 접하는 제2 고농도 영역을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 저농도 영역은 상기 워드 라인의 제1 부분과 중첩되고, 상기 제2 저농도 영역은 상기 워드 라인의 제2 부분과 중첩되되,
    상기 제2 방향으로, 상기 제1 부분의 길이가 상기 제2 부분의 길이보다 큰 반도체 메모리 장치.
  10. 반도체 기판 상에 번갈아 적층된 워드 라인들 및 층간 절연 패턴들을 포함하는 적층 구조체로서, 상기 워드 라인들은 상기 반도체 기판의 상면과 나란한 제1 방향으로 연장되는 것;
    상기 워드 라인들을 가로질러 제2 방향으로 장축을 갖는 채널 패턴들로서, 상기 채널 패턴들은 상기 반도체 기판 상에서 상기 제1 방향 및 상기 반도체 기판의 상면에 수직한 제3 방향으로 이격되어 배치되는 것;
    상기 제3 방향으로 연장되며 상기 제1 방향으로 서로 이격되는 비트 라인들로서, 상기 비트 라인들 각각은 상기 제3 방향으로 이격되는 상기 채널 패턴들의 제1 측면들과 접촉하는 것; 및
    수직적으로 인접하는 상기 층간 절연 패턴들 사이에 각각 제공되며, 상기 채널 패턴들의 상기 제1 측면들에 대향하는 제2 측면들과 접촉하는 데이터 저장 소자들을 포함하되,
    상기 채널 패턴들 각각은 상기 비트 라인들과 인접한 제1 도펀트 영역, 상기 데이터 저장 소자들과 인접한 제2 도펀트 영역 및 상기 제1 및 제2 도펀트 영역들 사이에서 상기 워드 라인들과 중첩되는 채널 영역을 포함하되,
    상기 제2 도펀트 영역은 상기 채널 영역과 인접한 저농도 영역 및 상기 데이터 저장 소자와 접하는 고농도 영역을 포함하고,
    상기 제2 방향으로, 상기 저농도 영역의 길이가 상기 고농도 영역의 길이보다 큰 반도체 메모리 장치.

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