KR20060135486A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20060135486A
KR20060135486A KR1020060021439A KR20060021439A KR20060135486A KR 20060135486 A KR20060135486 A KR 20060135486A KR 1020060021439 A KR1020060021439 A KR 1020060021439A KR 20060021439 A KR20060021439 A KR 20060021439A KR 20060135486 A KR20060135486 A KR 20060135486A
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Abstract

비대칭 게이트 전극 구조를 갖는 선택 트랜지스터 및 대략 'ㅗ' 형태를 나타내는 플로팅 게이트를 갖는 메모리 트랜지스터 그리고 이들의 형성 방법이 제공된다. 메모리 트랜지스터에 인접한 선택 트랜지스터의 게이트 전극부는 그 단면이 대략 'ㅗ' 형태이고, 메모리 트랜지스터 맞은 편의 선택 트랜지스터의 게이트 전극부는 그 단면이 대략 박스 형태이다. 메모리 트랜지스터의 플로팅 게이트를 'ㅗ' 형태로 형성하기 위해 메모리 트랜지스터가 형성되는 영역을 개방할 때, 선택 트랜지스터가 형성되는 영역을 폐쇄한다.
플래시 메모리, 플로팅 게이트, 커플링 비율, 로딩 효과

Description

반도체 장치 및 그 제조 방법{A Semiconductor Device and Method for Forming Thereof}
도 1은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치에 대한 개략적인 평면도이다.
도 2는 도 1의 참조번호 90이 가리키는 부분, 즉, 메모리 트랜지스터가 형성되는 제1 영역(10)과 선택 트랜지스터가 형성되는 제2 영역(20)의 경계 부분을 확대한 부분 확대도이다.
도 3 내지 도 8은 각각 도 2의 I-I'선, II-II'선, III-III'선, IV-VI'선, V-V'선, 및 VI-VI'선을 따라 절단했을 때의 단면도이다.
도 9a는 본 발명의 일 실시 예에 따른 제어 게이트 신장 방향 따라 절단했을 때의 부유 게이트 전극의 단면을 개략적으로 보여주는 도면이다.
도 9b는 본 발명의 일 실시 예에 따른 부유 게이트 전극의 배열을 보여주는 사시도이다.
도 10은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치를 개략적으로 보여주는 단면도이다.
도 11 내지 도 16은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치 형성 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치의 메모리 트랜지스터를 보여준다.
도 20은 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치를 개략적으로 보여준다.
도 21은 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치를 개략적으로 보여준다.
도 22a 내지 도 22h는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23a 및 도 23b는 본 발명의 다른 실시 예에 따른 낸드 플래시 메모리의 제조 방법을 설명하기 위한 단면도들이다.
도 24a 및 도 24b는 본 발명의 또 다른 실시 예에 따른 낸드 플래시 메모리장치 의 제조 방법을 설명하기 위한 단면도들이다.
도 25a 내지 도 25e는 본 발명의 또 다른 실시 예에 따른 낸드 플래시 메모리의 제조 방법을 설명하기 위한 단면도들이다.
도 26a 및 도 26b는 본 발명의 또 다른 실시 예에 따른 낸드 플래시 메모리의 제조 방법을 설명하기 위한 단면도들이다.
도 27a 내지 도 27e는 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치의 부유 게이트 형성 방법을 설명하기 위한 도면들이다.
도 28a 내지 도 28c는 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치의 부유 게이트 형성 방법을 설명하기 위한 도면들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 비휘발성 메모리 및 그 제조 방법에 관한 것이다.
메모리 반도체 장치는 저장된 정보를 유지하기 위해 전원 공급이 필요한가에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 디램(DRAM) 및 에스램(SRAM) 등과 같은 휘발성 메모리 장치는 빠른 동작 속도를 갖지만, 정보를 유지하기 위해 전원 공급이 필요하다는 제한을 갖는다. 이에 비해, 플래시 메모리와 같은 비휘발성 메모리 장치는 그러한 제한이 없기 때문에, 최근의 수요가 급격하게 증가하고 있는 휴대용 전자 장치에 널리 사용되고 있다.
예를 들어 플래시 메모리 장치는 정보를 저장하는 기능을 하는 메모리 셀과 이와 관련된 소자 예를 들어 선택 트랜지스터, 구동 트랜지스터 등을 포함한다. 플래시 메모리 장치의 메모리 셀은 전형적인 트랜지스터와 유사한 구조를 나타내는 메모리 트랜지스터가 널리 사용되고 있다. 메모리 트랜지스터는 채널 영역 상에 터널링 절연막, 플로팅 게이트, 게이트 사이 절연막 및 제어 게이트가 차례로 적층된 게이트 적층 구조 및 그 양측에 불순물 접합 영역들을 포함한다. 인접한 메모리 트랜지스터들의 플로팅 게이트는 서로 전기적으로 절연되어 있으며, 각 플로팅 게이트는 메모리로서 기능을 한다. 예를 들어 행 방향으로 배열된 다수 개의 메모리 트랜지스터의 제어 게이트들은 서로 연결되어 워드라인으로 작용을 한다. 이 같은 구 조의 메모리 트랜지스터가 배열되는 형태에 따라서 플래시 메모리 장치는 크게 낸드형과 노아형으로 구분될 수 있다. 낸드형 플래시 메모리 장치의 경우, 메모리 트랜지스터에는 선택 트랜지스터가 연결되는 데, 예를 들어 행 방향으로 배열된 선택 트랜지스터의 게이트들은 서로 연결되어 선택라인을 형성한다.
그런데 반도체 장치의 가격을 줄이기 위해서는 그 집적도를 향상시키는 것이 필요하지만, 집적도의 향상은 반도체 장치의 제조 과정에서 다양한 기술적 어려움을 유발한다. 특히, 집적도의 향상은 인접하는 워드라인들 사이의 간격 감소를 수반하는데, 이러한 워드라인들 사이의 간격 감소는 비휘발성 메모리의 구조 및 특성을 개선하기 어렵게 만든다. 예를 들어, 제어 게이트 전극 및 부유 게이트 전극을 갖는 비휘발성 메모리 장치는 빠르고 유효한 동작을 위해 충분히 큰 커플링 비율(coupling ratio)을 가져야 하지만, 상기 워드라인들 사이의 간격 감소는 이러한 커플링 비율의 확보를 어렵게 만든다.
또, 워드라인의 폭 및 인접한 워드라인들 사이의 간격은 워드라인과 선택라인의 폭 및 선택라인과 워드라인 사이의 간격보다 좁아, 식각 공정에서 로딩 효과(loading effect)가 발생하여 선택라인이 형성될 기판의 활성영역이 식각 손상을 받을 수 있다.
또, 메모리 장치의 집적도 증가는 선택 트랜지스터의 채널 길이 감소를 수반하여 이른바 단채널 효과(short channel effect)를 야기할 수 있다. 가령, 채널 영역의 가장자리 부근이 채널 영역의 중심부근에 비해서 상대적으로 채널 도핑 농도가 낮아 펀치쓰루(punchthrough)가 발생할 가능성이 커진다. 또, 선택 트랜지스터 에 인접한 메모리 트랜지스터도 펀치쓰루가 발생할 가능성이 커진다.
본 발명의 실시 예들은 위에서 언급한 문제점들 중 적어도 하나 이상을 완화할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 소자분리막 패턴들에 의해 한정된 기판의 활성영역 상에 형성된 제1 게이트; 상기 제1 게이트와 상기 활성영역 사이에 형성된 제1 절연막; 그리고, 상기 제1 게이트 양측의 활성영역에 형성된 제1 불순물 영역 및 제2 불순물 영역을 포함할 수 있는 데, 상기 제1 불순물 영역에 인접한 상기 제1 게이트의 제1 부분의 단면 형태와 상기 제2 불순물 영역에 인접한 상기 제1 게이트의 제2 부분의 단면 형태가 서로 틀리다.
이 실시 예에 있어서 상기 제1 게이트의 제1 부분의 단면은 대략 'ㅗ' 형태이고, 상기 제1 게이트의 제2 부분은 박스 형태일 수 있다.
본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치는 소자분리막 패턴들에 의해 한정된 기판의 활성영역 상에 형성된 선택 트랜지스터; 그리고, 상기 활성영역 상에 형성되고 상기 선택 트랜지스터에 직렬로 연결된 복수 개의 메모리 트랜지스터들을 포함할 수 있는 데, 상기 선택 트랜지스터 및 상기 메모리 트랜지스터 각각은 상기 활성영역 상에 차례로 형성된 제1 절연막, 제1 게이트, 제2 절연막 그리고 제2 게이트를 포함하는 적층 게이트 구조를 포함하고, 상기 메모리 트랜지스터의 제1 게이트의 단면 및 상기 메모리 트랜지스터에 인접한 선택 트랜지스터의 제1 게이트의 제1 부분의 단면은 실질적으로 동일한 형태를 나타내고, 상기 메모리 트랜지스터 맞은 편의 상기 선택 트랜지스터의 제1 게이트의 제2 부분의 단면 형태와 상기 선택 트랜지스터의 제1 게이트의 제1 부분의 단면 형태는 서로 다르다.
본 발명의 일 실시 예에 따른 반도체 장치 형성 방법은: 소자분리막 패턴들에 의해 한정된 기판의 활성영역 상에 제1 절연막 및 제1 도전막 패턴을 형성하는 것; 상기 소자분리막 패턴들의 일부분을 아래 방향으로 식각하여 제1 도전막 패턴의 하부 패턴부의 측면을 덮는 낮춰진 소자분리막 패턴들을 형성하는 것; 상기 낮춰진 소자분리막 패턴들 상부면 위쪽으로 튀어나온 제1 도전막 패턴의 상부 패턴부를 측면 방향으로 식각하여 상기 제1 도전막 패턴의 하부 패턴부보다 폭이 좁은 좁혀진 상부 패턴부를 형성하는 것; 상기 하부 패턴부 및 상기 좁혀진 상부 패턴부를 갖는 제1 도전막 패턴을 패터닝하여 상기 하부 패턴부 및 상기 상부 패턴부로부터 패터닝된 제1 부분 및 상기 소자분리막 패턴들에 인접한 제1 도전막으로부터 패터닝된 제2 부분을 갖는 제1 게이트를 형성하는 것; 그리고, 상기 제1 게이트의 제1 부분 및 제2 부분에 각각 인접한 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것을 포함할 수 있다.
본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치 형성 방법은: 제1 방향으로 뻗는 소자분리막 패턴들에 의해 한정된 기판의 활성영역 상에 제1 절연막 및 제1 도전막 패턴을 형성하는 것; 상기 기판의 메모리 트랜지스터가 형성될 제1 영역의 소자분리막 패턴들을 아래 방향으로 식각하여 제1 도전막 패턴의 하부 패턴부의 측면을 덮는 낮춰진 소자분리막 패턴들을 형성하는 것; 상기 낮춰진 소자분리 막 패턴들 상부면 위쪽으로 튀어나온 제1 도전막 패턴의 상부 패턴부를 측면 방향으로 식각하여 상기 제1 도전막 패턴의 하부 패턴부보다 폭이 좁은 좁혀진 상부 패턴부를 형성하는 것; 상기 소자분리막 패턴들, 낮춰진 소자분리막 패턴들 및 상기 제1 도전막 패턴 상에 제2 절연막 및 제2 도전막을 형성하는 것; 그리고, 상기 제2 도전막, 상기 제2 절연막 그리고 상기 제1 도전막을 패터닝하여 상기 제1 영역에 상기 제2 도전막으로부터 상기 제1 방향에 교차하는 제2 방향으로 뻗어 상기 활성영역 및 상기 낮춰진 소자분리막 패턴들을 지나가는 메모리 트랜지스터의 제어 게이트, 상기 제2 절연막으로부터 메모리 트랜지스터의 게이트사이절연막 그리고 상기 제1 도전막 패턴의 하부 패턴부 및 상부 패턴부로부터 메모리 트랜지스터의 부유 게이트를 형성하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 '상'에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다.
도면들에서 요소(element)의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시되어 있을 수 있다. 또 , 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시 예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다. 예를 들어 본 명세서에서 어떤 요소의 형태를 기술하는 데 사용된 '실질적으로' 또는 '대략'과 같은 용어는 어떤 요소가 공정상의 허용되는 변형을 포함하는 형태를 가리키는 것으로 이해되어야 한다.
본 발명은 반도체 장치 및 그 제조 방법에 관련된 것으로서, 낸드 플래시 메모리 장치를 예로 들어 본 발명의 실시 예를 설명한다. 본 발명의 낸드 플래시 메모리 장치는 복수 개의 메모리 셀들 및 이와 관련된 선택 트랜지스터를 포함한다. 선택 트랜지스터는 낸드 플래시 메모리 장치의 동작시에 필요한 동작 전압을 메모리 트랜지스터에 전달 또는 차단하는 기능을 한다. 메모리 셀로서, 적층 게이트 구조를 나타내는 메모리 트랜지스터를 예로 들어 설명을 한다. 메모리 트랜지스터의 적층 게이트 구조는 기판 (또는 채널 영역)과 터널링절연막에 의해 절연된 부유 게이트와 게이트사이절연막에 의해 부유 게이트와 절연된 제어 게이트를 포함한다. 기판, 소오스, 드레인 및 제어 게이트에 적절한 동작 전압을 인가하는 것에 의해 기판으로부터 터널링절연막을 통해서 부유 게이트로 전하가 이동하거나 또는 그 반대 방향으로 전하가 이동하여 메모리 트랜지스터의 문턱전압이 구별가능한 적어도 2가지 이상의 상태가 되고 이에 근거하여 정보가 저장될 수 있다.
그리고 선택 트랜지스터의 게이트 구조는 부유 게이트 및 제어 게이트를 가진다는 점에서 메모리 트랜지스터의 적층 게이트 구조와 유사하나, 부유 게이트와 제어 게이트가 버팅 콘택트 등에 의해서 서로 전기적으로 연결된다는 점에서 메모리 트랜지스터의 적층 게이트 구조와 다르다. 본 발명의 실시 예를 설명함에 있어서, 선택 트랜지스터의 '부유 게이트'를 '제1 게이트'로, 선택 트랜지스터의 '제어 게이트'를 '제2 게이트'로 부를 수 있다.
소정 개수 예를 들어 16개, 32개, ... , 2m 개의 메모리 트랜지스터들이 직렬로 연결되어 메모리 스트링을 형성할 수 있다. 메모리 스트링의 처음 및 마지막 메모리 트랜지스터에 제1 선택 트랜지스터 및 제2 선택 트랜지스터가 각각 직렬로 연결된다. 제1 선택 트랜지스터에는 비트라인이 제2 선택 트랜지스터에는 공통 소오스 라인이 연결될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치에 대한 개략적인 평면도이다. 도 1을 참조하여, 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치 메모리 트랜지스터 그리고 이와 관련된 선택 트랜지스터를 포함한다. 설명의 편의를 위해서 이후 본 발명의 실시 예를 설명함에 있어서 메모리 트랜지스터가 형성되는 영역(10)을 "제1 영역"으로, 선택 트랜지스터가 형성되는 영역(20)을 "제2 영역"으로 부르기로 한다.
반도체 기판(30)에 행으로 뻗는 복수 개의 소자분리막 패턴(40)들이 배치되어 이들 사이에 각각 제1 방향으로 뻗는 활성영역(50)이 한정된다. 제1 영역(10)의 활성영역 상에 메모리 트랜지스터가 형성되고, 제2 영역(20)의 활성영역 상에 선택 트랜지스터가 형성된다. 제1 영역(10)에서 제1 방향으로 뻗는 활성영역들 각각에 n 개의 메모리 트랜지스터들이 직렬로 연결되어 메모리 스트링을 형성한다. 그리고 각 열에 배열된 복수 개의 메모리 트랜지스터들의 제어 게이트들은 서로 연결되어 대응하는 워드라인(WL0 ~ WLn)을 형성한다. 또는 각 열에 배열된 복수 개의 메모리 트랜지스터들의 제어 게이트들이 동일한 워드라인에 연결될 수 있다.
제2 영역(20)에는 선택 트랜지스터가 제1 영역(10)의 메모리 트랜지스터에 연결되도록 형성된다. 예를 들어, 각 메모리 스트링의 처음 메모리 트랜지스터에 제1 선택 트랜지스터 (스트링 선택 트랜지스터)가, 마지막 메모리 트랜지스터에 제2 선택 트랜지스터 (접지 선택 트랜지스터)가 직렬로 연결된다. 제2 영역(20)에서 행으로 배열된 제1 선택 트랜지스터들의 제2 게이트는 서로 연결되어 제1 선택 라인(또는 스트링 선택 라인, SSL)을 형성한다. 그리고 제2 영역(20)에서 행으로 배열된 제2 선택 트랜지스터들의 제2 게이트는 서로 연결되어 제2 선택 라인(또는 접지 선택 라인, GSL)을 형성한다. 그리고 각 선택 트랜지스터에서 제1 전극과 제2 전극은 버팅 콘택트(70)에 의해서 서로 전기적으로 연결된다.
반도체 기판(30)에는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 그리고 이들 사이의 복수 개의 워드라인들(WL0 ~WLn)로 구성된 복합 구조가 거울 대칭으로 반복적으로 배열된다. 인접한 제2 선택 라인들(GSL) 사이에는 공통 소오스 라인(CSL)이 위치하며, 제2 선택 트랜지스터의 온/오프에 따라 접지 선택 라인에 인가된 동작 전압 예를 들어 0볼트가 메모리 트랜지스터의 소오스/드레인에 전달된다. 그리고 인접한 제1 선택 라인들(SSL) 사이의 활성영역들 각각에 비트라인 콘택트(DC)가 위치하고 각 비트라인 콘택트(DC)에 비트라인이 전기적으로 연결된다. 제1 선택 트랜지스터의 온/오프에 의존하여 메모리 트랜지스터의 소오스/드레인에 비트라인에 인가된 동작전압이 인가된다.
도 1에서 점선으로 표시된 참조번호 60은 제1 영역(10)과 제1 영역에 인접한 제2 영역(20)의 일부분을 포함하는 데, 이 영역(60) (이하 " 'ㅗ' 형태 게이트 영역" 이라 부르기로 함)에서 형성되는 선택 트랜지스터의 제1 게이트 및 메모리 트랜지스터의 부유 게이트의 단면은 'ㅗ' 형태를 나타낸다. 또, 설명의 편의를 위해서 제2 영역(20)에서 'ㅗ' 형태 게이트 영역(60)을 제외한 영역 (80)을 "박스 형태 게이트 영역"이라 부르기로 한다.
도 2는 도 1의 참조번호 90이 가리키는 부분, 즉, 메모리 트랜지스터가 형성되는 제1 영역(10)과 선택 트랜지스터가 형성되는 제2 영역(20)의 경계 부분을 확대한 부분 확대도이다. 도 2를 참조하면, 선택 트랜지스터(100)는 서로 전기적으로 연결된 제1 게이트(130) 및 제2 게이트(170)에 의한 게이트 적층 구조 그리고 게이트 적층 구조 양측의 활성영역에 형성된 불순물 영역(191S/D) 및 불순물 영역(193S/D)을 포함한다. 한편, 메모리 트랜지스터(200)는 게이트사이절연막에 의해 서로 절연된 부유 게이트(230) 및 제어 게이트(270)에 의한 게이트 적층 구조 그리고 그 양측의 활성영역에 형성된 불순물 영역(193S/D) 및 불순물 영역(291S/D)을 포함한다.
메모리 트랜지스터(200)의 부유 게이트(230) 및 선택 트랜지스터(100)의 제1 게이트(130)는 서로 다른 구조를 나타낸다. 선택 트랜지스터(100)의 제1 게이트(130)는 메모리 트랜지스터(200)의 부유 게이트(230)와 유사한 구조를 나타내는 제 1 부분(135) 및 다른 구조를 나타내는 제2 부분(137)으로 구분될 수 있다. 제1 게이트(130)의 제1 부분(135)은 메모리 트랜지스터(200)에 인접하여, 즉 불순물 영역(193S/D)에 인접하여 위치한다. 그리고 제1 게이트(130)의 제2 부분(137)은 메모리 트랜지스터(200)의 맞은 편인 비트라인 콘택트(DC)에 인접하여, 즉 불순물 영역(191S/D)에 인접하여 위치한다.
도 3 내지 도 9를 참조하여 본 발명의 일 실시 예에 따른 선택 트랜지스터의 및 메모리 트랜지스터에 대해서 더욱 상세히 설명을 하기로 한다.
도 3은 선택 트랜지스터(100)의 제1 게이트(130)의 제2 부분(137)의 단면을 보여주기 위해 제2 영역(20)의 박스 형태 게이트 영역(80)에서 소자분리막(40) 및 활성영역(50)을 지나는 방향 (도 2의 I-I'선)에서 절단했을 때의 단면도이다. 도 4는 선택 트랜지스터(100)의 제1 게이트(130)의 제1 부분(135)의 단면을 보여주기 위해 제2 영역(20)의 'ㅗ' 형태 게이트 영역(60)에서 소자분리막(40) 및 활성영역(50)을 지나는 방향 (도 2의 II-II'선)에서 절단했을 때의 단면도이다. 도 5는 선택 트랜지스터(100)의 제1 게이트(130) 및 제2 게이트(170) 사이의 전기적인 연결을 보여주기 위해 제2 영역(20)의 버팅 콘택트 영역(70)에서 소자분리막(40) 및 활성영역(30)을 지나는 방향 (도 2의 III-III'선)을 따라 절단했을 때의 단면도이다.
도 3을 참조하면, 선택 트랜지스터(100)의 제1 게이트(130)의 제2 부분(137)은 박스 형태를 나타낸다. 하지만, 도 4를 참조하면, 선택 트랜지스터(100)의 제1 게이트(130)의 제1 부분(135)은 대략 'ㅗ' 형태를 나타낸다. 제1 게이트(130)의 제1 부분(135)은 예를 들어 수평부(131) 및 상기 수평부(131)로부터 연속하고 기판 (30) 위쪽으로 연장하며 상기 수평부(131)보다 폭이 좁은 수직부(133)로 구분될 수 있다. 본 명세서에서 특히 메모리 트랜지스터의 부유 게이트의 수평부(131)를 하부 도전 패턴으로 수직부(133)를 상부 도전 패턴으로 부를 수도 있다. 선택 트랜지스터(100)의 제1 게이트(130)와 기판의 활성영역(50) 사이에는 제1 절연막(110)이 위치한다. 그리고 도 5를 참조하면, 제1 게이트(130)와 제2 게이트(170)는 제2 절연막(150)의 소정 영역 (버팅 콘택트 영역)을 통해서 서로 전기적으로 연결된다.
도 3 및 도 5를 참조하면, 제2 영역(20)의 박스 형태 게이트 영역(80)에서 제1 게이트(130)의 제2 부분(137)에 인접한 소자분리막(40)의 상부면은 제1 게이트(130)의 제2 부분(137)의 상부면과 실질적으로 동일한 높이를 나타낸다. 즉, 제2 영역(20)에서 소자분리막(40)이 제1 게이트(130)의 제2 부분(137)의 측면의 거의 대부분을 덮는다. 하지만, 도 4를 참조하면, 제2 영역(20)의 'ㅗ' 형태 게이트 영역(60)에서 제1 게이트(130)의 제1 부분(135)에 인접한 소자분리막(40)의 상부면은 제1 부분(135)의 수평부(131)의 상부면과 실질적으로 동일한 높이를 나타낸다. 박스 형태 게이트 영역(80)에서 상대적으로 높은 높이를 가지는 소자분리막은 게이트를 패터닝하는 공정에서 활성영역이 식각 손상을 받는 것을 방지한다.
도 6은 메모리 트랜지스터(200)의 부유 게이트(230)의 단면을 보여주기 위해 제1 영역(10)에서 소자분리막(40) 및 활성영역(50)을 지나는 방향 (도 2의 IV-IV'선)에서 절단했을 때의 단면도이다. 도 6을 참조하면, 메모리 트랜지스터(200)의 부유 게이트(230)는 대략 'ㅗ' 형태를 나타낸다. 예를 들어 부유 게이트(230)는 수평부(231) 및 상기 수평부(231)로부터 연속하고 기판(30) 위쪽으로 연장하며 상기 수평부(231)보다 폭이 좁은 수직부(233)로 구분될 수 있다. 그리고 부유 게이트(230)와 활성영역(50) 사이에는 터널링절연막(210)이 위치한다. 부유 게이트(230)와 제어 게이트(270)는 이들 사이에 끼인 게이트사이절연막(250)에 의해서 서로 절연된다. 부유 게이트(230)에 인접한 소자분리막(40)의 상부면은 부유 게이트(230)의 수평부(231)의 상부면과 실질적으로 동일한 높이를 나타낸다.
실시 예에 따라서 제2 영역(20)의 박스 형태 게이트 영역(80)에 형성된 소자분리막의 높이는 제1 영역(10) 및 제2 영역의 'ㅗ'형태 게이트 영역(60)에 형성되는 소자분리막의 높이보다 더 높게 유지되면서, 소자분리막의 높이가 다양하게 변경될 수 있다. 예를 들어, 제1 영역(10)에서 소자분리막(40)의 높이는 활성영역(50)의 높이보다 더 낮게 형성될 수도 있고, 부유 게이트(230)의 수평부(231)의 상부면보다 더 높게 형성될 수도 있다.
선택 트랜지스터의 제1 절연막(110) 및 메모리 트랜지스터의 터널링절연막(210)은 동일 막으로부터 형성될 수 있다. 예를 들어, 제1 절연막(110) 및 터널링절연막(210)은 20 내지 200Å의 두께를 갖는 실리콘 산화막으로 형성될 수 있으나 여기에 한정되는 것은 아니며 유전 상수가 높은 금속 절연막으로 형성될 수도 있다. 선택 트랜지스터의 제1 게이트(130) 및 메모리 트랜지스터의 부유 게이트(230)는 동일 막으로부터 형성될 수 있다. 예를 들어 제1 게이트(130) 및 부유 게이트(230)는 실리콘으로 형성될 수 있다. 마찬가지로 선택 트랜지스터의 제2 게이트(170) 및 메모리 트랜지스터의 제어 게이트(270)는 동일 막으로부터 형성될 수 있다. 예를 들어, 제2 게이트(170) 및 제어 게이트(270)는 실리콘, 실리사이드 및 금 속성 물질 중의 한가지 또는 이들의 조합막으로 이루어질 수 있다. 선택 트랜지스터의 제2 절연막(150) 및 메모리 트랜지스터의 게이트사이절연막(250)은 동일 막으로부터 형성될 수 있다. 예를 들어, 제2 절연막(150) 및 게이트사이절연막(250)은 차례로 적층된 30 내지 80Å의 두께를 갖는 실리콘 산화막, 50 내지 150Å의 두께를 갖는 실리콘 질화막 및 30 내지 100Å의 두께를 갖는 실리콘 산화막일 수 있다.
도 7 및 도 8은 각각 활성영역(50)이 뻗는 방향 (도 2의 V-V'선 및 도 2의 VI-VI'선)으로 절단했을 때의 메모리 트랜지스터 및 선택 트랜지스터의 단면도이다. 도 7 및 도 8을 참조하면, 선택 트랜지스터(100)는 비대칭의 불순물 영역(191S/D) 및 불순물 영역(193S/D)을 구비한다. 여기서 불순물 영역이 비대칭이라는 것은 두 불순물 영역의 도핑 농도, 기판 표면으로부터의 깊이 등이 서로 다르다는 것을 포함한다. 선택 트랜지스터(100)의 제1 게이트(130)의 제1 부분(135)에 인접한 불순물 영역(193S/D), 즉 메모리 트랜지스터(200)에 인접한 불순물 영역(193S/D)보다 제2 부분(137)에 인접한 불순물 영역(191S/D), 즉 드레인 콘택트(DC)에 인접한 불순물 영역(191S/D)의 도핑 농도가 상대적으로 높고 접합 깊이가 상대적으로 깊다.
메모리 트랜지스터(200)에 인접한 불순물 영역(193S/D)은 상대적으로 도핑 농도가 낮고 그 접합 깊이가 얕기 때문에, 메모리 장치 동작 중에 메모리 트랜지스터(200) 하부의 채널 영역에서 발생하는 채널 핫 전자(Channel Hot Electron) 또는 게이트 기인 드레인 누설 전류(GIDL)의 영향 최소화할 수 있다. 한편, 드레인 콘택트(DC)에 인접한 불순물 영역(191S/D)은 상대적으로 도핑 농도가 높고 그 접합 깊 이가 깊기 때문에, 접합 누설 전류를 최소화할 수 내압 특성을 좋게 할 수 있다. 또한, 드레인 콘택트(DC)에 인접한 불순물 영역(191S/D)에 양호한 특성의 실리사이드막을 형성할 수 있다.
또한, 선택 트랜지스터(100)의 제1 게이트(130)의 제1 부분(135)과 제2 부분(137) 아래의 채널 영역의 채널 도핑 농도가 서로 다를 수 있다. 예를 들어 제1 게이트(130)의 제1 부분(135) 아래의 채널 도핑 농도가 제2 부분(137) 아래의 채널 도핑 농도보다 더 높다. 이는 제2 부분(137)은 박스 형태를 나타내어 상대적으로 두껍게 형성되는 것에 비해서 제1 부분(135)이 'ㅗ' 형태를 나타내어 상대적으로 두께가 얇은 수평부(131)를 구비하기 때문에, 제1 부분(135) 아래의 채널 영역의 도핑 농도를 적절히 조절하는 것이 가능하다. 이 같이 채널 도핑 농도의 조절이 가능하기 때문에, 소자의 고집적도에 따른 선택 트랜지스터(100)의 펀치쓰루 발생을 억제할 수 있다. 예를 들어, 이온 주입 공정에 의해서 얇은 수평부(131)를 통해서 그 아래의 채널 영역에 불순물 이온을 주입하여 도핑 농도를 증가시킬 수 있다. 메모리 트랜지스터(200)의 부유 게이트(230) 역시 수평부(231)를 구비하기 때문에, 이온주입 공정에 의해서 수평부(231)를 통해 채널 영역의 도핑 농도를 용이하게 조절할 수 있다.
도 9a 및 도 9b 그리고 도 10을 참조하여 본 발명의 일 실시 예에 따른 메모리 트랜지스터에 대해서 더욱 상세히 설명을 하기로 한다. 도 9a는 제어 게이트 신장 방향 (행)을 따라 절단했을 때의 부유 게이트 전극의 단면을 개략적으로 보여주며, 도 9b는 부유 게이트 전극의 배열을 보여주는 사시도이다. 도 9b에서는 설명의 편의를 위해서 4개의 부유 게이트 전극들이 도시되어 있다.
도 9a를 참조하면, 본 실시 예에 따른 부유 게이트 전극(230)은 수평부(231)와 수직부(233)를 포함한다. 본 실시 예에서 수평부(231)와 수직부(233)는 동일 막질로부터 형성된다. 수직부(233)는 수평부(231)의 상부면으로부터 돌출한다. 수직부(233)의 폭(w2)은 수평부(233)의 폭(w1)보다 작으며, 수직부(233)의 두께(h2)는 수평부(231)의 두께(h1)보다 더 크다. 한편, 폭(w2)과 두께(h2)의 곱으로 주어지는 수직부(233)의 단면적(S2 = w2 x h2)은 폭(w1)과 두께(h1)의 곱으로 주어지는 수평부(231)의 단면적(S1 = w1 x h1)보다 크다.
수평부(231)의 폭(w1)은 높은 집적도의 반도체 장치 구현을 위해서 사진공정기술이 허용하는 한 좁게 형성되는 것이 좋다. 수평부(231)의 두께(h1)는 행 방향으로 인접한 수평부들에 의한 간섭 그리고/또는 열 방향으로 인접한 수평부들에 의한 간섭을 최소화하기 위해서 가능한 얇게 형성되는 것이 좋다. 그런데 본 실시 예에 따르면, 수평부(231)의 두께(h1)는 박막 증착 공정 기술과 식각 공정에 의존하기 때문에 아주 얇게 형성될 수 있다. 한편, 수직부(233)의 폭(w2)은 행 방향으로 인접한 수직부들 사이의 거리 증가를 위해서 좁게 형성될 수 있다. 본 실시 예에 따르면 식각 조건 예를 들어 식각 시간을 적절히 조절하는 것에 의해 수직부(233)의 폭(w2)을 원하는 폭으로 조절할 수 있다. 수직부(233)의 단면적(S2 = w2 x h2)이 수평부 (231)의 단면적(S1 = w1 x h1)보다 크게 형성되는 조건과 수직부(233)의 폭(w2)이 수평부(231)의 폭(w1)보다 좁게 형성되는 조건을 만족시키면서, 높은 커플링 비율, 높은 집적도 구현에 적합하도록 수직부(233) 및 수평부(231)의 폭 및 두께가 적절하게 설정될 수 있다.
도 9b를 참조하여 본 실시 예에 따른 부유 게이트 전극 구조에 따른 효과 내지 장점을 설명하기로 한다. 설명의 편의를 위해서 도 9b에 도시된 4개의 부유 게이트 전극들을 제1 부유 게이트 전극(230_1), 제2 부유 게이트 전극(230_2), 제3 부유 게이트 전극(230_3), 그리고 제4 부유 게이트 전극(230_4)이라 칭한다. 제1 행에 제1 부유 게이트 전극(230_1) 및 제2 부유 게이트 전극(230_2)이 배열되고 제2 행에 제3 부유 게이트 전극(230_3) 및 제4 부유 게이트 전극(230_4)이 배열된다. 제1 열에 제1 부유 게이트 전극(230_1) 및 제3 부유 게이트 전극(230_3)이 배열되고 제2 열에 제2 부유 게이트 전극(230_2) 및 제4 부유 게이트 전극(230_4)이 배열된다.
먼저, 행 방향에서 인접한 부유 게이트 전극들에 의한 간섭에 대해서 살펴보기로 한다. 본 실시 예에 따르면 부유 게이트 전극의 단면이 수평부(231) 및 수직부(233)로 구성되어 예를 들어 "ㅗ" 형태를 나타낸다. 따라서, 행 방향에서 인접한 제1 및 제2 부유 게이트 전극들(230_1 및 230_2)의 두 수직부들(233_1 및 233_2) 사이의 거리(d3)는 두 수평부들(231_1 및 231_2) 사이의 거리(d2)보다 증가하기 때문에, 인접한 부유 게이트 전극들 사이의 간섭이 줄어든다.
또, 수평부의 두께(h1)는 아주 얇게 형성하는 것이 가능하기 때문에 행 방향에서 인접한 두 수평부(231_1 및 231_2) 사이의 중첩 면적 (S3)은 아주 작아, 비록 이들 사이이 거리(d2)가 가깝더라도 간섭을 거의 무시할 수 있다. 한편, 행 방향에서 인접한 두 수직부들(233_1 및 233_2)은 높은 커플링 비율을 위해서 그 두께(h2)가 크게 형성되어 두 수직부들(233_1 및 233_2) 사이의 중첩 면적 (S4)이 크게 형성되나, 인접한 수직부들(233_1 및 233_2) 사이의 거리(d3)가 증가하였기 때문에, 간섭이 증가하지 않게 된다. 전술하였듯이, 수직부의 폭(w2)이 얇게 형성될수록 두 수직부들(233_1 및 233_2) 사이의 거리(d3)가 증가하며 이로 인해 행 방향에서 인접한 수직부들에 의한 간섭은 줄어든다.
이제 열 방향에서 인접한 부유 게이트 전극들에 의한 간섭을 살펴보기로 한다. 열 방향에서 인접한 제1 부유 게이트 전극(230_1) 및 제3 부유 게이트 전극(230_3)에 의한 간섭은 수평부들 사이의 대향 면적(S1 = w1 x h1) 및 수직부들 사이의 대향 면적 (S2 = w2 x h2)의 합(STOTAL)에 의존한다. 여기서 상부 도전 패턴의 폭(w2)이 좁게 형성되기 때문에, 열 방향에서 인접한 부유 게이트들 사이의 간섭은 줄어든다.
도 9a 및 도 9b를 참조하여 설명을 한 부유 게이트 전극(230)의 형태는 본 발명에 대한 설명을 위해서 단지 예시적으로 도시된 것으로서, 제조 공정에서 어느 정도의 형태의 변형은 있을 수 있다. 따라서, 본 실시 예의 부유 게이트 전극의 형태가 도 9a 및 도 9b에 개략적으로 도시된 형태 및 그와 관련한 설명으로부터 한정되어서는 안 되며 제조 공정상의 허용가능한 변이를 포함하는 것으로 파악되어야 한다. 예를 들어, 부드러운 표면을 가진다고 설명된 어떤 막질 또는 요소가 그와 같은 형태보다 다소 울퉁불퉁한 표면을 가질 수도 있다. 마찬가지로 평탄한 표면을 가진다고 설명된 어떤 막질 또는 요소가 그와 같은 형태보다 다소 부드럽고 울퉁불퉁한 표면을 가질 수도 있다. 또, 수직한 측벽을 가진다고 설명된 어떤 막질 또는 요소가 그와 같은 형태보다 다소 경사진 측벽을 가질 수도 있다. 예를 들어 도 9a 및 도 9b에 부유 게이트 전극의 표면, 즉, 수평부 및 수직부의 표면이 평탄한 것으로 개략적으로 도시되어 있으나, 다소 부드러운 표면 내지는 다소 울퉁불퉁한 표면을 가질 수도 있다. 또, 도 9a 및 도 9b에 부유 게이트 전극의 측면, 즉, 수평부 및 수직부의 측면이 수직한 것으로 도시되어 있으나, 다소 경사지게 형성될 수 있다. 예를 들어 수직부의 폭이 기판으로부터 멀어질수록 증가할 수 있다. 또한, 수평부의 폭이 기판으로부터 멀어질수록 증가할 수 있다.
이 같은 다양한 부유 게이트 전극의 형태들의 한 예를 도 10을 참조하여 설명을 한다. 도 10을 참조하면, 부유 게이트 전극(230')의 수평부(231')의 상부면이 경사지게 형성된다. 수직부(233')의 측면이 수직하게 형성되지 않고 경사지게 형성된다. 도 10에 도시된 것 같은 부유 게이트 전극은 도 9a 및 도 9b에 도시된 것 같은 부유 게이트 전극의 형태로부터 다소 뭉개진 형태를 나타내지만, 기본적으로 " ㅗ" 자 형태를 나타낸다. 도 9a 및 도 9b를 참조하여 설명을 한 수직부의 폭(w2)은, 도 10에 도시된 것 같은 부유 게이트 전극(230')에서 수직부(233')의 측면이 경사가 져서 그 폭이 일정하지 않게 될 경우에 있어서는 그 최대 폭 (도면에서 참조기호 w2') 을 가리키는 것으로 이해될 수 있다. 그리고 도 9a 및 도 9b를 참조하여 설명을 한 수평부의 폭(w1)은, 도 10에 도시된 것 같은 부유 게이트 전극(230')에서 수평부(231')의 상부면이 경사가 져서 그 폭이 일정하지 않게 될 경우에 있어서는 그 최대 폭(도면에서 참조기호 w1')을 가리키는 것으로 이해될 수 있다.
전술하였듯이, 수평부(231')의 최대 폭(w1')은 수직부(233')의 최대폭(w2')보다 크며, 수평부(231')의 단면적(S1)은 수직부(233')의 단면적(S2)보다 크다. 수평부(231')의 최대폭(w1')은 수직부의 최소폭(w3')의 1.5 배 내지 2.5배일 수 있다.
도 9a, 도 9b, 및 도 10을 참조하여 설명을 한 메모리 트랜지스터의 부유 게이트 형상의 여러 변형들은 선택 트랜지스터의 제1 게이트의 제1 부분에도 동일하게 나타날 수도 있다.
이하 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 장치 형성 방법을 도 11 내지 도 16을 참조하여 설명한다. 도 11을 참조하여, 소자분리공정을 진행하여 기판(300)에 열(y축) 방향으로 뻗는 소자분리막 패턴(400)에 의해 활성영역(500)들을 한정하고 각 활성영역(500)들 상에 제1 절연막(600) 및 제1 도전막 패턴(700)을 형성한다. 제1 도전막 패턴(700)은 소자분리막 패턴(400)에 의해 자기정렬적으로 활성영역(500) 상에 형성된다. 구체적으로 설명을 하면, 예를 들어 기판(300) 상에 제1 절연막(600) 및 제1 도전막 패턴(700)을 위한 절연막 및 도전막을 형성한다. 소자분리영역을 한정하기 위한 마스크를 사용하여 도전막, 절연막 및 기판의 일부 두께를 식각한다. 이로써, 기판(300)에 활성영역(500)이 한정되고 활성영역(500) 상에 제1 절연막(600) 및 제1 도전막 패턴(700)이 자기정렬적으로 형성된다. 식각으로 제거된 영역에 절연물질을 채워 소자분리막 패턴(400)을 형성한다. 식각으로 제거된 영역에 소자분리막 패턴(400)을 형성하는 방법은 절연물질 증착 공정을 진행한 후 물리화학적연마 또는 에치백 같은 평탄화 공정을 진행하는 것에 의해 이루어질 수 있다.
제1 도전막 패턴(700)은 선택 트랜지스터의 제1 게이트로, 그리고 메모리 트랜지스터의 부유 게이트로 사용되는 데, 예를 들어 실리콘으로 형성될 수 있다. 제1 절연막(600)은 선택 트랜지스터의 게이트절연막으로 사용되고 메모리 트랜지스터의 터널링절연막으로 사용되는 데, 20 내지 200Å의 두께를 갖는 실리콘 산화막으로 형성될 수 있으나 여기에 한정되는 것은 아니며 유전 상수가 높은 금속 절연막으로 형성될 수도 있다.
도 12를 참조하여, 기판(300)의 제1 영역을 노출하는 동시에 제1 영역에 인접한 제2 영역의 일부분을 노출하는, 즉, 'ㅗ' 형태 게이트 영역을 노출하는 마스크(800)를 제1 도전막 패턴(700) 및 소자분리막(400) 상에 형성한다. 마스크(800)는 제1 도전막 패턴(700) 및 소자분리막 패턴(400)에 대해서 식각 선택비를 가지는 물질, 예를 들어 실리콘질화물로 형성될 수 있다. 여기서 마스크(800)는 제1 영역 뿐만 아니라 제2 영역의 일부분도 노출하는 데, 이는 제2 영역에 형성되는 선택 트랜지스터의 제1 게이트의 제1 부분이 'ㅗ' 형태를 가지도록 하기 위한 것이다.
도 13을 참조하여, 마스크(800)에 의해 보호되지 않은, 'ㅗ' 형태 게이트 영역의 소자분리막 패턴(400)의 일부 두께를 제거하여 그 상부면이 제1 도전막 패턴(700)보다 낮은 낮춰진 소자분리막 패턴(410)을 형성한다. 낮춰진 소자분리막 패턴(410)은 제1 도전막 패턴(700)의 측면을 노출한다.
도 14를 참조하여, 낮춰진 소자분리막 패턴(410)의 상부면 위쪽으로 돌출한 제1 도전막 패턴(700)을 측면방향으로 식각하여 그 폭을 줄인다. 낮춰진 소자분리막 패턴(410) 위쪽으로 돌출한 폭이 좁아진 제1 도전막 패턴 부분(710)은 'ㅗ' 형태 게이트의 수직부로 사용된다. 그리고 좁아진 제1 도전막 패턴(710) 아래에서 낮춰진 소자분리막 패턴(410)으로 덮인 제1 도전막 패턴 부분(730)은 'ㅗ' 형태 게이트의 수평부로 사용된다. 제1 도전막 패턴(700)에 대한 측면방향의 식각은 예를 들어 식각 용액을 사용하는 습식식각이 사용될 수 있다. 또한, 식각 가스를 사용하는 건식식각도 사용될 수 있다. 습식식각을 사용할 경우, 식각용액은 NH4OH를 포함한다.
도 15를 참조하여, 마스크(800)를 제거하여 제2 영역의 박스 형태 게이트 영역의 소자분리막 패턴(400) 및 제1 도전막 패턴(700)을 노출한다.
도 16 및 도 17을 참조하여, 제2 절연막(900) 및 제2 도전막(1000)을 형성한 후 행(x축)으로 뻗어 메모리 트랜지스터의 제어 게이트 및 선택 트랜지스터의 제2 게이트를 한정하는 게이트 마스크(1100a, 1100b)를 형성한다.
도 18을 참조하여, 게이트 마스크(1100a, 1100b)를 식각 마스크로 사용하여 제2 도전막(1000), 제2 절연막(900), 제1 도전막 패턴(700)을 식각하여 메모리 트랜지스터의 적층 게이트 구조 및 선택 트랜지스터의 적층 게이트 구조를 형성한다. 메모리 트랜지스터의 게이트 적층 구조는 제1 도전막 패턴으로부터 형성된 플로팅 게이트, 제2 절연막으로부터 형성된 게이트사이절연막 및 제2 도전막으로부터 형성된 제어 게이트를 포함한다. 선택 트랜지스터의 적층 게이트 구조는 제1 도전막 패턴으로부터 형성된 제1 게이트, 제2 절연막으로부터 형성된 게이트사이절연막 및 제2 도전막으로부터 형성된 제2 게이트를 포함한다.
본 실시 예에 따르면, 선택 트랜지스터가 형성되는 제2 영역의 소자분리막(400)이 메모리 트랜지스터가 형성되는 제1 영역의 낮춰진 소자분리막(410)에 비해서 상대적으로 두껍기 때문에, 적층 게이트 구조를 형성하기 위한 식각 공정 중에 제2 영역에서 로딩 효과로 인해 활성영역이 식각 손상을 받는 것을 방지할 수 있다. 가령, 제1 영역 및 제2 영역에서 소자분리막의 두께가 거의 동일할 경우에 스택 게이트 형성을 위한 식각 공정에서 로딩 효과로 인해서 제2 영역의 기판이 식각 손상을 받을 수 있다. 왜냐하면, 제1 영역에는 메모리 트랜지스터들이 조밀하게 형성되고, 제2 영역에서는 선택 트랜지스터들이 비교적 조밀하지 않고 드문드문 형성되기 때문에, 제2 영역에서 상대적으로 식각이 잘되고 이에 따라 제2 영역에서 기판이 식각 손상을 받을 수 있다. 하지만, 본 발명의 실시 예에 따르면, 제2 영역의 소자분리막이 제1 영역이 소자분리막보다 더 두꺼워 기판이 식각 손상을 받는 것을 방지할 수 있다. 즉, 본 실시 예에 따르면, 제2 영역의 두꺼운 소자분리막이 식각 저지층으로 작용을 한다.
선택 트랜지스터에서 제1 게이트와 제2 게이트 사이의 전기적인 연결은 버팅 콘택트 등에 의해 이루어질 수 있다. 예를 들어 제2 절연막(900)을 형성한 후 메모리 트랜지스터가 형성될 제2 영역에서 제1 도전막이 노출되도록 제2 절연막을 패터닝하거나 또는 제2 절연막을 제2 영역으로부터 제거한 후 제2 도전막을 형성한다. 이에 따라, 제1 게이트와 제2 게이트는 서로 전기적으로 연결된다.
공정으로 이온 주입 공정을 진행하여 메모리 트랜지스터 및 선택 트랜지스터를 위한 소오스/드레인 영역을 형성한다. 드레인 콘택트에 인접한 선택 트랜지스터의 소오스/드레인 영역에 선택적으로 추가적으로 이온 주입 공정을 진행할 수 있다. 소오스/드레인 영역에 대한 추가적인 이온 주입 공정은 주변회로 영역의 트랜지스터를 위한 고농도 소오스/드레인 영역을 위한 이온 주입 공정을 사용할 수 있다.
이하에서는 메모리 트랜지스터에 대해서 더욱 상세히 설명을 하기로 한다. 도 19는 본 발명의 또 다른 실시 예에 따른 플래시 메모리 소자의 메모리 트랜지스터를 보여주는 도면이다. 도 19를 참조하면, 반도체 기판(100)에 활성영역(102)을 한정하는 소자분리막 패턴(120)이 복수 개 배치된다. 인접하는 소자분리 패턴들 사이에 활성영역(102)이 한정된다. 활성영역(102) 상에는 게이트 절연막(140)이 형성되고, 게이트 절연막(140) 상에는 부유 게이트 전극(192)이 배치된다. 부유 게이트 전극(192)은 하부 도전 패턴(155)과 상부 도전 패턴(170)을 포함한다. 하부 도전 패턴(155)의 폭(w1)은 상부 도전 패턴(170)의 폭(w2) 보다 넓다. 이에 따라, 부유 게이트 전극(192)의 단면은 도시한 것처럼 'T'자의 역상 (또는 "ㅗ" 자 형상)이다. 부유 게이트 전극(192)의 상부에는 게이트사이절연막 패턴(194) 및 제어 게이트 전극(196)이 배치된다. 제어 게이트 전극(196)은 활성영역(102) 및 소자분리막 패턴(120)을 가로지른다. 제어 게이트 전극(196), 게이트사이절연막 패턴(194) 및 부유 게이트 전극(192)은 메모리 트랜지스터의 적층 게이트 구조(190)를 구성한다.
게이트 절연막(140)은 20 내지 200Å의 두께를 갖는 실리콘 산화막인 것이 바람직한데, 유전 상수가 높은 금속 절연막이 사용될 수도 있다. 하부 도전 패턴(155)은 다결정 실리콘이고, 상부 도전 패턴(170)은 다결정 실리콘, 실리사이드 및 금속성 물질 중의 한가지 또는 이들의 조합막으로 이루어질 수 있다. 게이트사이절연막 패턴(194)은 차례로 적층된 30 내지 80Å의 두께를 갖는 실리콘 산화막, 50 내지 150Å의 두께를 갖는 실리콘 질화막 및 30 내지 100Å의 두께를 갖는 실리콘 산화막일 수 있다. 제어 게이트 전극(196)은 다결정 실리콘, 실리사이드 및 금속성 물질 중의 적어도 한가지 또는 이들의 조합막으로 이루어질 수 있다.
본 실시 예에 따르면, 하부 도전 패턴(155)의 폭(w1)은 활성영역(102)의 최상부면의 폭 또는 게이트 절연막(140)의 폭보다 넓다. 또한, 인접한 하부 도전 패턴(155)들 사이에서의 소자분리막 패턴(120)의 상부면은 활성영역(102)의 상부면보다 낮을 수 있다. 이에 따라, 게이트사이절연막 패턴(194) 또는 제어 게이트 전극(196)의 하부면 역시 인접한 하부 도전 패턴(155)들 사이에서 활성영역(102)의 상 부면보다 낮을 수 있다. 이처럼, 제어 게이트 전극(196)이 활성영역(102)의 상부면보다 낮아질 경우, 제어 게이트 전극(196)과 부유 게이트 전극(192) 사이의 대향 면적은 증가한다. 또한, 제어 게이트 전극(196)은 행 방향에서 인접한 부유 게이트 전극들 사이의 간섭, 예를 들어 인접한 게이트 전극들이 형성하는 용량성 결합을 차단할 수 있다.
이러한 제어 게이트 전극 및 부유 게이트 전극 사이의 대향 면적의 증가는 제어 게이트 전극(196)에 인가되는 전압이 부유 게이트 전극(192)에 전달되는 효율을 나타내는 커플링 비율(CR)을 증가시킨다. 이에 더하여, 본 실시 예에 따르면, 부유 게이트 전극(192)의 높이를 증가시키지 않고서도 (예를 들어, 단면적의 증가 없이) 제어 게이트 전극(196)과 부유 게이트 전극(192) 사이의 대향 면적을 증가시킬 수 있다. 상술한 것처럼, 소자분리막 패턴(120)의 상부면의 리세스된 구조에 의해, 본 실시 예의 플래시 메모리 장치는 증가된 대향 면적을 가질 수 있다.
또한, 본 실시 예에 따른 부유 게이트 전극(192)의 단면은 대략 'ㅗ' 형태이기 때문에, 열 방향에서 인접하는 부유 게이트 전극들 사이의 대향 면적은 감소한다. 도시한 것처럼, 하부 도전 패턴(155)의 폭과 두께를 각각 w1 및 h1이고, 상부 도전 패턴(170)의 폭과 두께는 각각 w2 및 h2라고 표기하면, 박스 형태 부유 게이트 전극에 비해서, 본 발명의 'ㅗ' 형태 부유 게이트 전극(192)의 감소하는 단면 면적은 (w1-w2)×h2이다. 이러한 부유 게이트 전극의 단면 면적의 감소는 열 방향에서 인접하는 부유 게이트 전극에 의한 간섭 효과의 감소로 이어지고, 이러한 간섭 효 과의 감소는 부유 게이트 전극의 표면적을 증가시킬 수 있는 공정상의 여유(process margin)을 추가로 제공할 수 있으며 이로 인해 커플링 비율을 증가시킬 수 있다. 본 실시 예에 따른 부유 게이트 전극은 간섭 효과의 억제를 위해 요구되는 최대의 단면 면적을 유지하면서, 커플링 비율을 결정하는 표면 면적의 증가를 가능하게 한다.
본 실시 예에 따르면, 하부 도전 패턴(155)의 단면적(w1 x h1)은 상부 도전 패턴(170)의 단면적(w2 x h2) 의 적어도 2배이고, 하부 도전 패턴(155)의 폭(w1)은 상부 도전 패턴(170)의 폭(w2) 보다 넓은 것이 바람직하다. 본 발명의 다른 여러 실시 예들에 따른 비휘발성 메모리 장치의 게이트 구조는 아래의 제조 방법들과 연관지어 더욱 상세하게 설명될 것이다.
도 20은 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치를 개략적으로 보여준다. 부유 게이트 전극(192)은 도 19의 부유 게이트 전극과 유사하게 하부 도전 패턴(155) 및 상부 도전 패턴(170)을 포함하며, 상부 도전 패턴(170)의 폭이 하부 도전 패턴(155)의 폭보다 좁다. 예를 들어 부유 게이트 전극(192)은 계단형 측면을 구비한다. 하지만, 본 실시 예의 비휘발성 메모리 장치에서는 부유 게이트 전극(192)이 활성영역(102) 상에 자동 정렬된다. 예를 들어, 부유 게이트 전극(192)의 하부 도전 패턴(155)의 폭이 활성영역(102)의 상부면의 폭과 실질적으로 동일하다. 예를 들어 반도체 제조 공정에서 증착된 두 막질들이 하나의 식각 마스크를 사용하여 순차적으로 패터닝될 때, 형성되는 두 패턴들은 실질적으로 동일한 폭을 가진다고 할 수 있다. 또한, 소자분리막 패턴(120)의 상부면은 부유 게이트 전극(192)의 하부 도전 패턴(155)의 상부면과 실질적으로 일치한다. 또, 본 실시 예에서는 상부 도전 패턴(170)의 단면적이 하부 도전 패턴(155)의 단면적보다 더 크게 형성된다.
도 21은 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치를 개략적으로 보여준다. 본 실시 예의 플래시 메모리 장치는 도 20에 도시된 플래시 메모리 장치와 달리 하부 도전 패턴(155) 및 게이트 절연막(140)의 측면에 스페이서 형태의 소자분리막 패턴(125)이 형성되어 있다. 그리고 소자분리막 패턴(120)의 상부면이 활성영역(102)의 상부면보다 상대적으로 더 낮다.
도 22a 내지 도 22h는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리의 제조 방법을 설명하기 위한 단면도들이다. 도 22a를 참조하면, 반도체 기판(100) 상에 트렌치 마스크 패턴(110)을 형성한다. 트렌치 마스크 패턴(110)은 차례로 적층된 패드 산화막 패턴(112) 및 마스크 질화막 패턴(114)을 포함한다. 트렌치 마스크 패턴(110)을 식각 마스크로 사용하여 반도체 기판(100)을 식각함으로써, 활성영역들(102)을 정의하는 트렌치(105)를 형성한다.
트렌치 마스크 패턴(110)은 마스크 질화막 패턴(114) 상에 적층되는 실리콘 산화막(예를 들면, 중온 산화막(medium temperature oxide, MTO)) 및 반사 방지막을 더 포함할 수도 있다. 이에 더하여, 트렌치 마스크 패턴(110)을 구성하는 막들의 종류, 두께 및 적층 순서는 다양하게 변형될 수 있다. 트렌치(105)를 형성하는 단계는 트렌치 마스크 패턴(110)에 대해 식각 선택성을 갖는 식각 레서피(recipe) 를 사용하여 반도체 기판(100)을 이방성 식각하는 단계를 포함할 수 있다. 도면에서는 트렌치(105)의 측벽이 경사지게 도시되어 있으나, 공정에 따라서 트렌치(105)의 내벽이 수직하게 형성될 수도 있다. 또한, 트렌치의 측벽과 바닥이 만나는 부분이 부드러운 곡선을 나타낼 수도 있다.
도 22b를 참조하면, 트렌치(105)를 채우는 소자분리용 절연물질을 형성한 후, 트렌치 마스크 패턴(110)의 상부면이 노출될 때까지 소자분리용 절연물질을 식각함으로써, 트렌치(105)를 채우면서 트렌치 마스크 패턴(110)을 둘러싸는 소자분리막 패턴(120)을 형성한다.
본 실시 예에 따르면, 소자분리용 절연물질은 실리콘 산화막인 것이 바람직한데, 다결정 실리콘막, 에피택시얼 실리콘막 및 다공성 절연막 등이 함께 사용될 수도 있다. 또한, 소자분리용 절연물질을 형성하기 전에, 반도체 기판(100)을 식각하는 동안 발생한 식각 손상을 치유하기 위한 열산화막(도시하지 않음)을 트렌치(105)의 내벽에 형성할 수도 있다. 또한, 활성영역들(102)로 불순물이 침투하는 것을 차단하기 위한 라이너막(liner layer)이 더 형성될 수도 있다. 라이너막은 실리콘 질화막일 수 있다.
소자분리용 절연물질을 식각하는 단계는 트렌치 마스크 패턴(110)에 대해 식각 선택성을 갖는 슬러리를 사용하는 화학-기계적 연마 공정(chemical mechanical polishing, CMP)을 포함하는 것이 바람직한데, 건식 또는 습식 전면 식각의 방법 등이 사용될 수도 있다.
도 22c를 참조하면, 트렌치 마스크 패턴(110)을 제거하여, 활성영역(102)의 상부면을 노출시키는 갭 영역(130)을 형성한다. 보다 구체적으로 설명하면, 갭 영역(130)을 형성하는 단계는 소자분리막 패턴(120)에 대해 식각 선택성을 갖는 습식 식각 레서피를 사용하여 마스크 질화막 패턴(114)을 제거한 후, 반도체 기판(100)에 대해 식각 선택성을 갖는 습식 식각 레서피를 사용하여 패드 산화막 패턴(112)을 제거하는 단계를 포함한다.
한편, 소자분리막 패턴(120)의 노출된 측벽은 패드 산화막 패턴(112)을 제거하는 단계에서 소정의 두께로 식각되는 것이 바람직하다. 이에 따라, 갭 영역(130)의 폭은 활성영역(102)의 폭보다 넓어진다. 본 실시 예에 따르면, 소자분리막 패턴(120)이 패드 산화막 패턴(112)과 같은 물질(즉, 실리콘 산화막)이기 때문에, 별도의 공정이 없어도 이러한 갭 영역(130)의 폭 확장은 가능하다. 또한, 이러한 갭 영역(130)의 폭 확장은 비휘발성 메모리의 부유 게이트 전극이 증가된 폭을 가질 수 있게 만들 뿐만 아니라 소자분리막 패턴(120)의 상부면을 리세스시키는 후속 공정에서 게이트 절연막이 손상되는 문제를 예방할 수 있게 하는 데, 이는 도 20g를 참조하는 설명으로부터 파악될 수 있다.
노출된 활성영역(102)의 상부면에 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 열산화 공정을 통해 형성되는 실리콘 산화막인 것이 바람직한데, 유전 상수가 높은 금속 절연막이 사용될 수도 있다. 게이트 절연막(140)의 두께는 20 내지 200Å일 수 있다.
도 22d를 참조하면, 플로팅 게이트의 하부 도전 패턴을 위한 도전물질을 확장된 갭 영역(130)을 채우도록 형성한 후, 소자분리막 패턴(120)의 상부면이 노출 될 때까지 플로팅 도전물질을 식각한다. 이에 따라, 활성영역(102) 상에는 갭 영역(130)을 채우는 도전성 갭필 패턴들(150)이 형성된다. 이때, 상술한 갭 영역(130)의 폭 확장 때문에, 도전성 갭필 패턴(150)의 폭은 활성영역들(102)의 폭보다 크다. 뒤에 나타날 설명으로부터 보다 명확히 파악되겠지만, 도전성 갭필 패턴(150)의 폭은 부유 게이트 전극의 폭을 결정하며, 따라서 부유 게이트 전극의 폭이 활성영역의 폭보다 더 크게 형성될 수 있다.
갭 영역(130)을 채우는 도전성 갭필 패턴(150)은 화학 기상 증착 공정을 통해 형성된 다결정 실리콘막인 것이 바람직하다. 도전성 갭필 패턴(150)을 형성하는 단계는 소자분리막 패턴(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 평탄화 식각하는 단계를 포함한다. 예를 들면, 이러한 평탄화 식각은 화학-기계적 연마 공정을 이용할 수 있으며, 이때 사용되는 슬러리는 실리콘 산화막의 식각 속도에 대한 다결정 실리콘의 식각 속도가 큰 식각 특성(즉, 큰 식각 선택성)을 제공할 수 있는 물질인 것이 바람직하다.
도 22e를 참조하면, 소자분리막 패턴(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 'ㅗ' 형태 게이트 영역에서 도전성 갭필 패턴(150)의 상부면을 식각함으로써, 갭 영역(130)의 하부에 잔존하는 하부 도전 패턴(155)을 형성한다. 이때, 도전성 갭필 패턴(150)이 식각되는 깊이는 갭 영역(130)의 깊이보다 작다. 이에 따라, 하부 도전 패턴(155)은 갭 영역(130)의 하부에 잔존하고, 소자분리막 패턴(120)의 측벽은 노출된다. 결과적으로, 하부 도전 패턴(155)의 두께 (도 19의 h1)는 갭 영역(130)의 깊이보다 작다.
하부 도전 패턴(155) 상에 주형막(160)을 콘포말하게 형성한다. 주형막(160)은 하부 도전 패턴(155)에 대해 식각 선택성을 갖는 물질로 형성한다. 예를 들면, 주형막(160)은 실리콘 질화막, 실리콘 산화질화막, 실리콘 산화막 및 금속 질화막 들 중의 한가지일 수 있다. 주형막(160)의 적층 두께는 (아래에서 보다 상세하게 설명할 것처럼) 본 발명에 따른 부유 게이트의 모양을 결정하는 공정 파라미터이기 때문에 정밀하게 조절되는 것이 바람직하다. 이를 위해, 주형막(160)은 저압 화학기상 증착 또는 원자층 증착 기술들이 사용될 수 있다. 또한, 도전성 갭필 패턴(150)의 식각 깊이 및 갭 영역(130)의 노출되는 측벽 높이는 부유 게이트의 모양에 영향을 미치는 공정 파라미터들이기 때문에, 이들 역시 정밀하게 조절되는 것이 좋다.
도 22f를 참조하면, 하부 도전 패턴(155)의 상부면이 노출될 때까지 주형막(160)을 이방성 식각한다. 이에 따라, 소자분리막 패턴(120)의 측벽에는 하부 도전 패턴(155)의 상부면 가장자리를 덮는 주형 스페이서(165)가 형성된다. 이어서, 주형 스페이서(165)이 형성된 결과물 전면에 상부 도전막을 형성한 후, 소자분리막 패턴(120)의 상부면이 노출될 때까지 상부 도전막을 식각한다. 이에 따라, 주형 스페이서(165) 사이에는 하부 도전 패턴(155)에 접촉하는 상부 도전 패턴(170)이 형성된다. 서로 접촉하는 한 쌍의 하부 도전 패턴(155) 및 상부 도전 패턴(170)은 본 발명에 따른 부유 게이트 패턴(180)을 구성한다.
부유 게이트 패턴(180)의 단면 모양은 도시된 것처럼 'ㅗ' 형태이다. 부유 게이트 패턴(180)의 단면 모양은 하부 도전 패턴(155)의 높이 및 폭, 그리고 상부 도전 패턴(170)의 높이 및 폭에 의해 결정된다. 따라서, 앞에서도 일부분 설명하였듯이, 1) 소자분리막 패턴(120)과 활성영역(102)의 상부면들 사이의 높이 차이, 2) 갭 영역(130)의 폭, 3) 주형막(160)의 적층 두께, 및 4) 상부 도전막의 식각 깊이는 정밀하게 조절되는 것이 좋다.
앞서 살펴본 것처럼, 상부 도전 패턴(170)은 주형 스페이서(165)를 주형으로 이용하여 형성되기 때문에, 하부 도전 패턴(155)의 중앙에 자동적으로 정렬된다. 또한, 본 발명에 따르면, 하부 도전 패턴(155)은 제어 게이트 전극 및 활성 영역 신장 방향으로의 부유 게이트 전극의 분리를 위한 식각 공정에서 활성영역(102)이 노출되는 문제를 방지하기에 충분한 두께를 갖는다. 예를 들면, 하부 도전 패턴(155)의 두께는 적어도 상부 도전 패턴(170)의 폭보다 두꺼운 것이 좋다.
한편, 상부 도전 패턴(170)을 위한 상부 도전막은 다결정 실리콘막, 실리사이드막 및 금속막 중의 한가지 또는 이들의 조합막일 수 있으며, 화학기상증착 및 에피택시얼 성장 등의 방법을 통해 형성될 수 있다. 또한, 상부 도전막을 식각하는 단계는 화학-기계적 연마 기술을 이용할 수 있으며, 이때 사용되는 슬러리는 소자분리막 패턴(120) 또는 주형 스페이서(165)에 대해 식각 선택성을 갖는 것이 바람직하다.
도 22g를 참조하면, 상부 도전 패턴(170) 및 하부 도전 패턴(155)을 식각 마스크로 사용하여 소자분리막 패턴(120)의 노출된 상부면을 식각한다. 본 실시 예에 따르면, 소자분리막 패턴(120)의 상부면은 이러한 식각 공정을 통해 리세스되어 (도시한 것처럼) 인접한 하부 도전 패턴(155)들 사이에서 활성영역(102)의 상부면보다 낮아진다.
이 실시 예에 따르면, 소자분리막 패턴(120)을 리세스시키는 동안, 주형 스페이서(165)는 제거될 수 있다. 이에 따라, 도시한 것처럼, 상부 도전 패턴(170)과 접촉하는 영역을 제외한 하부 도전 패턴(155)의 상부면은 노출된다. 여기서, 주형 스페이서(165)는 추가적인 공정을 통해 제거될 수도 있다.
한편, 하부 도전 패턴(155)의 폭은 그 아래의 활성영역(102) 폭보다 넓기 때문에, 소자분리막 패턴(120)을 리세스시키는 단계에서 활성영역(102) 및 게이트 절연막(140)에 대한 식각 손상을 방지할 수 있다. 소자분리막 패턴(120)을 리세스시키는 단계가 소자분리막 패턴(120)의 상부면이 활성영역(102)의 상부면보다 낮아질 때까지 실시된다는 점을 고려할 때, 이러한 예방 효과는 자명하다. 앞서 설명한 것처럼, 이러한 식각 손상의 예방을 위해서는 갭 영역(130)의 폭을 확장하는 과정이 필요하다.
도 22h를 참조하면, 소자분리막 패턴(120)의 상부면이 리세스된 결과물 상에, 적층 게이트 구조(190)를 형성한다. 적층 게이트 구조(190)는 차례로 적층된 부유 게이트 전극(192), 게이트사이절연막 패턴(194) 및 제어 게이트 전극(196)으로 이루어진다.
적층 게이트 구조(190)를 형성하는 단계는 소자분리막 패턴(120)의 상부면이 리세스된 결과물의 전면에 게이트사이절연막 및 제어 게이트 도전막을 차례로 형성 한 후, 제어 게이트 도전막, 게이트사이절연막 및 부유 게이트 패턴(180)을 패터닝하는 단계를 포함한다. 이로써, 제어 게이트 전극(196)은 인접하는 활성영역(102) 및 소자분리막 패턴(120)을 가로지르도록 형성되고, 활성영역 신장 방향에서 인접한 부유 게이트 전극(192)들이 서로 전기적으로 분리된다. 게이트사이절연막 패턴(194)은 차례로 적층된 30 내지 80Å의 두께를 갖는 실리콘 산화막, 50 내지 150Å의 두께를 갖는 실리콘 질화막 및 30 내지 100Å의 두께를 갖는 실리콘 산화막일 수 있다.
상술한 실시 예에서 주형 스페이서(165)의 일부분(165r)이 제거되지 않을 수도 있으며 이를 도 23a 및 도 23b를 참조하여 설명을 한다. 이 같이 제거되지 않고 잔존하는 주형 스페이서(165r)는 적층 게이트 구조를 위한 식각 공정에서 하부 도전 패턴(155)이 식각 손상을 받을 가능성을 제거한다. 도 22a 내지 도 22f를 참조하여 한 공정을 진행한 후, 상부 도전 패턴(170) 및 하부 도전 패턴(155)을 식각 마스크로 사용하여 소자분리막 패턴(120)의 노출된 상부면을 식각한다. 이어서, 주형 스페이서(165)의 일부분을 제거하여 도 23a에 도시된 것 같이 하부 도전 패턴(155) 상에 잔존하는 주형 스페이서(165r)를 형성한다. 도 23b를 참조하여, 게이트사이절연막 및 제어 게이트 전극용 도전막을 형성한 후 제어 게이트 전극용 도전막, 게이트사이절연막, 그리고 부유 게이트 패턴(180)에 대한 패터닝 공정을 진행하여 워드라인(190)을 형성한다. 이때, 잔존하는 주형 스페이서(165r)는 하부 도전 패턴(155)이 식각 손상을 받는 것을 방지한다.
상술한 실시 예들에 따르면, 부유 게이트 전극(192)은 별도의 공정들을 통해 형성된 하부 도전 패턴(155)과 상부 도전 패턴(170)으로 구성된다. 하지만, 상부 도전 패턴(170) 및 하부 도전 패턴(155)이 도 24a 및 도 24b에 도시한 것처럼, 단일한 도전막 또는 동일한 막질로 형성될 수 있다.
본 실시 예에서는 상부 도전막을 형성하기 위한 별도의 공정 없이 도 22a 내지 도 22d를 참조하여 설명한 실시 예의 도전성 갭필 패턴(도 22d의 150참조) 상에 상부 도전 패턴(170)을 정의하기 위한 마스크 패턴(200)을 형성하는 단계를 포함한다. 이 마스크 패턴(200)은 'ㅗ' 형태 게이트 영역에 형성될 수 있다. 도 22a 내지 도 22d를 참조하여 설명을 한 공정들을 진행한 후, 도전성 갭필 패턴(150) 상에 마스크 패턴(200)을 형성한다. 마스크 패턴(200)을 식각 마스크로 이용하여 도 24a에 도시된 바와 같이 도전성 갭필 패턴(150)을 소정의 깊이로 식각함으로써, 하부 도전 패턴(155) 및 상부 도전 패턴(170)을 형성한다. 이렇게 형성되는 하부 및 상부 도전 패턴들(155, 170)은 단일막으로 이루어진다는 점을 제외하면 상술한 실시 예들과 동일한 구조를 갖는다.
마스크 패턴(200)은 사진 공정을 이용하여 형성되는 포토 레지스트 패턴인 것이 바람직한데, 도전성 갭필 패턴(150)에 대해 식각 선택성을 갖는 다양한 물질막(예를 들면, 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 등)으로 이루어질 수도 있다. 한편, 마스크 패턴(200)은 상부 도전 패턴(170)을 정의한다는 점을 고려하면, 마스크 패턴(200)은 하부 도전 패턴(155)보다 좁은 폭을 갖는다. 이처럼 작은 폭을 구현하기 위해, 마스크 패턴(200)을 형성하는 단계는 갭필 패턴(150)의 상부에 소정의 폭을 갖는 희생 패턴을 형성한 후, 이를 등방성 식각하여 그 폭을 줄이는 방법을 이용할 수도 있다.
도 24b에 도시된 것처럼, 마스크 패턴(200)을 제거하여 상기 부유 게이트 패턴(180)의 상부면을 노출시킨다. 마스크 패턴(200)을 제거한 이후의 공정은 상술한 실시 예들과 동일하다.
앞서 설명한 실시 예들에 따르면 소자분리막 패턴은 부유 게이트 패턴보다 먼저 형성된다. 이에 비해, 도 25a 내지 도 25e 및 도 26a 내지 도 26b를 참조하여 설명할 실시 예들은 부유 게이트 패턴을 소자분리막 패턴들보다 먼저 형성한다는 점에서 앞선 실시 예들과 구별된다. 한편, 중복된 설명을 피하기 위해, 앞선 실시 예들에서 설명된 내용은 생략한다.
도 25a를 참조하면, 반도체 기판(100)의 소정영역 상에 차례로 적층된 게이트 절연막(140), 부유 게이트 패턴(210) 및 트렌치 마스크 패턴(110)을 형성한다. 트렌치 마스크 패턴(110)을 식각 마스크로 사용하여 반도체 기판(100)을 식각함으로써, 활성영역(102)을 정의하는 트렌치(105)를 형성한다. 이후, 트렌치(105)가 형성된 결과물 상에, 트렌치(105)를 채우는 소자분리막(119)을 형성한다.
도 25b를 참조하면, 트렌치 마스크 패턴(110)의 측벽이 노출될 때까지 소자분리막(119)을 식각함으로써, 트렌치(105)를 채우는 소자분리막 패턴(120)을 형성한다. 소자분리막 패턴(120)을 형성하는 단계는 트렌치 마스크 패턴(110)이 노출될 때까지 소자분리막(119)을 평탄화 식각한 후, 부유 게이트 패턴(210)의 상부면과 대략적으로 같아질 때까지 소자분리막 패턴(120)의 상부면을 식각하는 단계를 포함할 수 있다.
도 25c를 참조하면, 노출된 트렌치 마스크 패턴(110)을 등방성 식각함으로써, 부유 게이트 패턴(210)보다 작은 폭을 갖는 마스크 패턴(115)을 형성한다. 마스크 패턴들(115)을 형성하는 단계는 소자분리막 패턴들(120) 및 부유 게이트 패턴(210)에 대해 식각 선택성을 갖는 습식 식각의 방법이 사용될 수 있다. 이 경우, 마스크 패턴(115)은 부유 게이트 패턴(210)의 상부에 자동적으로 정렬되며, 부유 게이트 패턴들(210)의 상부면 가장자리는 노출된다.
도 25d를 참조하면, 마스크 패턴(115)을 사용하여 부유 게이트 패턴(210)의 노출된 상부면을 소정의 깊이로 식각한다. 이 과정은 앞서 도 5a를 참조하여 설명한 실시 예와 동일하다. 그 결과, 식각된 부유 게이트 패턴(180)은 하부 도전 패턴(155)에 비해 상부 도전 패턴(170)의 폭이 좁은 'T'자의 역상 단면을 갖는다. 이후, 소자분리막 패턴들(120)의 노출된 상부면을 상기 게이트 절연막(140)의 상부면의 높이까지 리세스한다.
도 25e를 참조하면, 부유 게이트 패턴(180)의 상부면을 덮는 게이트사이절연막 및 제어 게이트 도전막을 형성한다. 이후, 이들을 패터닝하여 상기 활성영역(102)을 가로지르는 워드라인(190)을 형성한다. 워드 라인(190)을 형성하는 단계는 앞서 설명된 실시 예들과 동일하다.
앞서 도 25a 내지 도 25e를 참조하여 설명을 한 실시 예에서, 도 25b에서 설명한 단계 이후, 트렌치 마스크 패턴(110)의 측벽에 스페이서를 형성하여, 소자분리막 패턴(120)의 상부면에 리세스된 영역을 형성할 수도 있으며 그 일 예를 도 26a 및 도 26b를 참조하여 설명한다. 이 경우, 스페이서의 모양이 소자분리막 패턴 (120)에 전사되기 때문에, 게이트 절연막(140)의 노출 없이 소자분리막 패턴(120)을 활성영역(102)의 상부면보다 낮게 형성할 수 있다.
도 26a 및 도 26b를 참조하면, 소자분리막 패턴(120)을 리세스하는 단계(도 23d 참조)는 게이트 절연막(140)이 노출되지 않는 깊이까지 실시된다. 이어서, 그 결과물의 상부에 부유 게이트 패턴(180)을 덮는 스페이서 절연막(220)을 콘포말하게 형성한 후, 상부 도전 패턴(170)의 상부면이 노출될 때까지 상기 스페이서 절연막(220)을 이방성 식각한다. 이때, 스페이서 절연막(220)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 금속 질화막 중에서 선택된 적어도 한가지일 수 있다.
이에 따라, 하부 도전 패턴(155)의 상부에는 완충 절연막 패턴(230)이 형성되고, 하부 도전 패턴(155)의 측벽에는 완충 스페이서(240)가 형성된다. 완충 절연막 패턴(230) 및 상기 완충 스페이서(240)이 형성된 결과물 상에 게이트사이절연막 및 제어 게이트 도전막을 형성한다. 이때, 소자분리막 패턴(120)은 리세스되어 상기 완충 스페이서(240)의 사이에서 부유 게이트 패턴(180)보다 낮은 상부면을 갖는다. 이후, 이들을 패터닝하여 활성영역(102)들을 가로지르는 워드라인(190)을 형성한다. 워드 라인(190)을 형성하는 단계는 앞서 설명된 실시 예들과 동일하다. 결과적으로, 완충 절연막 패턴(230)은 하부 도전 패턴(155)의 상부면과 게이트사이절연막 패턴(194)의 하부면 사이에 개재된다.
도 27a 내지 도 27e는 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치의 부유 게이트 형성 방법을 설명하기 위한 도면들이다. 도 27a를 참조하여, 반 도체 기판(100) 상에 게이트 절연막(140), 부유 게이트 패턴(210) 및 마스크 패턴(110)을 형성하고 소자분리를 위한 트렌치(105)를 형성한다. 부유 게이트 패턴(210) 아래의 기판(100)이 활성영역(102)이 된다. 좀더 상세히 설명을 하면, 박막 증착 공정을 진행하여 기판(100) 상에 예를 들어 약 50 내지 100 옹스트롬 두께의 게이트 절연막 및 부유 게이트용 도전막을 형성하고, 부유 게이트용 도전막 상에 트렌치(105)를 한정하는 마스크 패턴(110)을 형성한다. 마스크 패턴(110)을 식각 마스크로 사용하여 그 아래의 부유 게이트용 도전막, 게이트 절연막 그리고 기판의 일부분을 식각하여 부유 게이트 패턴(210), 게이트 절연막 패턴(140) 및 활성영역(102)을 형성한다. 즉, 활성영역(102) 상에 게이트 절연막 패턴(140) 및 부유 게이트 패턴(210)이 자기정렬적으로 형성된다. 여기서, 부유 게이트 패턴(210), 게이트 절연막 패턴(140) 그리고 활성영역(102)의 측면을 노출하는 트렌치(105)가 정의된다.
부유 게이트 패턴(210)은 예를 들어 폴리실리콘으로 형성될 수 있으며, 그 두께는 부유 게이트 전극의 높이를 좌우하는 데, 커플링 비율, 간섭 등을 고려하여 적절한 두께로 형성된다. 마스크 패턴(110)은 실리콘 및 산화막에 대해서 식각 선택성을 가지는 물질로 형성될 수 있는 데, 예를 들어 실리콘질화막으로 형성될 수 있다.
도 27b를 참조하여, 소자분리를 위해서 트렌치(105)를 채우도록, 예를 들어 활성영역(102), 게이트 절연막 패턴(140) 및 부유 게이트 패턴(210)의 측면을 덮도록, 마스크 패턴(110) 상에 소자분리용 절연막을 형성한 후 마스크 패턴(110)이 노 출할 때까지 소자분리용 절연막에 대한 식각 공정을 진행하여 소자분리막(115)을 형성한다. 소자분리용 절연막에 대한 식각 공정은 예를 들어 화학적기계적 연마 공정 또는 에치백 공정을 사용할 수 있다.
도 27c를 참조하여 노출된 마스크 패턴(110)을 제거하여 부유 게이트 패턴(210)의 상부면을 노출한다. 마스크 패턴(110)은 부유 게이트 패턴(210) 및 소자분리막(115)에 대해서 식각 선택성을 가지는 물질로 형성되기 때문에, 선택적으로 제거될 수 있다.
도 27d를 참조하여, 'ㅗ' 형태 게이트 영역에서 부유 게이트 패턴(210)의 측면이 노출되도록 소자분리막(115)의 일부분을 식각한다. 이로써 부유 게이트 패턴(210)의 상부면보다 낮은 상부면을 갖는 소자분리막 패턴(120)이 형성된다. 여기서, 부유 게이트 패턴(210)은 소자분리막 패턴(120)에 의해 덮인 부분(155)(이하 '하부 패턴부')과 덮이지 않은 부분(130)(이하 '상부 패턴부')으로 구분될 수 있다. 부유 게이트 패턴(210) 중에서 소자분리막 패턴(120)에 의해 덮인 하부 패턴부(155)는 부유 게이트 전극의 하부 도전 패턴(155)이 된다. 그리고 부유 게이트 패턴(210) 중에서 소자분리막(115)의 식각에 의해 노출되는 상부 패턴부(130)는 부유 게이트 전극의 상부 도전 패턴을 위해 사용된다.
여기서, 마스크 패턴(110)을 제거하는 것과 소자분리막(115)의 일부 제거하는 것의 순서는 중요하지 않으며 어느 것을 먼저 하더라도 상관이 없다.
도 27e를 참조하여, 소자분리막 패턴(120)의 상부면 위쪽으로 돌출한 부유 게이트 패턴(210)의 상부 패턴부(130)를 식각하여 부유 게이트 전극의 상부 도전 패턴(170)을 형성한다. 여기서, 상부 패턴부(130)의 폭(w1) 보다 좁은 폭(w2)을 갖는, 다시 말해서 하부 도전 패턴(155)의 폭(w1)보다 좁은 폭을 갖는 상부 도전 패턴(170)이 형성된다. 이로써 하부 도전 패턴(155) 및 상기 하부 도전 패턴(155)보다 폭이 좁은 상부 도전 패턴(170)을 갖는 부유 게이트 패턴(180)이 형성된다. 상부 패턴부(130)에 대한 식각은 예를 들어 식각 용액을 사용하는 습식식각이 사용될 수 있다. 또한, 식각 가스를 사용하는 건식식각도 사용될 수 있다. 습식식각을 사용할 경우, 식각용액은 NH4OH를 포함한다. 식각용액을 사용할 경우, 상부 패턴부(130)의 측면뿐만 아니라 상부면도 식각될 수 있다. 따라서, 초기 부유 게이트 패턴(210)의 두께는 상부 패턴부(130)의 상부면 식각도 고려하여 결정된다.
한편, 하부 도전 패턴(155)의 측면은 소자분리막 패턴(120)에 의해 덮여있어 식각으로부터 보호되나, 공정에 따라서 그 상부면 가장자리가 어느 정도 식각될 수도 있다. 또한, 공정에 따라서 상부 도전 패턴(170)의 측면은 수직, 경사, 평탄한 표면, 다소 울퉁불퉁한 표면이 될 수 있다. 또한, 하부 도전 패턴(155)과 상부 도전 패턴(170)이 만나는 부분에서 하부 도전 패턴(155) 및 상부 도전 패턴(170)이 부드러운 곡선 형태를 나타낼 수 있다.
게이트사이절연막을 위한 절연층 및 제어 게이트 전극을 위한 도전층을 형성한 후, 제어 게이트용 도전막, 게이트사이절연막 그리고 부유 게이트 패턴(182)을 패터닝하여 셀 단위로 분리된 부유 게이트 전극(192)을 완성하고, 제어 게이트 전극(194)을 형성한다. 제어 게이트 전극(196)은 소자분리막 패턴(120) 및 활성영역 (102)을 교차하도록 형성되며 제어 게이트 전극(196)과 활성영역(102)이 교차하는 부분에 부유 게이트 전극(192)이 위치한다.
상술한 도 27a 내지 도 27e를 참조하여 설명한 방법에 따르면, 부유 게이트 전극이 활성영역 상에 자기정렬된다. 예를 들어 부유 게이트 전극의 하부 도전 패턴의 폭이 활성영역의 폭과 실질적으로 동일하게 형성된다.
상술한 도 27a 내지 도 27e를 참조하여 설명한 방법에서, 트렌치(105)를 형성한 후 소자분리막을 형성하기 전에, 트렌치 형성을 위한 식각 공정의 손상을 치유하기 위해 열산화가 진행될 수 있다. 이 경우, 활성영역(102)의 가장자리에서도 열산화가 진행되어 활성영역(102)의 가장자리에서의 게이트 절연막이 상대적으로 다른 영역에서보다 두껍게 형성될 수 있다.
상술한 도 27a 내지 도 27e를 참조하여 설명한 방법에서 부유 게이트 패턴(210)의 상부 패턴부(130)의 상부면이 식각되는 것을 방지할 수 있다. 이를 위한 한 방안은 상술한 방법에서 마스크 패턴(110)의 제거 공정과 소자분리막(115)의 식각 공정의 순서를 조절하는 것을 포함할 수 있다. 예를 들어, 마스크 패턴(110)을 부유 게이트 패턴(210)의 상부면으로부터 제거하지 않은 상태에서 부유 게이트 패턴(210)의 상부 패턴부(130)에 대한 식각 공정을 진행할 수 있다. 이를 도 28a 내지 도 28c를 참조하여 설명을 한다.
도 27a 내지 도 27b를 참조하여 설명을 한 공정들을 진행하여 부유 게이트 패턴(210), 게이트 절연막(140), 마스크 패턴(110), 소자분리막(115)을 형성한다. 도 28a를 참조하여, 'ㅗ' 형태 게이트 영역에서 부유 게이트 패턴(210)의 측면이 노출되도록 소자분리막(115)의 일부분을 식각하여 부유 게이트 패턴(210)의 상부면보나 낮은 상부면을 갖는 소자분리막 패턴(120)을 형성한다. 여기서, 부유 게이트 패턴(210)의 상부면은 마스크 패턴(110)에 의해 덮여 있다.
도 28b를 참조하여, 노출된 부유 게이트 패턴(210)의 상부 패턴부(130)의 측면을 식각하여 그 폭을 줄여 상부 도전 패턴(170)을 형성한다. 본 실시 예의 경우 도 27 내지 도 27e를 참조하여 설명을 한 방법과 달리 상부 패턴부(130)의 상부면은 식각되지 않는다.
도 28c를 참조하여 마스크 패턴(110)을 제거한다. 도 27a 내지 도 27e를 참조하여 설명한 방법의 경우 상부 패턴부의 상부면에 대한 식각이 수행될 수 있어 상부 도전 패턴의 상부면의 가장자리가 다소 부드럽게 곡선 형태로 형성될 수 있으며, 본 실시 예의 경우 상부 패턴부의 상부면에 대한 식각이 수행되지 않기 때문에, 상부 도전 패턴의 상부면의 가장자리가 도 27a 내지 도 27e를 참조하여 설명한 방법에 의한 상부 도전 패턴보다 다소 각지게 형성될 수도 있다.
본 발명에 따르면 선택 트랜지스터의 게이트의 단면은 일부분이 박스 형태를 일부분은 'ㅗ' 형태를 나타낸다. 따라서, 펀치쓰루 특성, 누설 전류 특성이 향상된 선택 트랜지스터를 구현할 수 있다.
본 발명에 따르면, 메모리 트랜지스터의 부유 게이트를 'ㅗ' 형태로 형성할 때, 선택 트랜지스터의 게이트의 일부분도 'ㅗ' 형태로 형성하여, 제어 게이트를 위한 패터닝 공정에서 선택 트랜지스터가 형성되는 영역에서 활성영역이 식각 손상 을 받는 것을 방지할 수 있다.
본 발명에 따르면, 부유 게이트 전극의 단면을 'T'자의 역상으로 만든다. 이에 따라, 부유 게이트 전극의 단면 면적을 감소시킬 수 있기 때문에, 인접하는 워드라인에 의한 간섭 효과를 최소화할 수 있다. 이러한 간섭 효과의 감소는 부유 게이트 전극의 표면적을 증가시킬 수 있는 공정상의 여유를 만들기 때문에, 본 발명에 따른 부유 게이트 전극은 간섭 효과의 증가 없이 커플링 비율을 증가시킬 수 있다. 그 결과, 본 발명에 따른 비휘발성 메모리 장치는 고집적화에 따른 전기적 간섭 및 커플링 비율의 감소 문제를 극복할 수 있다.
본 발명에 따르면, 부유 게이트 전극의 단면이 'T'자의 역상을 나타내어 제어 게이트 신장 방향에서 인접한 부유 게이트 전극의 상부 도전 패턴 사이의 거리를 증가시킬 수 있으며, 제어 게이트 신장 방향으로 인접한 부유 게이트 전극에 의한 간섭을 줄일 수 있다.
본 발명의 다른 특징들, 이점들 또는 효과는 첨부된 도면 및 이와 관련된 실시 예들을 통해서 파악될 수 있을 것이다.
이제까지 본 발명에 대하여 그 바람직한 실시 예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포 함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 소자분리막 패턴들에 의해 한정된 기판의 활성영역 상에 형성된 제1 게이트;
    상기 제1 게이트와 상기 활성영역 사이에 형성된 제1 절연막; 그리고,
    상기 제1 게이트 양측의 활성영역에 형성된 제1 불순물 영역 및 제2 불순물 영역을 포함하며,
    상기 제1 불순물 영역에 인접한 상기 제1 게이트의 제1 부분의 단면 형태와 상기 제2 불순물 영역에 인접한 상기 제1 게이트의 제2 부분의 단면 형태가 서로 틀린 반도체 장치.
  2. 청구항 1에 있어서,
    상기 활성영역 및 소자분리 패턴들을 지나는 방향으로 절단했을 때, 상기 제1 게이트의 제1 부분의 단면은 대략 'ㅗ' 형태이고, 상기 제1 게이트의 제2 부분은 박스 형태인 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제1 불순물 영역의 농도는 상기 제2 불순물 영역의 농도보다 낮은 반도체 장치.
  4. 청구항 2에 있어서,
    상기 제1 게이트의 상기 제1 부분 아래의 기판의 채널 도핑 농도는 상기 제1 게이트의 상기 제2 부분 아래의 기판의 채널 도핑 농도보다 높은 반도체 장치.
  5. 청구항 2에 있어서,
    상기 제1 게이트 상에 형성된 제2 절연막;
    상기 제2 절연막을 관통하여 상기 제1 게이트에 전기적으로 연결되는 제2 게이트; 그리고,
    상기 제1 게이트와 떨어져서 상기 활성영역 상에 차례로 형성된 터널링 절연막, 부유 게이트, 게이트사이절연막 및 제어 게이트를 포함하는 메모리 게이트를 더 포함하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 활성영역 및 소자분리 패턴들을 지나는 방향으로 절단했을 때, 상기 플로팅 게이트의 단면의 형태는 대략 'ㅗ' 형태인 반도체 장치.
  7. 청구항 6에 있어서,
    상기 기판 표면을 기준으로 상기 메모리 게이트의 부유 게이트에 인접한 소자분리막 패턴의 높이는 상기 제1 게이트에 인접한 소자분리막 패턴의 높이보다 더 낮은 반도체 장치.
  8. 청구항 6에 있어서,
    상기 제1 게이트 및 상기 부유 게이트는 동일 막으로부터 형성되고,
    상기 제2 절연막 및 상기 게이트사이 절연막은 동일 막으로부터 형성되고,
    상기 제2 게이트 및 상기 제어 게이트는 동일 막으로부터 형성되는 반도체 장치.
  9. 청구항 6에 있어서,
    상기 부유 게이트에 인접한 소자분리막 패턴의 상부면은 'ㅗ' 형태인 상기 부유 게이트의 수평부 'ㅡ' 의 상부면과 실질적으로 동일한 높이를 나타내는 반도체 장치.
  10. 소자분리막 패턴들에 의해 한정된 기판의 활성영역 상에 형성된 선택 트랜지스터; 그리고
    상기 활성영역 상에 형성되고 상기 선택 트랜지스터에 직렬로 연결된 복수 개의 메모리 트랜지스터들을 포함하며,
    상기 선택 트랜지스터 및 상기 복수 개의 메모리 트랜지스터 각각은 상기 활성영역 상에 차례로 형성된 제1 절연막, 제1 게이트, 제2 절연막 그리고 제2 게이트를 포함하는 적층 게이트 구조를 포함하고,
    상기 메모리 트랜지스터의 제1 게이트의 단면 및 상기 메모리 트랜지스터에 인접한 상기 선택 트랜지스터의 제1 게이트의 제1 부분의 단면은 실질적으로 동일 한 형태를 나타내고, 상기 메모리 트랜지스터 맞은 편의 상기 선택 트랜지스터의 제1 게이트의 제2 부분의 단면 형태와 상기 선택 트랜지스터의 제1 게이트의 제1 부분의 단면 형태는 서로 다른 낸드 플래시 메모리 장치.
  11. 청구항 10에 있어서,
    상기 활성영역 및 소자분리막 패턴들을 지나는 방향으로 절단했을 때, 상기 메모리 트랜지스터의 제1 게이트의 단면은 'ㅗ' 형태이고, 상기 선택 트랜지스터의 제1 게이트의 제2 부분은 박스 형태인 낸드 플래시 메모리 장치.
  12. 청구항 11에 있어서,
    상기 반도체 기판 표면을 기준으로 상기 메모리 트랜지스터의 제1 게이트에 인접한 소자분리막 패턴의 높이는 상기 선택 트랜지스터의 제1 게이트에 인접한 소자분리막 패턴의 높이보다 더 낮은 낸드 플래시 메모리 장치.
  13. 청구항 11에 있어서,
    상기 메모리 트랜지스터의 제1 게이트에 인접한 소자분리막 패턴의 상부면은 상기 메모리 트랜지스터의 'ㅗ' 형태인 제1 게이트의 수평부 'ㅡ' 의 상부면과 실질적으로 동일한 높이를 나타내는 낸드 플래시 메모리 장치.
  14. 청구항 11에 있어서,
    상기 선택 트랜지스터의 제1 게이트의 제1 부분에 인접한 불순물 영역의 농도는 선택 트랜지스터의 제1 게이트의 제2 부분에 인접한 불순물 영역의 농도보다 낮은 낸드 플래시 메모리 장치.
  15. 청구항 11에 있어서,
    상기 선택 트랜지스터의 제1 게이트의 제1 부분 아래의 기판의 채널 도핑 농도는 상기 선택 트랜지스터의 제1 게이트의 제2 부분 아래의 기판의 채널 도핑 농도보다 높은 낸드 플래시 메모리 장치.
  16. 소자분리막 패턴들에 의해 한정된 기판의 활성영역 상에 제1 절연막 및 제1 도전막 패턴을 형성하는 것;
    상기 소자분리막 패턴들의 일부분을 아래 방향으로 식각하여 제1 도전막 패턴의 하부 패턴부의 측면을 덮는 낮춰진 소자분리막 패턴들을 형성하는 것;
    상기 낮춰진 소자분리막 패턴들 상부면 위쪽으로 튀어나온 제1 도전막 패턴의 상부 패턴부를 측면 방향으로 식각하여 상기 제1 도전막 패턴의 하부 패턴부보다 폭이 좁은 좁혀진 상부 패턴부를 형성하는 것;
    상기 하부 패턴부 및 상기 좁혀진 상부 패턴부를 갖는 제1 도전막 패턴을 패터닝하여 상기 하부 패턴부 및 상기 상부 패턴부로부터 패터닝된 제1 부분 및 상기 소자분리막 패턴들에 인접한 제1 도전막으로부터 패터닝된 제2 부분을 갖는 제1 게이트를 형성하는 것; 그리고,
    상기 제1 게이트의 제1 부분 및 제2 부분에 각각 인접한 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것을 포함하는 반도체 장치 형성 방법.
  17. 청구항 16에 있어서,
    상기 제1 게이트를 형성하기 전에, 상기 하부 패턴부 및 상기 좁혀진 상부 패턴부를 갖는 제1 도전막 패턴 상에 제2 절연막을 형성하는 것; 그리고,
    상기 제1 게이트 상의 제2 절연막을 관통하여 상기 제1 도전막에 전기적으로 연결되도록 제2 도전막을 형성하는 것을 더 포함하며,
    상기 제1 도전막을 패터닝하는 것은 상기 제2 도전막 및 상기 제2 절연막을 패터닝하여 상기 제1 게이트에 전기적으로 연결된 상기 제2 도전막으로부터 제2 게이트를 형성하는 것을 포함하는 반도체 장치 형성 방법.
  18. 청구항 17에 있어서,
    상기 제2 도전막, 상기 제2 절연막 및 상기 제1 도전막을 패터닝하여 상기 제1 게이트 및 상기 제1 게이트에 전기적으로 연결된 제2 게이트를 형성할 때,
    상기 제1 게이트와 떨어져서 상기 활성영역 상에 상기 제1 도전막의 하부 패턴부 및 상부 패턴부로부터 단면이 대략 'ㅗ' 형태인 부유 게이트, 상기 제2 절연막으로부터 게이트사이절연막 그리고 상기 제2 도전막으로부터 제어 게이트를 형성하는 것을 더 포함하는 반도체 장치 형성 방법.
  19. 제1 방향으로 뻗는 소자분리막 패턴들에 의해 한정된 기판의 활성영역 상에 제1 절연막 및 제1 도전막 패턴을 형성하는 것;
    상기 기판의 메모리 트랜지스터가 형성될 제1 영역의 소자분리막 패턴들을 아래 방향으로 식각하여 제1 도전막 패턴의 하부 패턴부의 측면을 덮는 낮춰진 소자분리막 패턴들을 형성하는 것;
    상기 낮춰진 소자분리막 패턴들 상부면 위쪽으로 튀어나온 제1 도전막 패턴의 상부 패턴부를 측면 방향으로 식각하여 상기 제1 도전막 패턴의 하부 패턴부보다 폭이 좁은 좁혀진 상부 패턴부를 형성하는 것;
    상기 소자분리막 패턴들, 낮춰진 소자분리막 패턴들 및 상기 제1 도전막 패턴 상에 제2 절연막 및 제2 도전막을 형성하는 것; 그리고,
    상기 제2 도전막, 상기 제2 절연막 그리고 상기 제1 도전막을 패터닝하여 상기 제1 영역에 상기 제2 도전막으로부터 상기 제1 방향에 교차하는 제2 방향으로 뻗어 상기 활성영역 및 상기 낮춰진 소자분리막 패턴들을 지나가는 메모리 트랜지스터의 제어 게이트를, 상기 제2 절연막으로부터 메모리 트랜지스터의 게이트사이절연막을 그리고 상기 제1 도전막 패턴의 하부 패턴부 및 상부 패턴부로부터 메모리 트랜지스터의 부유 게이트를 형성하는 것을 포함하는 낸드 플래시 메모리 장치 형성 방법.
  20. 청구항 19에 있어서,
    상기 기판의 메모리 트랜지스터가 형성될 제1 영역의 소자분리막 패턴들을 아래 방향으로 식각하는 것은: 상기 기판의 선택 트랜지스터가 형성될 제2 영역의 일부에 인접한 소자분리막 패턴들도 아래 방향으로 식각하는 것을 포함하며;
    상기 제2 도전막, 상기 제2 절연막 그리고 상기 제1 도전막을 패터닝하는 것은: 상기 제2 영역에 상기 제2 방향으로 뻗어 상기 제2 영역의 낮춰진 소자분리막 패턴들, 소자분리막 패턴들 및 활성영역을 지나는 선택 트랜지스터의 제2 게이트를 그리고 상기 제2 게이트와 중첩하는 활성영역에 선택 트랜지스터의 제1 게이트를 형성하는 것을 포함하는 낸드 플래시 메모리 장치 형성 방법.
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