CN100541805C - 具有被包围通道晶体管的半导体器件 - Google Patents
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Abstract
半导体器件包括器件隔离结构、被包围通道结构以及栅极电极。所述器件隔离结构形成在半导体基板中，以限定有源区。连接源极/漏极区域的所述被包围通道结构与所述有源区下面的半导体基板分隔开一段给定距离。所述栅极电极包围所述被包围通道结构。
Description
技术领域
本发明涉及一种存储器件。更具体而言，本发明涉及具有被包围通道晶体管的半导体器件以及用于制造该半导体器件的方法。
背景技术
当单元晶体管的通道长度缩短时，单元通道结构的离子浓度通常会增高，以便维持该单元晶体管的阈值电压。由于单元通道结构的离子浓度的增高，因而在单元晶体管的源极/漏极区域中的电场被增强，增加了漏电流。这导致DRAM结构的刷新特性的劣化。此外，当半导体器件缩小到较小的尺寸时，要有效地控制短通道效应(“SCE”)是困难的。因此，例如凹式通道晶体管及鳍形通道晶体管的多通道场效晶体管(“McFET”)已经被提出来以增加单元晶体管的通道长度。
然而，工艺复杂度由于在McFET技术中额外的沉积工艺以及平坦化工艺而增加。当器件的设计规则变得更小时，控制鳍形通道晶体管的高度及宽度是困难的。因为鳍形通道晶体管的底部连接至半导体基板，所以根据设计规则的缩小，当鳍形通道晶体管的高度小于源极/漏极区域的深度时，在源极/漏极区域之间很容易发生击穿。于是，需要一种新的晶体管结构以便改善器件的性能。
发明内容
本发明的实施例针对于具有被包围通道晶体管的半导体器件。根据一个实施例，所述被包围通道晶体管具有被包围通道结构以及包围所述被包围通道结构的栅极结构，其中被包围通道结构与其下面的半导体基板分隔开。
在本发明的一个实施例中，半导体器件包括器件隔离结构、被包围通道结构以及栅极电极。所述器件隔离结构形成在半导体基板中，以限定有源区。连接源极/漏极区域的所述被包围通道结构与所述有源区下面的半导体基板分隔开一段给定距离。所述栅极电极包围所述被包围通道结构。
根据本发明的另一个实施例，用于制造半导体器件的方法包括：在半导体基板中形成器件隔离结构，以形成有源区；借助凹式掩模来蚀刻所述有源区，以形成凹式通道结构，其中，被包围通道结构形成在所述凹式通道结构中，并与所述有源区下面的半导体基板分隔开一段给定距离；以及形成包括栅极硬掩模层图案和栅极电极的栅极结构，其中所述栅极电极填充所述凹式通道结构，以包围所述被包围通道结构。
附图说明
图1是根据本发明的一个实施例的半导体器件的简化平面图。
图2是根据本发明的一个实施例的半导体器件的简化横截面图。
图3a至3h是示出根据本发明的一个实施例的用于制造半导体器件的方法的简化横截面图。
图4a与4b是示出根据本发明的另一个实施例的用于制造半导体器件的方法的简化横截面图。
具体实施方式
本发明涉及具有被包围通道晶体管的半导体器件以及用于制造该半导体器件的方法。被包围通道晶体管具有被包围通道结构以及包围该被包围通道结构的栅极结构，其中被包围通道结构与其下面的半导体基板分隔开一段给定距离。于是，由于器件的电流驱动力的增加以及短通道效应(“SCE”)的改良，被包围通道晶体管提供了显著改善的栅极可控制性。
图1示出根据本发明的一个实施例的半导体器件的简化平面图。半导体器件包括有源区101、凹式栅极区域103以及栅极区域105。器件隔离结构125限定有源区101。在本发明的一个实施例中，凹式栅极区域103形成为岛状(islanded)。凹式栅极区域103沿栅极区域105的纵向的宽度大于有源区101的宽度。
图2示出根据本发明的一个实施例的半导体器件的简化横截面图，其中图2(i)是沿着根据图1的线I-I’的横向所取的横截面图，而图2(ii)是沿着根据图1的线II-II’的纵向所取的横截面图。半导体器件包括器件隔离结构225、被包围通道结构240以及栅极电极293。器件隔离结构225限定图1中所示的有源区101。被包围通道结构240连接源极/漏极区域(未示出)，并且与其下面的半导体基板210分隔开一段给定距离。栅极电极293包围被包围通道结构240。在本发明的一个实施例中，沿栅极区域105的纵向，在图1中所示的有源区101下面的半导体基板210中形成至少一个被包围通道结构240。具体而言，如同在图2(ii)中所示，优选的是形成双重被包围通道结构240。此外，半导体器件还包括沿图1中所示的有源区101的纵向的凹式通道结构245。凹式通道结构245的下部的宽度至少等于凹式通道结构245的上部的宽度。在另一个实施例中，在被包围通道结构240与其下面的半导体基板210之间分隔开的给定距离的范围是从大约
至大约被包围通道结构240沿图1中所示的栅极区域105的纵向的宽度范围是从大约至大约
在第三实施例中，栅极电极293包括下栅极电极275以及上栅极电极285。
图3a至3h示出根据本发明的一个实施例的用于制造半导体器件的方法，其中图3a(i)至3h(i)是沿着根据图1的线I-I’的横向所取的横截面图，而图3a(ii)至3h(ii)是沿着根据图1的线II-II’的纵向所取的横截面图。第一垫绝缘膜313、第二垫绝缘膜(未示出)以及第一硬掩模层(未示出)形成在半导体基板310上。光阻膜(未示出)形成在第一硬掩模层上，并且接着利用器件隔离掩模(未示出)而被曝光及显影以形成光阻膜图案(未示出)。第一硬掩模层以及第二垫绝缘膜利用光阻膜图案作为蚀刻掩模而被蚀刻，以形成第一硬掩模层图案317以及第二垫绝缘膜图案315。去除光阻膜图案。第一绝缘间隙壁319形成在第一硬掩模层图案317以及第二垫绝缘膜图案315的侧壁处。第一垫绝缘膜313以及半导体基板310利用第一绝缘间隙壁319以及第一硬掩模层图案317作为蚀刻掩模而被蚀刻，以形成用于器件隔离的沟槽320。在本发明的一个实施例中，第一垫绝缘膜313包括氧化物膜。第二垫绝缘膜包括氮化物膜。第一硬掩模层选自氧化物膜、多晶硅层及其组合所构成的组。此外，第一绝缘间隙壁319选自氧化物膜、氮化物膜及其组合所构成的组。在另一方面，第一绝缘间隙壁319的宽度可以根据将在后续的工艺中形成的被包围通道结构的水平厚度来加以决定。考虑到半导体基板310在后续的蚀刻及热氧化的工艺中将会失去的厚度，第一绝缘间隙壁319的宽度大于被包围通道结构的水平厚度。具体而言，第一绝缘间隙壁319的宽度范围是从大约
至大约
根据本发明的另一个实施例，限定器件隔离区域的光阻膜图案(未示出)形成在半导体基板310上，其中半导体基板310具有第一垫绝缘膜313、第二垫绝缘膜以及第一硬掩模层。第一硬掩模层、第二垫绝缘膜以及第一垫绝缘膜313利用光阻膜图案作为蚀刻掩模而被蚀刻，以形成第一硬掩模层图案、第二垫绝缘膜图案以及第一垫绝缘膜图案。去除光阻膜图案。第一绝缘间隙壁形成在第一硬掩模层图案、第二垫绝缘膜图案以及第一垫绝缘膜图案的侧壁处。半导体基板310利用第一绝缘间隙壁以及第一硬掩模层图案作为蚀刻掩模而被蚀刻，以形成用于器件隔离的沟槽320。
参照图3b，去除第一绝缘间隙壁319以及在第一绝缘间隙壁319下面的第一垫绝缘膜313，以露出在第一绝缘间隙壁319下面的半导体基板310。用于器件隔离的绝缘膜(未示出)形成在制品的整个表面上(即在包括露出的半导体基板310的沟槽320与第一硬掩模层317上)。用于器件隔离的绝缘膜被抛光，直到第二垫绝缘膜图案315露出以形成限定在图1中所示的有源区101的器件隔离结构325为止。在本发明的一个实施例中，选自热氧化物膜、氮化物膜、氧化物膜及其组合所构成的组的薄膜可形成在用于器件隔离的绝缘膜与沟槽320之间的界面处。用于器件隔离的绝缘膜包括氧化物膜。此外，用于第一绝缘间隙壁319以及下面的第一垫绝缘膜313的去除工艺是借助湿式蚀刻方法而执行的。在另一个实施例中，用于形成器件隔离结构325的抛光工艺是借助化学机械平坦化(“CMP”)方法或回蚀方法而执行的。
参照图3c，将器件隔离结构325蚀刻掉给定厚度，以降低器件隔离结构325的高度。去除第二垫绝缘膜图案315以及第一垫绝缘膜313，以露出半导体基板310。缓冲层327形成在露出的半导体基板310上。执行阱和通道离子注入工艺，以将杂质注入到半导体基板310中。第二硬掩模层329形成在制品的整个表面上(即在半导体基板310以及器件隔离结构325上)。在一个实施例中，用于第二垫绝缘膜图案315以及第一垫绝缘膜313的去除工艺是借助湿式蚀刻方法而执行的。此外，缓冲层327包括氧化物膜。第二硬掩模层329选自多晶硅层、非晶碳膜、氮化物膜、SiON膜及其组合所构成的组。
参照图3d，光阻膜形成在第二硬掩模层329上，并且接着利用凹式栅极掩模(未示出)而被曝光与显影，以形成限定在图1中所示的凹式栅极区域103的光阻膜图案333。第二硬掩模层329利用光阻膜图案333作为蚀刻掩模而被蚀刻，以形成露出一部分缓冲层327与器件隔离结构325的凹陷区域(未示出)。在凹陷区域中露出的缓冲层327与半导体基板310被蚀刻以形成第一凹陷部335。去除光阻膜图案333。在本发明的一个实施例中，凹陷区域形成为岛状。岛状凹陷区域沿图1中所示的栅极区域105的纵向的宽度大于有源区101的宽度。此外，沿图1中所示的栅极区域105的纵向，鳍形的半导体基板337形成在器件隔离结构325的位于第一凹陷部335旁边的侧壁处。考虑到半导体基板在后续的热氧化工艺中将会损失的厚度，鳍形半导体基板337的厚度tc大于将在后续的工艺中形成的被包围通道结构的水平厚度。具体而言，鳍形半导体基板337的厚度tc的范围是从大约至大约
参照图3e，第二绝缘膜(未示出)形成在制品的整个表面上(即在第二硬掩模层329以及第一凹陷部335上)。第二绝缘膜被蚀刻，以在第一凹陷部335的侧壁处形成第二绝缘间隙壁339。在第一凹陷部335的底部露出的半导体基板310被蚀刻，以形成第二凹陷部343。在一个实施例中，用于形成第二凹陷部343的蚀刻工艺是借助等向性蚀刻方法而执行的。在此时，第二凹陷部343沿图1中所示的有源区101的纵向的宽度至少等于在图3d中所示的第一凹陷部335的宽度。此外，在图3d中所示的鳍形半导体基板337现在已与下面的半导体基板310分隔开一段给定距离，以在器件隔离结构325以及第二绝缘间隙壁339之间形成被包围通道结构340。在另一个实施例中，形成至少一个被包围通道结构340。具体而言，优选的是形成双重被包围通道结构340。在另一方面，被包围通道结构340沿图1中所示的有源区101的纵向连接半导体基板310，其中在后续的工艺中将在半导体基板310处形成源极/漏极区域。在其它实施例中，在被包围通道结构340与下面的半导体基板310之间的给定距离的范围是从大约
至大约
参照图3f，在图3d中所示的第一凹陷部335以及在图3e中所示的第二凹陷部343中所露出的器件隔离结构325被蚀刻以露出被包围通道结构340的上部以及其在器件隔离结构325旁边的部分。去除第二绝缘间隙壁339以及第二硬掩模层329，以完全露出被包围通道结构340。在本发明的一个实施例中，用于第二硬掩模层329以及第二绝缘间隙壁339的去除工艺是借助湿式蚀刻方法而执行的。
参照图3g，去除缓冲层327以露出包括被包围通道结构340的半导体基板310。栅极绝缘膜360形成在露出的半导体基板310上，以包围被包围通道结构340。栅极导电层365形成在制品的整个表面上(即在栅极绝缘膜360以及器件隔离结构325上)，以包围具有栅极绝缘膜360的被包围通道结构340，并且填充在图3d中所示的第一凹陷部335以及在图3e中所示的第二凹陷部343。栅极硬掩模层390形成在栅极导电层365上。在一个实施例中，用于缓冲层327的去除工艺是借助湿式蚀刻方法而执行的。在另一个实施例中，栅极导电层365包括下栅极导电层370与上栅极导电层380的叠层结构。此外，下栅极导电层370包括多晶硅层。上栅极导电层380选自钴(Co)层、镍(Ni)层、钛(Ti)层、氮化钛(TiN)膜、钨(W)层、氮化钨(WN)膜、铝(Al)层、铜(Cu)层、硅化钨(WSix)层、硅化钴(CoSix)层、硅化钛(TiSix)层、硅化镍(NiSix)层及其组合所构成的组。
参照图3h，栅极硬掩模层390以及栅极导电层365利用栅极掩模(未示出)作为蚀刻掩模而被蚀刻，以形成包括栅极硬掩模层图案395以及栅极电极393的栅极结构397。在此，栅极结构397包括沿图1中所示的有源区101的纵向的凹式通道结构345，以及沿图1中所示的栅极区域105的纵向的被包围通道结构340，其中被包围通道结构340被栅极电极393所包围。在另一个实施例中，栅极电极393包括下栅极电极375与上栅极电极385的叠层结构。
此外，可执行后续的工艺，例如用于形成连接插塞(landingplug)的工艺、用于形成位线触点及位线的工艺、用于形成电容器的工艺以及用于形成互联的工艺。
图4a与4b示出根据本发明的另一个实施例的用于制造半导体器件的方法。在此，图4a(i)与4b(i)是沿着根据图1的线I-I’的横向所取的横截面图，而图4a(ii)与4b(ii)是沿着根据图1的线II-II’的纵向所取的横截面图。
参照图4a，第一垫绝缘膜413以及第二垫绝缘膜415形成在半导体基板410上。光阻膜(未示出)形成在第二垫绝缘膜415上，并且接着利用器件隔离掩模(未示出)而被曝光及显影，以形成光阻膜图案(未示出)。第二垫绝缘膜415、第一垫绝缘膜413以及半导体基板410利用光阻膜图案作为蚀刻掩模而被蚀刻，以形成用于器件隔离的沟槽420。去除光阻膜图案。第二垫绝缘膜415被蚀刻掉给定厚度，以形成第二垫绝缘膜图案417，其中，在第一垫绝缘膜413上的第二垫绝缘膜415被缩小。在本发明的一个实施例中，第一垫绝缘膜413包括氧化物膜。第二垫绝缘膜415包括氮化物膜。此外，在用于第二垫绝缘膜415的蚀刻工艺期间，第二垫绝缘膜415的一侧的缩减的厚度可以根据将在后续的工艺中形成的被包围通道结构的水平厚度来加以决定。考虑到半导体基板410在后续的蚀刻及热氧化工艺中将会损失的厚度，第二垫绝缘膜415的一侧的缩减的厚度大于被包围通道结构的水平厚度。具体而言，第二垫绝缘膜415的一侧的缩减的厚度范围是从大约
至大约
参照图4b，在第二垫绝缘膜图案417下面露出的第一垫绝缘膜413被蚀刻，以露出半导体基板410。用于器件隔离的绝缘膜(未示出)形成在制品的整个表面上(即在第二垫绝缘膜图案417以及包括露出的半导体基板410的沟槽420上)。用于器件隔离的绝缘膜被抛光，直到第二垫绝缘膜图案417露出以形成器件隔离结构425为止。在一个实施例中，用于形成器件隔离结构425的抛光工艺是借助CMP方法或是回蚀方法而执行的。此外，后续的工艺可借助用于制造在图3c至3h中所示的半导体器件的方法而执行。
如上所述，根据本发明的一个实施例的被包围通道结构可利用用于器件隔离结构及凹式通道结构的蚀刻工艺而形成，由此简化用于制造半导体器件的工艺。此外，被包围通道结构的水平厚度可利用在用于形成器件隔离结构的工艺期间所形成的侧壁间隙壁来加以决定。于是，本发明的工艺余量(process margin)可被改善。由于被包围通道结构与其下面的半导体基板分隔开，所以可避免在源极/漏极区域之间的击穿。于是，器件的电流驱动力可被增加，并且器件的SCE可被改善。于是，可实现具有低电压及高速运算的半导体器件。
本发明以上的实施例是示例性的，而不是限制性的。各种替代及等同实施例都是可行的。本发明并不限于在此所述的沉积、蚀刻抛光以及形成图案等步骤的类型。本发明也不限于任何特定类型的半导体器件。例如，本发明可被实施在动态随机存取存储(DRAM)器件或是非易失性存储器件中。从本申请的公开内容可以明显看出其它的增加、减少或修改，这些增加、减少或修改都包括在所附的权利要求书的范围内。
本申请要求2006年7月28日提交的韩国专利申请No.10-2006-0071539的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
Claims (25)
1.一种半导体器件，包括：
器件隔离结构，其形成在半导体基板中，以限定有源区；
沿所述有源区的纵向的凹式通道结构，其中，所述凹式通道结构的下部的宽度大于其上部的宽度；
被包围通道结构，其形成在所述凹式通道结构中，并与所述有源区下面的半导体基板分隔开一段给定距离，所述被包围通道结构连接源极/漏极区域；以及
栅极电极，其包围所述被包围通道结构。
2.根据权利要求1所述的半导体器件，其中，沿栅极区域的纵向形成至少一个被包围通道结构。
3.根据权利要求1所述的半导体器件，其中，所述给定距离的范围是从100
至2,000
4.根据权利要求1所述的半导体器件，其中，所述被包围通道结构沿所述栅极区域的纵向的水平宽度范围是从50
至1,000
5.一种用于制造半导体器件的方法，所述方法包括：
在半导体基板中形成器件隔离结构，以形成有源区；
借助凹式掩模来蚀刻所述有源区，以形成凹式通道结构，其中，所述凹式通道结构沿着所述有源区的纵向，并且所述凹式通道结构的下部的宽度大于其上部的宽度，被包围通道结构形成在所述凹式通道结构中，并与所述有源区下面的半导体基板分隔开一段给定距离；以及
形成包括栅极硬掩模层图案以及栅极电极的栅极结构，其中，所述栅极电极填充所述凹式通道结构，以包围所述被包围通道结构。
6.根据权利要求5所述的方法，其中，形成器件隔离结构的工艺包括：
在所述半导体基板上形成垫绝缘膜图案，以限定所述有源区；
在所述垫绝缘膜图案的侧壁处形成间隙壁；
利用所述间隙壁及所述垫绝缘膜图案作为蚀刻掩模来蚀刻所述半导体基板，以形成沟槽；
去除所述间隙壁，以露出所述间隙壁下面的半导体基板；
形成用于器件隔离的绝缘膜，以填充所述沟槽，所述沟槽包括在所述间隙壁下面露出的半导体基板；以及
抛光所述用于器件隔离的绝缘膜，直到所述垫绝缘膜露出以形成器件隔离结构为止。
7.根据权利要求6所述的方法，其中，所述垫绝缘膜包括氮化物膜。
8.根据权利要求6所述的方法，其中，所述间隙壁的宽度范围是从100
至1,200
9.根据权利要求6所述的方法，其中，用于所述间隙壁的去除工艺是借助湿式蚀刻方法而执行的。
10.根据权利要求6所述的方法，还包括在所述沟槽以及所述用于器件隔离的绝缘膜之间的界面处形成薄膜，所述薄膜选自热氧化物膜、氮化物膜、氧化物膜及其组合所构成的组。
11.根据权利要求6所述的方法，其中，去除所述间隙壁的步骤是借助湿式蚀刻方法而执行的。
12.根据权利要求5所述的方法，其中，形成器件隔离结构的工艺包括：
在所述半导体基板上形成垫绝缘膜图案，以限定所述有源区；
利用所述垫绝缘膜图案作为蚀刻掩模来蚀刻所述半导体基板，以形成沟槽；
去除所述垫绝缘膜图案的给定厚度，以露出在所述有源区的边缘处的半导体基板；以及
形成器件隔离结构，以填充所述沟槽，所述沟槽包括在所述有源区的边缘处露出的半导体基板。
13.根据权利要求12所述的方法，其中，所述垫绝缘膜图案的一侧所去除的水平厚度范围是从100
至1,200
14.根据权利要求5所述的方法，其中，蚀刻所述有源区的工艺包括：
在所述有源区上形成硬掩模层图案以限定凹陷区域；
蚀刻在所述凹陷区域的底部露出的半导体基板，以形成第一凹陷部，其中沿栅极区域的纵向，鳍形的半导体基板形成在所述器件隔离结构的位于所述第一凹陷部旁边的侧壁处；
在所述第一凹陷部以及所述硬掩模层图案的侧壁处形成凹陷部侧壁间隙壁；
借助利用所述凹陷部侧壁间隙壁作为蚀刻掩模来蚀刻在所述第一凹陷部的底部露出的半导体基板，以形成第二凹陷部，其中，被包围通道结构形成在所述第一凹陷部中，并与其下面的半导体基板分隔开一段给定距离；
蚀刻在所述被包围通道结构以及所述硬掩模层图案之间露出的器件隔离结构，以露出所述被包围通道结构；以及
去除所述硬掩模层图案以露出所述半导体基板。
15.根据权利要求14所述的方法，其中，形成硬掩模层图案的工艺包括：
在所述半导体基板以及所述器件隔离结构上形成硬掩模层；
在所述硬掩模层上形成光阻膜；
借助岛状凹式掩模来曝光及显影所述光阻膜，以形成限定所述凹陷区域的光阻膜图案；
利用所述光阻膜图案作为蚀刻掩模来蚀刻所述硬掩模层，以形成硬掩模层图案；以及
去除所述光阻膜图案。
16.根据权利要求15所述的方法，其中，所述岛状凹式掩模沿所述栅极区域的纵向的宽度大于所述有源区的宽度。
17.根据权利要求15所述的方法，其中，所述硬掩模层选自氧化物膜、多晶硅层及其组合所构成的组。
18.根据权利要求14所述的方法，其中，用于形成所述第二凹陷部的蚀刻工艺是借助等向性蚀刻方法而执行的。
19.根据权利要求14所述的方法，其中至少一个鳍形的半导体基板沿所述栅极区域的纵向，在所述有源区下面的半导体基板中形成。
20.根据权利要求14所述的方法，其中，所述给定距离的范围是从100
至2,000
21.根据权利要求5所述的方法，其中，形成栅极结构的工艺包括：
形成包围所述被包围通道结构的栅极导电层，以填充所述凹式通道结构；
在所述栅极导电层上形成栅极硬掩模层；以及
利用栅极掩模作为蚀刻掩模来对所述栅极硬掩模层以及所述栅极导电层形成图案，以形成栅极结构。
22.根据权利要求21所述的方法，其中，所述栅极导电层包括下栅极导电层与上栅极导电层的叠层结构。
23.根据权利要求22所述的方法，其中，所述下栅极导电层包括多晶硅层。
24.根据权利要求22所述的方法，其中，所述上栅极导电层选自钴层、镍层、钛层、氮化钛膜、钨层、氮化钨膜、铝层、铜层、硅化钨层、硅化钴层、硅化钛层、硅化镍层及其组合所构成的组。
25.根据权利要求5所述的方法，还包括在包括所述被包围通道结构的露出的半导体基板上形成栅极绝缘膜。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090916 Termination date: 20131123 |