CN102651305B - 一种ω形鳍片的制备方法 - Google Patents
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Abstract
本申请公开了一种Ω形鳍片的制备方法，包括：在半导体衬底上形成介质层；刻蚀所述介质层及半导体衬底以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片；在所述鳍片的侧壁形成侧墙；进一步刻蚀所述凹槽及鳍片底部的半导体衬底形成Ω形鳍片；在所述Ω形鳍片的下方和凹槽的底部形成隔离介质层。其中，除所述Ω形鳍片底部通过较窄的硅条与半导体衬底相连以外，其余部分与半导体衬底之间通过隔离介质层隔离开。本发明在体硅衬底上制备Ω形鳍片，采用传统的基于准平面的自顶向下工艺，实现了与CMOS平面工艺的良好兼容，并且易于集成。
Description
技术领域
本发明属于半导体技术领域，尤其涉及一种Ω形鳍片的制备方法。
背景技术
随着集成电路产业按照Moore定律持续向前发展，CMOS器件的特征尺寸持续缩小，平面体硅CMOS结构器件遇到了严峻的挑战。为了克服这些问题，各种新结构器件应运而生。在众多新结构器件中，鳍型场效应晶体管(FinFET)被认为是最有可能替代平面体硅CMOS器件的新结构器件之一，成为国际研究的热点。
FinFET结构器件初期主要制备在SOI衬底上，工艺较体硅衬底而言较为简单。但是SOI FinFET存在制备成本高，散热性差，存在浮体效应和自加热效应等缺点。为了克服SOI FinFET存在的问题，研究人员开始研究采用体硅衬底来制备FinFET器件，即BulkFinFET。基于Bulk FinFET的DRAM、SRAM等产品已经取得了应用。但是一般的Bulk FinFET结构器件较SOI FinFET器件而言仍然具有以下缺点：SCE效应抑制效果不十分理想；沟道底部的鳍片内仍然会形成泄漏电流路径造成泄漏电流较大；杂质剖面控制困难。
由于鳍片是FinFET结构器件核心结构，其形状和结构与FinFET器件的性能具有十分密切的联系。为了克服SOI FinFET以及一般Bulk FinFET器件存在的问题，设计出合理的鳍片结构及制备方案成为迫切的需求。这对于FinFET结构器件的应用以及半导体产业的发展具有重要意义。
发明内容
本发明目的在于提供一种新的、易于集成的、与平面CMOS工艺兼容性好的鳍片的制备方法，能够克服SOI FinFET和一般BulkFinFET器件存在的缺点。
为了实现上述目的，本发明的主要步骤包括：在半导体衬底上形成介质层；刻蚀所述介质层及半导体衬底以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片；在所述鳍片的侧壁形成侧墙；进一步刻蚀所述凹槽及鳍片底部的半导体衬底形成Ω形鳍片；在所述Ω形鳍片的下方和凹槽的底部形成隔离介质层。
优选地，所述介质层包括SiO2、TEOS或Si3N4。
优选地，所述鳍片的宽度为10-60nm。
优选地，所述在所述鳍片的侧壁形成侧墙的步骤包括：在所述半导体衬底上形成第二介质层；刻蚀所述第二介质层以形成侧墙。
优选地，所述刻蚀所述凹槽及鳍片底部的半导体衬底形成Ω形鳍片的步骤包括：采用各向同性的刻蚀方法进一步刻蚀所述凹槽以使所述凹槽进一步延伸到所述半导体衬底中，同时凹槽向鳍片底部延伸，控制刻蚀工艺以保证在鳍片底部仍保留一部分衬底不被刻蚀，在鳍片底部形成一部分较窄的硅条，最终形成Ω形鳍片。
优选地，所述隔离介质层包括填充介质层，所述在所述Ω形鳍片和凹槽的下方的形成隔离介质层的步骤包括：在半导体衬底上形成填充介质层；进一步CMP和回刻填充介质层将Ω形鳍片上半部分露出，而较窄的下半部分仍被填充介质层包裹，从而在凹槽的底部留有一层填充介质层形成隔离介质层；所述隔离介质层的厚度为50-300nm。
在本发明的优选实施例，所述半导体衬底为体硅衬底。
从上述技术方案可以看出，本发明有以下有益效果：
1、本发明提供的这种Ω形鳍片的制备方法，在体硅衬底上实现了鳍片的制备，有利于在体硅衬底上实现鳍型场效应晶体管的制备，降低了制备成本；
2、本发明提供的这种Ω形鳍片的制备方法，制备工艺简单可行，易于集成，与平面CMOS工艺兼容性好；可以避免采用SOI器件所采用源漏选择性外延等方法来降低源漏的串连电阻，有利于进一步降低对设备的依赖性，易于实现。
3、本发明提供的这种Ω形鳍片的制备方法，既能够获得与一般的Bulk FinFET类似的散热能力，克服了SOI FinFET散热不好的缺点；同时有效的减少了泄漏电流路径，避免了采用离子注入形成穿通阻止层(PTS：Punchthrough Stopper)带来的杂质剖面难以控制问题，有效地克服了一般Bulk FinFET器件泄漏电流大的缺点。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-7示出了根据本发明实施例的方法制备Ω形鳍片的流程中对应的各结构剖面图；
附图标记说明：
101，Si衬底；102，STI隔离；103，介质层；104，凹槽结构；105，鳍片；106，侧墙；107，填充介质层；
应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
图1～7详细示出了根据本发明实施例制备Ω形鳍片的各步骤对应的结构剖面图。以下，将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。
首先参考图1，在半导体衬底101上形成浅沟槽隔离(STI，Shallow Trench Isolation)102。具体地，所述半导体衬底101可以是半导体制造领域中常用的衬底材料，对于本发明的实施例，优选采用体Si衬底。
接着如图2所示，在半导体衬底101上形成介质层103。所述介质层103可以包括：SiO2、TEOS、Si3N4或其他介质材料，在本发明的实施例中优选为SiO2，可以通过热生长形成，厚度约为30-70nm，该介质层103可以在后续的刻蚀过程中能够有效地保护后续形成的鳍片。
图3A示出了沿半导体衬底101表面的示意图，图3B为图3A中AA’方向的剖视图。如图3A、3B所示，对所述衬底101进行刻蚀以嵌入半导体衬底101中形成至少两个凹槽104。图中仅示出两个凹槽，对于本领域的普通技术人员来说，可知可以有任意多的凹槽。刻蚀形成所述凹槽104的方法例如可以是：采用电子束曝光正性抗蚀剂并反应离子刻蚀形成陡直的宽度约为200-400nm*200-400nm、间距为10-60nm的两相邻凹槽104。凹槽的形状只是示例，本发明对此不做限制。在凹槽之间形成了鳍片105，所述鳍片105也称为硅岛(SiliconIsland)，鳍片的宽度可以根据实际需要选择，例如10-60nm。
图4为图3A所示方向的结构在形成侧墙106之后的示意图。如图4所示，在所述鳍片105的两侧形成侧墙106。所述侧墙106的结构可以是单层或多层的，可以是“D”型侧墙或“I”型侧墙或其他形状的侧墙，本发明对此不做限制。侧墙106的形成有利于保护鳍片105在后续的刻蚀过程中不被破坏。首先，在整个半导体结构上覆盖第二介质层，例如可以是：SiO2、TEOS或其他介质材料，在本发明的实施例中优选为TEOS，可以通过化学气相淀积、原子层淀积或其他方法形成，厚度约为20-60nm。接着对所述第二介质层进行刻蚀，例如采用反应离子刻蚀(RIE，Reactive Ion Etch)，从而形成了侧墙106。
接着，参考图5，在所述凹槽104及鳍片105底部的半导体衬底形成Ω形鳍片(105和105’)。具体地，进一步刻蚀所述凹槽104以使所述凹槽104进一步延伸到所述半导体衬底101中，所述凹槽104延伸的部分增大，同时凹槽104向鳍片105底部延伸，控制刻蚀工艺以保证在鳍片105底部仍保留一部分半导体衬底101不被刻蚀，在鳍片105底部形成一部分较窄的硅条105’，最终形成底部延伸的凹槽104’和Ω形鳍片(105和105’)。进一步刻蚀凹槽104的方法可以采用各向同性的干法或湿法刻蚀，优选地可以采用干法进一步刻蚀所述凹槽104进入到鳍片105底部所在平面下方的衬底101中100-300nm的深度，或者也可以采用湿法腐蚀的方法进行刻蚀。刻蚀过程中应当根据所述鳍片105的厚度控制腐蚀的速度和时间以保证腐蚀过程中鳍片底部的硅衬底不会被全部横向腐蚀掉，以便在鳍片105底部形成硅条105’。由于该Ω形鳍片(105和105’)在底部有窄硅条105’与半导体衬底101相连，且硅的散热能力远大于隔离介质层，因此保证了该结构鳍型场效应晶体管与一般的Bulk FinFET相比也具有较好的散热能力，克服了SOI FinFET散热不好的缺点；同时由于该硅条105’的尺寸比较小，有效的减少了泄漏电流路径，避免了采用离子注入形成穿通阻止层(PTS：Punchthrough Stopper)带来的杂质剖面难以控制问题，有效地克服了一般Bulk FinFET器件泄漏电流大的缺点。
接着参考图6、图7，在所述凹槽104’底部的半导体衬底形成隔离介质层107’。具体地，首先，如图6所示在半导体衬底上淀积一层填充介质层107，将整个凹槽104’全部填满。所述填充介质层107可以包括：SiO2、TEOS、低温氧化物(LTO，low temperature oxide)或其他介质材料，在本发明的实施例中优选为TEOS，可以通过化学气相淀积(CVD)形成，厚度约为250-500nm。接着，如图7所示进一步回刻填充介质层107将鳍片105完全露出而窄硅条105’仍被填充介质层107包裹，在凹槽的底部留有一层填充介质层做为器件与衬底之间的隔离介质层107’。该隔离介质层107’有利于抑制底部寄生晶体管，降低器件的寄生电容，提高器件的性能。回刻的过程中同时将鳍片105顶部的介质层以及两侧的侧墙同时去除。
这样就形成了根据本发明的实施例得到的Ω形鳍片结构。在图7所示的结构中，凹槽底部的半导体有一层隔离介质层107’，有利于抑制底部寄生晶体管，降低器件的寄生电容，提高器件的性能。
此外，本发明的实施例能够在体硅衬底上实现了Ω形鳍片的制备。该方法采用传统的基于准平面的自顶向下工艺，制备工艺简单可行，与CMOS平面工艺具有良好的兼容性，并且易于集成。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (7)
1.一种Ω形鳍片的制备方法，包括：
在半导体衬底上形成介质层；
刻蚀所述介质层及半导体衬底以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片；
在所述鳍片的侧壁形成侧墙；
采用各向同性的刻蚀方法进一步刻蚀所述凹槽以使所述凹槽进一步延伸到所述半导体衬底中，同时凹槽向鳍片底部延伸，控制刻蚀工艺以保证在鳍片底部仍保留一部分半导体衬底不被刻蚀，在鳍片底部形成一部分较窄的硅条，以形成Ω形鳍片，该Ω形鳍片的顶面与衬底的顶面实质上持平；
在所述Ω形鳍片的下方和凹槽的底部形成隔离介质层，其中Ω形鳍片较窄的下半部分全部被该隔离介质层包围，
其中，除所述Ω形鳍片底部通过较窄的硅条与半导体衬底相连以外，其余部分与半导体衬底之间通过隔离介质层隔离开。
2.根据权利要求1所述的方法，其中，所述介质层包括SiO2、TEOS或Si3N4。
3.根据权利要求1所述的方法，其中，所述鳍片的宽度为10-60nm。
4.根据权利要求1所述的方法，其中，所述在所述鳍片的侧壁形成侧墙的步骤包括：
在所述半导体衬底上形成第二介质层；
刻蚀所述第二介质层以形成侧墙。
5.根据权利要求1所述的方法，所述隔离介质层包括填充介质层，所述在所述Ω形鳍片和凹槽的下方的形成隔离介质层的步骤包括：
在半导体衬底上形成填充介质层；
进一步CMP和回刻填充介质层将Ω形鳍片上半部分露出，而较窄的下半部分仍被填充介质层包裹，从而在凹槽的底部留有一层填充介质层形成隔离介质层。
6.根据权利要求5所述的方法，其中，所述隔离介质层的厚度为50-300nm。
7.根据权利要求1至6中任一项所述的方法，其中，所述半导体衬底为体硅衬底。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3226302A1 (en) * | 2016-03-30 | 2017-10-04 | Semiconductor Manufacturing International Corporation (Shanghai) | Method for fabricating finfet structure |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103794497B (zh) * | 2012-10-29 | 2017-08-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| CN105632916A (zh) * | 2016-02-22 | 2016-06-01 | 国家纳米科学中心 | 一种变截面硅孔和硅通道的刻蚀方法 |
| CN107799420A (zh) * | 2016-09-05 | 2018-03-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN113451121A (zh) * | 2020-03-24 | 2021-09-28 | 广东汉岂工业技术研发有限公司 | FinFET器件的鳍片制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101114651A (zh) * | 2006-07-28 | 2008-01-30 | 海力士半导体有限公司 | 具有被包围通道晶体管的半导体器件 |
| CN101388344A (zh) * | 2007-09-11 | 2009-03-18 | 硅绝缘体技术有限公司 | 多栅极场效应晶体管结构及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7863674B2 (en) * | 2003-09-24 | 2011-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors formed on bulk substrates |
| JP2009021503A (ja) * | 2007-07-13 | 2009-01-29 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| KR101113794B1 (ko) * | 2008-08-04 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
-
2011
- 2011-02-25 CN CN201110046371.XA patent/CN102651305B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101114651A (zh) * | 2006-07-28 | 2008-01-30 | 海力士半导体有限公司 | 具有被包围通道晶体管的半导体器件 |
| CN101388344A (zh) * | 2007-09-11 | 2009-03-18 | 硅绝缘体技术有限公司 | 多栅极场效应晶体管结构及其制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3226302A1 (en) * | 2016-03-30 | 2017-10-04 | Semiconductor Manufacturing International Corporation (Shanghai) | Method for fabricating finfet structure |
| US10084092B2 (en) | 2016-03-30 | 2018-09-25 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for fabricating FinFET structure |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102651305A (zh) | 2012-08-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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Effective date of registration: 20220425 Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd. Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd. |
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