CN107799420A - 一种半导体器件及其制作方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，在所述半导体衬底上形成鳍片；在所述鳍片之间的半导体衬底中形成用于形成隔离结构的沟槽；填充所述沟槽形成隔离结构；在所述鳍片上形成栅极以及位于栅极两侧的源极和漏极，其中，所述沟槽顶部延伸至所述鳍片底部，所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分。该制作方法可以最大程度使所述鳍结构与半导体衬底隔离，从而减小结泄露问题和短沟道效应。该半导体器件和电子装置具有类似的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体技术的发展，集成电路尤其是超大规模集成电路中的主要器件金属-氧化物-半导体场效应晶体管(简称MOSFET)的几何尺寸一直在不断缩小，半导体器件的特征尺寸已经缩小到纳米级别。半导体器件在这种特征尺寸下，传统平面制作半导体器件的方法无法适用了。于是人们提出了各种新型的半导体器件结构，其中鳍式场效应晶体管(FinFET)是用于22nm及以下工艺节点的先进半导体器件结构，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应。
与此同时，超浅结、预非晶化注入、应力工程等用于优化LDD和halo掺杂轮廓以改善器件性能，但是在性能和短沟道效应之间取得平衡越来越成为一个大问题。对于FinFET器件，为了更好地克服短沟道效应，各个鳍片之间采用隔离结构分离，以提高鳍片之间以及鳍片与衬底之间的隔离，虽然这可以进一步克服短沟道效应，但是由于鳍片的掺杂浓度高于衬底，并且为了便于后续形成接触，鳍片源漏极会选择外延工艺以生长形成较大的接触面积的源漏极，这样由于鳍片下方对应的衬底区域掺杂浓度低，容易造成从上倒下的扩散，导致了极大的结泄露问题。
因此，有必要提出一种新的制作方法，以解决上述存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以减小短沟道效应和结泄露问题。
本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，在所述半导体衬底上形成鳍片；在所述鳍片之间的半导体衬底中形成用于形成隔离结构的沟槽；填充所述沟槽形成隔离结构；在所述鳍片上形成栅极以及位于栅极两侧的源极和漏极，其中，所述沟槽顶部延伸至所述鳍片底部，所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分。
优选地，在所述鳍片之间的半导体衬底中形成用于形成隔离结构的沟槽的步骤包括：在所述鳍片之间的半导体衬底中形成凹槽，所述凹槽延伸至所述鳍片底部；对所述凹槽进行过刻蚀以形成所述用于形成隔离结构的沟槽。
优选地，所述凹槽呈三角形或T型状。
优选地，使用氢氧化钾刻蚀所述半导体衬底以形成所述凹槽。
优选地，使用氢氧化钾沿<100>晶向刻蚀所述半导体衬底以形成三角形或T型状凹槽。
优选地，所述过刻蚀包括湿法过刻蚀和干法过刻蚀。
优选地，通过所述湿法过刻蚀对所述凹槽进行圆角化处理。
优选地，所述源极和漏极通过外延工艺形成。
本发明提出的半导体器件的制作方法，所述用于形成隔离结构的槽延伸至所述鳍片底部的半导体衬底中，使得所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分，这样可以最大程度使所述鳍结构与半导体衬底隔离，从而减小结泄露问题和短沟道效应。
本发明另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，位于所述半导体衬底上的鳍片，位于所述鳍片之间的半导体衬底中的隔离结构，以及位于所述鳍片上的栅极和栅极两侧的源极和漏极，其中，所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分。
示例性地，所述隔离结构延伸至鳍片下方的部分呈三角形。
本发明提出的半导体器件，可以有效克服结泄露问题和短沟道效应。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图2A～图2G示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图3示出了根据本发明一实施方式的半导体器件的剖视图；
图4示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，由于鳍片下方对应的衬底区域掺杂浓度低，容易造成从上到下的扩散，导致了极大的结泄露问题。本发明针对这种情况，提出一种半导体器件的制作方法，其可以减小短沟道效应和结泄露问题。如图1所示，该制作方法包括：步骤101：提供半导体衬底，在所述半导体衬底上形成鳍片；步骤102：在所述鳍片之间的半导体衬底中形成用于形成隔离结构的沟槽；步骤103：填充所述沟槽形成隔离结构；步骤104：在所述鳍片上形成栅极以及位于栅极两侧的源极和漏极，其中，所述间隙壁的高度低于所述自对准硬掩膜层，所述间隙壁被所述蚀刻停止层完全包裹，其中，所述沟槽顶部延伸至所述鳍片底部，所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分。
本发明提出的半导体器件的制作方法，所述用于形成隔离结构的槽延伸至所述鳍片底部的半导体衬底中，使得所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分，这样可以最大程度使所述鳍结构与半导体衬底隔离，从而减小结泄露问题和短沟道效应。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图2A～图2G对本发明一实施方式的半导体器件的制作方法做详细描述。其中图2A～图2G示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图。
首先，如图2A所示，提供半导体衬底200，在半导体衬底200上形成鳍片201。
其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底200上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底200中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
鳍片201可以常用的方法形成，例如首先在半导体衬底200上形成硬掩膜层202，然后通过光刻刻蚀工艺图形化硬掩膜层202，以定义出鳍片图案，然后再以硬掩膜层202为掩膜通过合适的干法或湿法刻蚀工艺刻蚀衬底200，以形成鳍片201。
进一步地，鳍片201的材料可以与衬底相同，也可以与衬底不同。当鳍片201与衬底200材料不同时，还包括在衬底200上沉积相应材料或对衬底200进行掺杂以获得相应材料的步骤。示例性地，在本实施例中，鳍片201采用单晶硅。当然，在其他实施例中，鳍片201也可以采用其他合适的半导体材料，例如硅锗。
接着，如图2B所示，在所述鳍片201之间的半导体衬底200中形成凹槽203，所述凹槽203延伸至所述鳍片201底部。
具体地，通过合适的湿法或干法刻蚀工艺刻蚀鳍片201之间的半导体衬底200，以形成凹槽203，其中凹槽203延伸至鳍片201底部，这样可以减小鳍片201底部的面积，有利于减少结泄露问题。示例性地，在本实施例中，采用氢氧化钾(KOH)沿衬底200的<100>晶向刻蚀，从而形成三角形凹槽203，该三角形凹槽203的两端延伸至鳍片201底部。
可以理解的是，在其他实施例中，也可以采用其他合适的刻蚀方法来形成凹槽203，并且凹槽203的形状不局限于三角形，而可以是其他合适形状，例如T型状，只要其凹槽延伸至鳍片201底部，减少鳍片201与衬底200的接触面积即可。
接着，如图2C和图2D所示，对凹槽203进行过刻蚀，以形成用于形成隔离结构的沟槽204。
具体地，通过合适的湿法或干法刻蚀工艺对对凹槽203进行过刻蚀，以形成用于形成隔离结构的沟槽204。所述湿法刻蚀工艺艺包括但不限于稀释的氢氟酸等。所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
示例性地，在本实施例中，首先如图2C所示，采用诸如氢氟酸的湿法刻蚀工艺对凹槽203进行过刻蚀，以对凹槽203进行圆角化处理，避免存在尖端，导致漏电增加。
接着，如图2D所示，通过干法刻蚀工艺对凹槽203进行过刻蚀，以形成用于形成隔离结构的沟槽204。其中，干法刻蚀可采用CF4、NF3或SF6气体，在压强0.1～20mT、功率:100～3000w,流速:20～2000sccm,温度:0～100度的工艺条件下进行。
沟槽204包括位于鳍片201之间半导体衬底中并垂于半导体衬底200的部分，和延伸至鳍片201底部的半导体衬底中的部分，其中延伸至鳍片201底部的半导体衬底中的部分示例性地呈三角形状。
接着，如图2E所示，填充所述沟槽204以形成隔离结构205。
具体地，可以通过本领域常用的方法填充所述沟槽204以形成隔离结构205。示例性地，例如，首先通过热氧化法在沟槽204的侧壁和底部上形成线性氧化层(linearoxide)，以具有良好的界面性能，并且方便后续隔离材料的沉积。可以理解的是，在通过热氧化法形成线性氧化层时，会消耗部分衬底200，这使得鳍片201底部与衬底200的接触面积进一步减小。当形成线性氧化层(linear oxide)之后，可以通过常用的CVD(化学气相沉积)、HDP(高密度等离子体)等工艺填充应力较高的隔离材料，以形成隔离结构205。
最后，如图2F和图2G所示，在鳍片201上形成栅极和位于栅极两侧的源极和漏极。
栅极和位于栅极两侧的源极和漏极的结构和制作与其他FinFET器件一致，例如如图2F所示，在鳍片201上沉积栅极介电层206和栅极材料层207，然后通过光刻和刻蚀工艺进行图形化从而形成栅极。其中，栅极介电层206可以采用氧化、氮化物、氮氧化物和高K材料中的一种或几种的组合。可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。栅极材料层207示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。
源漏极的制作过程同样采用本领域常用的方法，例如包括LDD诸如、HALO注入、源漏极掺杂等。此外，优选地，源漏极通过外延工艺形成，以获得接触面积较大的源漏极。示例性地，对于PMOS器件，源极和漏极掺杂元素为硼(B)或氟化硼(BF2)，对于NMOS器件源极和漏极掺杂元素为砷或磷，掺杂可以通过离子注入工艺完成，示例性地，注入能量为10KeV～30KeV，注入剂量为1E15～2E15/cm3，注入角度为0～5度。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，例如形成层间介电层、金属栅极的步骤。
本实施例提出的半导体器件的制作方法，所述用于形成隔离结构的槽延伸至所述鳍片底部的半导体衬底中，使得所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分，这样可以最大程度使所述鳍结构与半导体衬底隔离，从而减小结泄露问题和短沟道效应。
实施例二
本发明还提供一种采用上述方法制作的半导体器件，如图3所示，该半导体器件包括：半导体衬底300，位于所述半导体衬底300上的鳍片301，位于所述鳍片之间的半导体衬底中的隔离结构303，以及位于所述鳍片上的栅极和栅极两侧的源极和漏极，其中，所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分。
其中半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底300的构成材料选用单晶硅。
鳍片301可以采用衬底相同的材料，也可以采用不同的材料。例如示例性，鳍片301可以采用单晶硅材料，也可以采用诸如硅锗等半导体材料，从而进一步提高载流子迁移率，提高器件性能。鳍片301可以常用的方法形成，例如首先在半导体衬底300上形成硬掩膜层302，然后通过光刻刻蚀工艺图形化硬掩膜层302，以定义出鳍片图案，然后再以硬掩膜层302为掩膜通过合适的干法或湿法刻蚀工艺刻蚀衬底300，以形成鳍片301。
隔离结构303包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分，这样可以更好使鳍片与半导体衬底隔离，从而减少结泄露问题和短沟道效应。示例性地，所述隔离结构延伸至鳍片下方的部分呈三角形。
栅极、源极和漏极采用的材料结构，例如栅极包括栅极介电层304和栅极电极层305，源极和漏极包括采用外延工艺形成，以增大接触面积，降低接触电阻。示例性地，对于PMOS器件，源极和漏极掺杂元素为硼(B)或氟化硼(BF2)，对于NMOS器件源极和漏极掺杂元素为砷或磷，掺杂可以通过离子注入工艺完成，示例性地，注入能量为10KeV～30KeV，注入剂量为1E15～2E15/cm3，注入角度为0～5度。
本实施例的半导体器件，可以有效克服结泄露问题和短沟道效应。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，位于所述半导体衬底上的鳍片，位于所述鳍片之间的半导体衬底中的隔离结构，以及位于所述鳍片上的栅极和栅极两侧的源极和漏极，其中，所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。
鳍片可以采用衬底相同的材料，也可以采用不同的材料。例如示例性，鳍片可以采用单晶硅材料，也可以采用诸如硅锗等半导体材料，从而进一步提高载流子迁移率，提高器件性能。
隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分，这样可以更好使鳍片与半导体衬底隔离，从而减少结泄露问题和短沟道效应。示例性地，所述隔离结构延伸至鳍片下方的部分呈三角形。
栅极、源极和漏极采用的材料结构，例如栅极包括栅极氧化层和栅极电极层，源极和漏极包括采用外延工艺形成，以增大接触面积，降低接触电阻。示例性地，对于PMOS器件，源极和漏极掺杂元素为硼(B)或氟化硼(BF2)，对于NMOS器件源极和漏极掺杂元素为砷或磷，掺杂可以通过离子注入工艺完成，示例性地，注入能量为10KeV～30KeV，注入剂量为1E15～2E15/cm3，注入角度为0～5度。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
本发明实施例的电子装置，由于所包含的半导体器件可以有效克服结泄露问题和短沟道效应，因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，在所述半导体衬底上形成鳍片；
在所述鳍片之间的半导体衬底中形成用于形成隔离结构的沟槽；
填充所述沟槽形成隔离结构；
在所述鳍片上形成栅极以及位于栅极两侧的源极和漏极，
其中，所述沟槽顶部延伸至所述鳍片底部，所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述鳍片之间的半导体衬底中形成用于形成隔离结构的沟槽的步骤包括：
在所述鳍片之间的半导体衬底中形成凹槽，所述凹槽延伸至所述鳍片底部；
对所述凹槽进行过刻蚀以形成所述用于形成隔离结构的沟槽。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述凹槽呈三角形或T型状。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，使用氢氧化钾刻蚀所述半导体衬底以形成所述凹槽。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，使用氢氧化钾沿<100>晶向刻蚀所述半导体衬底以形成三角形或T型状凹槽。
6.根据权利要求5所述的半导体器件的制作方法，所述过刻蚀包括湿法过刻蚀和干法过刻蚀。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，通过所述湿法过刻蚀对所述凹槽进行圆角化处理。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述源极和漏极通过外延工艺形成。
9.一种半导体器件，其特征在于，包括：半导体衬底，位于所述半导体衬底上的鳍片，位于所述鳍片之间的半导体衬底中的隔离结构，以及位于所述鳍片上的栅极和栅极两侧的源极和漏极，其中，所述隔离结构包括位于所述鳍片之间的半导体衬底中的部分和位于所述鳍片下方半导体衬底中的部分。
10.根据权利要求9所述的半导体器件，其特征在于，所述隔离结构延伸至鳍片下方的部分呈三角形。
11.一种电子装置，其特征在于，包括如权利要求9或10所述的半导体器件以及与所述半导体器件相连接的电子组件。
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| CN102034714A (zh) * | 2009-10-07 | 2011-04-27 | 格罗方德半导体公司 | 在块体半导体材料上用于形成隔离的鳍部结构的方法 |
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