CN107919368A - 一种半导体器件及其制造方法、电子装置 - Google Patents
一种半导体器件及其制造方法、电子装置 Download PDFInfo
- Publication number
- CN107919368A CN107919368A CN201610881311.2A CN201610881311A CN107919368A CN 107919368 A CN107919368 A CN 107919368A CN 201610881311 A CN201610881311 A CN 201610881311A CN 107919368 A CN107919368 A CN 107919368A
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- clearance wall
- virtual
- gate structure
- pmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 149
- 238000000034 method Methods 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 239000000463 material Substances 0.000 claims abstract description 72
- 239000010410 layer Substances 0.000 claims description 87
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 15
- 239000011241 protective layer Substances 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000012212 insulator Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- -1 halo ion Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 125000001475 halogen functional group Chemical group 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000011469 building brick Substances 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000035755 proliferation Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 229910052986 germanium hydride Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 230000001617 migratory effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000026267 regulation of growth Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
Abstract
本发明提供了一种半导体器件及其制造方法、电子装置。所述方法包括：提供半导体衬底，在半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上依次形成有间隙壁和虚拟间隙壁；以所述虚拟间隙壁为掩膜蚀刻所述虚拟间隙壁两侧的半导体衬底，以在半导体衬底中形成凹槽；去除所述虚拟间隙壁，以露出所述间隙壁和所述半导体衬底；在所述凹槽中以及所述凹槽和所述间隙壁之间露出的所述半导体衬底上生长半导体材料层，以形成抬升源漏。通过所述方法使得所述抬升源漏到沟道的距离增加，并且可以通过所述虚拟间隙壁的厚度进行调节，而且所述间隙壁的厚度得以保持，同时沟道的电子也没有被牺牲掉，通过所述方法进一步提高了所述半导体器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出；同时又更加紧凑，提高了器件的集成度，因此在模拟电路(analog circuits)和静态存储器(SRSMs)中得到广泛应用。
在半导体技术领域中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术(stress engineering)越来越受到业界的关注。
应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率，例如：通过锗硅(SiGe)工艺改善PMOS的性能，通过磷硅(SiP)工艺来改善NMOS的性能。
在NMOS中可以通过增加SiP中P的浓度来提高所述NMOS的应力性能，但是所述P还起到掺杂剂的作用，因此所述P会发生横向扩散，造成不可控制的短沟道效应，因此所述P的浓度以及所述SiP的距离需要严格控制，给器件制备带来挑战。
因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上依次形成有间隙壁和虚拟间隙壁；
以所述虚拟间隙壁为掩膜蚀刻所述虚拟间隙壁两侧的所述半导体衬底，以在所述半导体衬底中形成凹槽；
去除所述虚拟间隙壁，以露出所述间隙壁和所述半导体衬底；
在所述凹槽中以及所述凹槽和所述间隙壁之间露出的所述半导体衬底上生长半导体材料层，以形成抬升源漏。
可选地，所述半导体材料层包括SiP层。
可选地，在所述半导体衬底上形成有鳍片，所述栅极结构环绕所述鳍片设置。
可选地，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区内和所述PMOS区内的所述半导体衬底上分别形成有环绕鳍片设置的NMOS栅极结构和PMOS栅极结构；
在所述NMOS区内和所述PMOS区内依次形成间隙壁材料层和虚拟间隙壁材料层；
在所述PMOS区内形成保护层，以覆盖所述PMOS区；
图案化所述NMOS区内的所述虚拟间隙壁材料层和所述间隙壁材料层，以在所述NMOS栅极结构的侧壁上形成所述间隙壁和所述虚拟间隙壁，并露出所述虚拟间隙壁两侧的所述鳍片；
以所述虚拟间隙壁为掩膜蚀刻所述NMOS栅极结构两侧的所述鳍片，以在所述NMOS区形成所述凹槽。
可选地，在形成所述凹槽之后，所述方法还进一步包括去除所述PMOS区内的所述保护层的步骤。
可选地，在去除所述保护层之后，所述方法还进一步包括去除剩余的所述虚拟间隙壁材料层的步骤。
可选地，所述半导体衬底中形成有隔离结构，以将所述半导体衬底隔离为所述NMOS区和所述PMOS区。
可选地，在所述PMOS栅极结构两侧的半导体衬底中还形成PMOS抬升源漏。
本发明还提供了一种基于上述方法制备得到的半导体器件，所述半导体器件包括：
半导体衬底；
栅极结构，位于所述半导体衬底的上方；
沟道，位于所述栅极结构下方的半导体衬底中，所述沟道的横向尺寸大于所述栅极结构的横向尺寸；
抬升源漏，位于所述沟道的两侧的半导体衬底中和所述栅极结构两侧的所述沟道的上方。
可选地，所述栅极结构包括NMOS栅极结构，所述抬升源漏包括SiP层。
本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制造方法，在所述方法中在所述栅极结构的侧壁上的间隙壁上额外的形成虚拟间隙壁，在以所述虚拟间隙壁为掩膜形成凹槽之后，去除所述虚拟间隙壁，然后在所述凹槽中形成抬升源漏，通过所述方法使得所述抬升源漏到沟道的距离增加，并且可以通过所述虚拟间隙壁的厚度进行调节，而且所述间隙壁的厚度得以保持，同时沟道的电子也没有被牺牲掉，通过所述方法进一步提高了所述半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图；
图3示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前包括NMOS和PMOS的普遍采用下述的制造方法来形成源漏极，具体包括以下步骤：
首先，提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区内和所述PMOS区内的所述半导体衬底上分别形成有NMOS栅极结构和PMOS栅极结构；
在所述NMOS区内和所述PMOS区内形成间隙壁材料层；
在所述PMOS区内形成保护层，以覆盖所述PMOS区；
图案化所述NMOS区内的所述间隙壁材料层，以在所述NMOS栅极结构的侧壁上形成所述间隙壁和所述虚拟间隙壁，并露出所述虚拟间隙壁两侧的所述半导体衬底；
以所述虚拟间隙壁为掩膜蚀刻所述NMOS栅极结构两侧的所述半导体衬底，以在所述NMOS区形成凹槽；
在所述凹槽中以及所述凹槽和所述间隙壁之间露出的所述半导体衬底上生长半导体材料层，以形成抬升源漏。
在NMOS中可以通过增加SiP中P的浓度来提高所述NMOS的应力性能，但是所述P还起到掺杂剂的作用，因此所述P会发生横向扩散，造成不可控制的短沟道效应，因此所述P的浓度以及所述SiP的距离需要严格控制，给器件制备带来挑战。
为了解决前述的技术问题，本发明提供了一种半导体器件的制造方法，其主要包括以下步骤：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上依次形成有间隙壁和虚拟间隙壁；
以所述虚拟间隙壁为掩膜蚀刻所述虚拟间隙壁两侧的所述半导体衬底，以在所述半导体衬底中形成凹槽；
去除所述虚拟间隙壁，以露出所述间隙壁和所述半导体衬底；
在所述凹槽中以及所述凹槽和所述间隙壁之间露出的所述半导体衬底上生长半导体材料层，以形成抬升源漏。
具体地，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区内和所述PMOS区内的所述半导体衬底上分别形成有NMOS栅极结构和PMOS栅极结构；
在所述NMOS区内和所述PMOS区内依次形成间隙壁材料层和虚拟间隙壁材料层；
在所述PMOS区内形成保护层，以覆盖所述PMOS区；
图案化所述NMOS区内的所述间隙壁材料层和虚拟间隙壁材料层，以在所述NMOS栅极结构的侧壁上形成所述间隙壁和所述虚拟间隙壁，并露出所述虚拟间隙壁两侧的所述半导体衬底；
以所述虚拟间隙壁为掩膜蚀刻所述NMOS栅极结构两侧的所述半导体衬底，以在所述NMOS区形成所述凹槽；
在所述凹槽中以及所述凹槽和所述间隙壁之间露出的所述半导体衬底上生长半导体材料层，以形成NMOS抬升源漏。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制造方法，在所述方法中在所述栅极结构的侧壁上的间隙壁上额外的形成虚拟间隙壁，在以所述虚拟间隙壁为掩膜形成凹槽之后，去除所述虚拟间隙壁，然后在所述凹槽中形成抬升源漏，通过所述方法使得所述抬升源漏到沟道的距离增加，并且可以通过所述虚拟间隙壁的厚度进行调节，而且所述间隙壁的厚度得以保持，同时沟道的电子也没有被牺牲掉，通过所述方法进一步提高了所述半导体器件的性能和良率。
实施例一
下面，参考图1A-图1F和图2对本发明的半导体器件的制造方法做详细介绍，其中，图1A-图1F示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图，图2示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图；
图2示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图，具体地包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上依次形成有间隙壁和虚拟间隙壁；
步骤S2：以所述虚拟间隙壁为掩膜蚀刻所述虚拟间隙壁两侧的所述半导体衬底，以在所述半导体衬底中形成凹槽；
步骤S3：去除所述虚拟间隙壁，以露出所述间隙壁和所述半导体衬底；
步骤S4：在所述凹槽中以及所述凹槽和所述间隙壁之间露出的所述半导体衬底上生长半导体材料层，以形成抬升源漏。
执行步骤一，提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区内和所述PMOS区内的所述半导体衬底上分别形成有NMOS栅极结构和PMOS栅极结构；
如图1A所示，具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底100包括核心区和输入输出区，其中核心区和输入输出区中均可以包含各种有源器件，其中下述各种操作在不特指的情况下，均指针对半导体衬底的所有区域。
作为进一步的优选，所述半导体衬底100可以包含各种有源器件，所述半导体衬底包括NMOS区内和所述PMOS区。
具体地，所述NMOS区内和所述PMOS区通过浅沟槽隔离相互间隔，所述浅沟槽隔离的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底100上依次形成第一氧化物层和第一氮化物层。接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底进行刻蚀以形成沟槽。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
然后，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成具有浅沟槽隔离结构。
在本发明中所述浅沟槽隔离可以将所述半导体衬底分为NMOS区域以及PMOS区域。
接着，在所述NMOS区域形成NMOS栅极，在所述PMOS区域形成PMOS栅极。
在每个所述PMOS区内的半导体衬底上形成有第一鳍片结构1011，在每个所述NMOS区内的半导体衬底上形成有第二鳍片结构1012。
在一个示例中，形成所述第一鳍片结构1011和所述第二鳍片结构1012的方法包括以下步骤：
在所述半导体衬底100的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述第一鳍片结构1011和所述第二鳍片结构1012的图案，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底100，以形成所述第一鳍片结构1011和第二鳍片结构1012。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。可采用干法刻蚀或者湿法刻蚀等方法进行上述刻蚀，其中，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
需要注意的是，形成所述第一鳍片结构1011和所述第二鳍片结构1012的方法仅仅是示例性的，并不局限于上述方法。
鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
在半导体衬底100上形成有隔离结构(未示出)，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。该隔离结构的顶面低于第一鳍片结构1011和所述第二鳍片结构1012的顶面。半导体衬底100中还形成有各种阱(well)结构，例如，在PMOS区内形成有N型阱，在NMOS区内形成有P型阱，为了简化，图示中予以省略。
接着，继续参考图1A，形成分别横跨所述第一鳍片结构1011和所述第二鳍片结构1012的PMOS栅极结构1021和NMOS栅极结构1022。
示例性地，PMOS栅极结构1021和NMOS栅极结构1022为伪栅极结构，伪栅极结构包括伪栅极介电层和伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的栅极结构(例如，伪栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有栅极结构，并且该栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述PMOS栅极结构1021和NMOS栅极结构1022。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述伪栅极材料层。
之后，还可选择性地，在PMOS栅极结构1021和NMOS栅极结构1022的侧壁上形成偏移侧墙(未示出)。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
接着，对所述PMOS区和所述NMOS区分别进行halo/LDD离子注入。
其中，LDD离子注入以在源/漏区形成轻掺杂漏(LDD)结构可以降低电场，并可以显著改进热电子效应，halo离子注入的作用是防止源/漏耗尽层的穿通和短沟道效应。
具体地，对PMOS区内的PMOS栅极结构1021两侧的第一鳍片结构1011进行halo离子注入形成halo离子注入区，再进行LDD离子注入形成P型轻掺杂漏(LDD)，其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子、铟(In)离子。
再对NMOS区内的NMOS栅极结构1022两侧的第二鳍片结构1012进行halo离子注入形成halo离子注入区，再进行LDD离子注入形成N型轻掺杂漏(LDD)，其注入离子可以为任意适合的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子。
执行步骤二，在所述NMOS区内和所述PMOS区内依次形成间隙壁材料层103和虚拟间隙壁材料层105。
具体地，继续参考图1A，沉积间隙壁材料层103，以覆盖所述PMOS区和NMOS区。
或者沉积间隙壁材料层103，以覆盖所述PMOS区和NMOS区，然后蚀刻所述间隙壁材料层103，以在所述NMOS栅极结构和所述PMOS栅极结构的侧壁上形成间隙壁。
在一个示例中，在所述PMOS栅极结构的侧壁上形成所述间隙壁之后，在所述PMOS栅极结构两侧的鳍片中形成抬升源漏，例如：刻蚀所述PMOS栅极结构1021两侧的部分所述第一鳍片结构1011，以在预定形成PMOS的源/漏极的区域形成PMOS凹槽；再在所述PMOS凹槽中选择性外延生长所述第一应力材料层104。更优选，PMOS凹槽还可以为“∑”形凹槽。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
第一应力外延层104的材料可以包括SiGe或其他可提供压应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiGe，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50Torr，优选为20-40Torr。
在PMOS内形成具有压应力的应力层，CMOS器件的性能可以通过将压应力作用于PMOS来提高。
然后继续沉积间隙壁材料层103，以覆盖所述PMOS区和NMOS区。
接着在所述NMOS区内和所述PMOS区内沉积虚拟间隙壁材料层105。
其中，所述间隙壁材料层103和所述虚拟间隙壁材料层105可以选用不同的材料。
例如所述间隙壁材料层103氮化物，比如氮化硅；所述虚拟间隙壁材料层105选用氧化物，比如氧化硅。
在一个示例中，在所述halo/LDD离子注入之后，进行退火处理的步骤，该退火处理的作用在于激活halo/LDD离子注入时注入到源漏极区内的掺杂离子，该退火处理较佳地为峰值退火，其可以在沉积间隙壁材料层之后，刻蚀间隙壁材料层之前进行，或者，在沉积间隙壁材料层之前进行，或者也可以在刻蚀间隙壁材料层之后。
执行步骤三，在所述PMOS区内形成保护层，以覆盖所述PMOS区，图案化所述NMOS区内的所述间隙壁材料层和虚拟间隙壁材料层，以在所述NMOS栅极结构的侧壁上形成所述间隙壁和所述虚拟间隙壁，并露出所述虚拟间隙壁两侧的所述鳍片。
具体地，如图1B所示，形成图案化的保护层，以覆盖所述PMOS区并暴露所述NMOS区。
然后蚀刻所述NMOS区内的所述间隙壁材料层和虚拟间隙壁材料层，以在所述NMOS栅极结构的侧壁上形成所述间隙壁和所述虚拟间隙壁，并露出所述虚拟间隙壁两侧的所述鳍片，如图1C所示。
执行步骤四，以所述虚拟间隙壁为掩膜蚀刻所述NMOS栅极结构两侧的所述鳍片，以在所述NMOS区形成所述凹槽。
具体地，在该步骤中以所述虚拟间隙壁为掩膜蚀刻所述NMOS栅极结构两侧的所述鳍片，以形成横向尺寸大于所述NMOS栅极结构的沟道，并在沟道的两侧形成所述凹槽，如图1D所示。
在形成所述凹槽之后去除所述虚拟间隙壁，以露出所述凹槽和所述间隙壁之间的所述半导体衬底。
可选地，在该步骤中在形成所述凹槽的同时或者之后去除所述PMOS区内的所述保护层。在去除所述保护层之后还进一步包括去除剩余的所述虚拟间隙壁材料层的步骤，如图1E所示。
上述去除所述保护层方法可以选用灰化法等，在此不再赘述。
执行步骤四，在所述凹槽中以及所述凹槽和所述间隙壁之间露出的所述半导体衬底上生长第二应力外延层，以形成NMOS抬升源漏。
在所述NMOS区内的NMOS栅极结构1022两侧的所述第二鳍片结构1012中的预定形成源/漏极的区域形成第二应力外延层106。
具体地，形成第二应力外延层106的方法包括：刻蚀所述NMOS栅极结构1022两侧的部分所述第二鳍片结构1012，以在预定形成NMOS的源/漏极的区域形成第二凹槽；再在所述第二凹槽中选择性外延生长所述第二应力外延层106。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
另外，第二应力外延层为SiP。
在NMOS中，第二应力外延层106通常具有拉应力。第二应力外延层106的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力外延层。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
至此完成了本发明的半导体器件的制造方法的关键步骤的介绍，在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制作方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。
综上所述，本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制造方法，在所述方法中在所述栅极结构的侧壁上的间隙壁上额外的形成虚拟间隙壁，在以所述虚拟间隙壁为掩膜形成凹槽之后，去除所述虚拟间隙壁，然后在所述凹槽中形成抬升源漏，通过所述方法使得所述抬升源漏到沟道的距离增加，并且可以通过所述虚拟间隙壁的厚度进行调节，而且所述间隙壁的厚度得以保持，同时沟道的电子也没有被牺牲掉，通过所述方法进一步提高了所述半导体器件的性能和良率。
实施例二
本发明实施例提供一种半导体器件，其采用前述实施例一中的制备方法制备获得。
所述半导体器件包括：
半导体衬底；
栅极结构，位于所述半导体衬底的上方；
沟道，位于所述栅极结构下方的半导体衬底中，所述沟道的横向尺寸大于所述栅极结构的横向尺寸；
抬升源漏，位于所述沟道的两侧的半导体衬底中和所述沟道的上方。
其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有NMOS栅极结构，在所述PMOS区域上形成有PMOS栅极结构。
所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
在所述半导体衬底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构的形成方法可以选用现有技术中常用的方法，
在本发明中所述浅沟槽隔离可以将所述半导体衬底分为NMOS区域以及PMOS区域，在所述NMOS区域以及PMOS区域上形成有鳍片。
在所述NMOS区域中形成NMOS栅极结构，在所述PMOS区域中形成PMOS栅极结构。
其中，所述沟道的横向尺寸大于所述栅极结构的横向尺寸，使得所述抬升源漏到沟道的距离增加，并且可以通过所述虚拟间隙壁的厚度进行调节，而且所述间隙壁的厚度得以保持，同时沟道的电子也没有被牺牲掉，通过所述方法进一步提高了所述半导体器件的性能和良率。
本发明的半导体器件，由于采用了上述制备方法，因而同样具有上述优点。
实施例三
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件包括根据实施例一所述的半导体器件的制备方法制造的半导体器件，或包括实施例二所述的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件包括：半导体衬底；栅极结构，位于所述半导体衬底的上方；沟道，位于所述栅极结构下方的半导体衬底中，所述沟道的横向尺寸大于所述栅极结构的横向尺寸；抬升源漏，位于所述沟道的两侧的半导体衬底中和所述沟道的上方。其中，所述沟道的横向尺寸大于所述栅极结构的横向尺寸，使得所述抬升源漏到沟道的距离增加，并且可以通过所述虚拟间隙壁的厚度进行调节，而且所述间隙壁的厚度得以保持，同时沟道的电子也没有被牺牲掉，通过所述方法进一步提高了所述半导体器件的性能和良率。
本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上依次形成有间隙壁和虚拟间隙壁；
以所述虚拟间隙壁为掩膜蚀刻所述虚拟间隙壁两侧的所述半导体衬底，以在所述半导体衬底中形成凹槽；
去除所述虚拟间隙壁，以露出所述间隙壁和所述半导体衬底；
在所述凹槽中以及所述凹槽和所述间隙壁之间露出的所述半导体衬底上生长半导体材料层，以形成抬升源漏。
2.根据权利要求1所述的制造方法，其特征在于，所述半导体材料层包括SiP层。
3.根据权利要求1所述的制造方法，其特征在于，在所述半导体衬底上形成有鳍片，所述栅极结构环绕所述鳍片设置。
4.根据权利要求1所述的制造方法，其特征在于，所述半导体衬底包括NMOS区和PMOS区，在所述NMOS区内和所述PMOS区内的所述半导体衬底上分别形成有环绕鳍片设置的NMOS栅极结构和PMOS栅极结构；
在所述NMOS区内和所述PMOS区内依次形成间隙壁材料层和虚拟间隙壁材料层；
在所述PMOS区内形成保护层，以覆盖所述PMOS区；
图案化所述NMOS区内的所述虚拟间隙壁材料层和所述间隙壁材料层，以在所述NMOS栅极结构的侧壁上形成所述间隙壁和所述虚拟间隙壁，并露出所述虚拟间隙壁两侧的所述鳍片；
以所述虚拟间隙壁为掩膜蚀刻所述NMOS栅极结构两侧的所述鳍片，以在所述NMOS区形成所述凹槽。
5.根据权利要求4所述的制造方法，其特征在于，在形成所述凹槽之后，所述方法还进一步包括去除所述PMOS区内的所述保护层的步骤。
6.根据权利要求5所述的制造方法，其特征在于，在去除所述保护层之后，所述方法还进一步包括去除剩余的所述虚拟间隙壁材料层的步骤。
7.根据权利要求4所述的制造方法，其特征在于，所述半导体衬底中形成有隔离结构，以将所述半导体衬底隔离为所述NMOS区和所述PMOS区。
8.根据权利要求4所述的制造方法，其特征在于，在所述PMOS栅极结构两侧的半导体衬底中还形成PMOS抬升源漏。
9.一种基于权利要求1至8之一所述方法制备得到的半导体器件，其特征在于，所述半导体器件包括：
半导体衬底；
栅极结构，位于所述半导体衬底的上方；
沟道，位于所述栅极结构下方的半导体衬底中，所述沟道的横向尺寸大于所述栅极结构的横向尺寸；
抬升源漏，位于所述沟道的两侧的半导体衬底中和所述栅极结构两侧的所述沟道的上方。
10.根据权利要求9所述的半导体器件，其特征在于，所述栅极结构包括NMOS栅极结构，所述抬升源漏包括SiP层。
11.一种电子装置，其特征在于，所述电子装置包括权利要求9至10之一所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610881311.2A CN107919368B (zh) | 2016-10-09 | 2016-10-09 | 一种半导体器件及其制造方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610881311.2A CN107919368B (zh) | 2016-10-09 | 2016-10-09 | 一种半导体器件及其制造方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107919368A true CN107919368A (zh) | 2018-04-17 |
| CN107919368B CN107919368B (zh) | 2020-03-10 |
Family
ID=61892226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610881311.2A Active CN107919368B (zh) | 2016-10-09 | 2016-10-09 | 一种半导体器件及其制造方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107919368B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111599763A (zh) * | 2020-05-29 | 2020-08-28 | 上海华力集成电路制造有限公司 | 嵌入式外延层的制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120094460A1 (en) * | 2008-08-10 | 2012-04-19 | Po-Lun Cheng | Method for fabricating mos transistors |
| CN104867823A (zh) * | 2014-02-24 | 2015-08-26 | 联华电子股份有限公司 | 半导体元件的制造方法及制得的元件 |
| US20150372108A1 (en) * | 2014-06-19 | 2015-12-24 | Globalfoundries Inc. | Method and structure for protecting gates during epitaxial growth |
| US20160042952A1 (en) * | 2014-08-11 | 2016-02-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for Semiconductor Device Fabrication |
| US20160284606A1 (en) * | 2015-03-25 | 2016-09-29 | International Business Machines Corporation | Silicon-germanium finfet device with controlled junction |
-
2016
- 2016-10-09 CN CN201610881311.2A patent/CN107919368B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120094460A1 (en) * | 2008-08-10 | 2012-04-19 | Po-Lun Cheng | Method for fabricating mos transistors |
| CN104867823A (zh) * | 2014-02-24 | 2015-08-26 | 联华电子股份有限公司 | 半导体元件的制造方法及制得的元件 |
| US20150372108A1 (en) * | 2014-06-19 | 2015-12-24 | Globalfoundries Inc. | Method and structure for protecting gates during epitaxial growth |
| US20160042952A1 (en) * | 2014-08-11 | 2016-02-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for Semiconductor Device Fabrication |
| US20160284606A1 (en) * | 2015-03-25 | 2016-09-29 | International Business Machines Corporation | Silicon-germanium finfet device with controlled junction |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111599763A (zh) * | 2020-05-29 | 2020-08-28 | 上海华力集成电路制造有限公司 | 嵌入式外延层的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107919368B (zh) | 2020-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101378080B (zh) | 半导体器件及其制造方法 | |
| US7838372B2 (en) | Methods of manufacturing semiconductor devices and structures thereof | |
| US8691640B1 (en) | Methods of forming dielectrically isolated fins for a FinFET semiconductor by performing an etching process wherein the etch rate is modified via inclusion of a dopant material | |
| JP5385926B2 (ja) | 自己整合損傷層を有するデバイス構造体の形成方法 | |
| CN105428238B (zh) | 一种FinFET器件及其制作方法和电子装置 | |
| CN103247535A (zh) | 用于finfet器件的位错smt | |
| CN103378153A (zh) | 用于集成有电容器的FinFET的结构和方法 | |
| US9379104B1 (en) | Method to make gate-to-body contact to release plasma induced charging | |
| US9865505B2 (en) | Method for reducing N-type FinFET source and drain resistance | |
| US9412838B2 (en) | Ion implantation methods and structures thereof | |
| CN106158831B (zh) | 一种半导体器件及其制作方法和电子装置 | |
| US8674450B1 (en) | Semiconductor structures and fabrication method | |
| US20140120677A1 (en) | Methods of forming enhanced mobility channel regions on 3d semiconductor devices, and devices comprising same | |
| CN106601678B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| US10177246B2 (en) | Semiconductor structure and fabrication method thereof | |
| US10229995B2 (en) | Fabricating method of fin structure with tensile stress and complementary FinFET structure | |
| CN106601688A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN106601677A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN106601685B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| US9425311B2 (en) | MOS transistors and fabrication methods thereof | |
| CN106601675B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN107919368A (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN106024713B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN107799472A (zh) | 一种半导体器件的制造方法 | |
| CN105990151A (zh) | 一种半导体器件及其制备方法、电子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |