CN106206579A - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN106206579A
CN106206579A CN201510232427.9A CN201510232427A CN106206579A CN 106206579 A CN106206579 A CN 106206579A CN 201510232427 A CN201510232427 A CN 201510232427A CN 106206579 A CN106206579 A CN 106206579A
Authority
CN
China
Prior art keywords
region
type
fin
nfet
grid structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510232427.9A
Other languages
English (en)
Other versions
CN106206579B (zh
Inventor
肖德元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510232427.9A priority Critical patent/CN106206579B/zh
Priority to US15/138,963 priority patent/US9793173B2/en
Publication of CN106206579A publication Critical patent/CN106206579A/zh
Priority to US15/704,623 priority patent/US10373880B2/en
Application granted granted Critical
Publication of CN106206579B publication Critical patent/CN106206579B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，该器件包括：半导体衬底，半导体衬底内具有相邻的NFET区域和PFET区域，半导体衬底包括基底、位于基底上的埋氧层以及形成于埋氧层上的跨越NFET区域和PFET区域的鳍片；形成于NFET区域内的无结NFET和形成于PFET区域内的反型模式PFET，无结NFET具有完全金属硅化物源极和漏极，反型模式PFET的P型浅掺杂漏极掺杂区域与无结NFET的漏极相连。无结NFET通过完全金属硅化物技术可以实现电流不仅在表面传导还可以在体内传导的传导机制，其在沟道区完全耗尽时关闭。本发明的半导体器件具有优异的性能，可以使得在非理想界面下GeFinFET器件发生强的电子反转。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍式场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能。典型地FinFET包括狭窄而独立的鳍片，鳍片在半导体衬底的表面延伸，例如，刻蚀到半导体衬底的硅层中。FinFET的沟道形成在该鳍片中，且鳍片之上及两侧带有栅极。现有的FinFET器件的源极和漏极的掺杂类型和浓度与沟道区的掺杂类型和浓度不一致，源极、漏极和沟道区域之间会形成PN结。
由于器件的进一步缩小，使得源漏和沟道区域的面积缩小，提高了对掺杂工艺的控制难度，实现源极、漏极和沟道区域之间的PN结变的越来越困难。因此源极、漏极和沟道区域掺杂类型一致的无结晶体管被用来克服掺杂突变的问题，同时无结晶体管可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作。
另外，FinFET器件的鳍片材料通常为硅其采用体硅衬底或绝缘体上硅衬底(SOI)来加工。然而，随着器件尺寸的不断缩小，Si材料较低的迁移率已成为制约器件性能的主要因素。为了不断提升器件的性能，必须采用具有更高迁移率的沟道材料。Ge由于其高的平衡载流子迁移率成为最具有潜力替代硅的沟道材料。得益于Ge的费米能级钉扎EF接近价带顶EV，因此高性能Ge pFET器件被广泛研究。然而，对于如何实现性能良好的Ge nFET却面临严峻的挑战。主要表现在：要想实现大的反转电子密度(inversion electron density)需要低的界面态密度(Dit)，而又由于Ge nFET缺陷中性能级(TrapNeutrality Level,简称TNL)趋于接近Ge的价带顶EV，又使得强的电子反转很难在非理想界面下实现。
因此，急需一种新的半导体器件及其制造方法，以解决现有技术存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种半导体器件，包括：
半导体衬底，所述半导体衬底内具有相邻的NFET区域和PFET区域，所述半导体衬底包括基底、位于所述基底上的埋氧层以及形成于所述埋氧层上的跨越所述NFET区域和所述PFET区域的鳍片；
形成于所述NFET区域内的无结NFET和形成于所述PFET区域内的反型模式PFET，其中，
所述无结NFET包括：形成于所述NFET区域内的部分所述鳍片两侧和顶面上的第一栅极结构，位于所述第一栅极结构与所述鳍片相交的区域内的N+型沟道区，位于所述第一栅极结构两侧的所述NFET区域内的鳍片中的完全金属硅化物N+型源极和N+型漏极；
所述反型模式PFET包括：形成于所述PFET区域的部分所述鳍片两侧和顶面上的第二栅极结构，位于所述第二栅极结构与所述鳍片相交的区域内的N型沟道区，位于所述第二栅极结构两侧的所述PFET区域内的部分鳍片中的P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域，分别位于所述P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域中的P+型源极和P+型漏极；
所述反型模式PFET的P型浅掺杂漏极掺杂区域与所述无结NFET的漏极相连。
进一步，所述鳍片的材料选自Si、SiGe、Ge或III-V族半导体材料。
进一步，还包括：
覆盖所述半导体衬底和所述第一栅极结构和所述第二栅极结构的层间介电层；
位于所述层间介电层中的分别连接所述第一栅极结构和所述第二栅极结构的第一栅极接触和第二栅极接触、分别连接所述无结NFET的N+型源极和所述反型模式PFET的所述P型浅掺杂源极掺杂区域的第一源极接触和第二源极接触、连接所述反型模式PFET的P型浅掺杂漏极掺杂区域和所述无结NFET的N+型漏极的漏极接触。
进一步，所述N+型沟道区具有从所述鳍片与所述第一栅极结构相交的表面到所述鳍片中心区域逐渐减小的掺杂浓度。
进一步，所述鳍片与所述第一栅极结构相交的表面的掺杂浓度大于或等于1×1019atom/cm3。
进一步，在部分所述P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域中形成有金属硅化物。
进一步，所述完全金属硅化物的材料包括Ge和Ni。
本发明实施例二提供一种半导体器件的制造方法，包括：
步骤S1：提供半导体衬底，所述半导体衬底内具有相邻的NFET区域和PFET区域，所述半导体衬底包括基底，位于所述基底上的埋氧层，以及位于所述埋氧层上的半导体材料层；
步骤S2：对所述半导体材料层进行离子注入，以形成N阱以及分别位于所述NFET区域和所述PFET区域内的第一沟道区和第二沟道区；
步骤S3：刻蚀所述半导体材料层，以形成跨越所述NFET区域和所述PFET区域的鳍片；
步骤S4：在所述NFET区域内的部分所述鳍片两侧和顶面上形成第一栅极结构，所述第一栅极结构与所述鳍片相交的区域为所述第一沟道区，在所述PFET区域的部分所述鳍片两侧和顶面上形成第二栅极结构，所述第二栅极结构与所述鳍片相交的区域为所述第二沟道区；
步骤S5：对所述第二栅极结构两侧的所述PFET区域内暴露的鳍片进行P型LDD注入，以形成P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域；
步骤S6：进行P型重掺杂离子注入工艺，以形成位于所述P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域中的P+型源极和P+型漏极；
步骤S7：形成覆盖所述PFET区域的硅化物阻挡层；
步骤S8：在所述NFET区域的第一栅极结构两侧暴露的鳍片内形成完全金属硅化物N+型源极和N+型漏极，其中，所述N+型漏极靠近所述P型浅掺杂漏极掺杂区域。
在一个示例中，在所述步骤S8之后还包括以下步骤：
S9：形成覆盖所述半导体衬底、所述第一栅极结构和所述第二栅极结构的层间介电层；
S10：在所述层间介电层内分别形成连接所述第一栅极结构和所述第二栅极结构的第一栅极接触和第二栅极接触，连接所述NFET区域内的源极和所述PFET区域内的所述P型浅掺杂源极掺杂区域的第一源极接触和第二源极接触，连接所述PFET区域内的P型浅掺杂漏极掺杂区域和所述NFET区域内的漏极的漏极接触。
进一步，所述半导体材料层的材料选自Si、SiGe、Ge或III-V族半导体材料。
进一步，所述步骤S2中的离子注入的掺杂离子为As，注入能量为5～40keV，注入剂量为1～5E16cm-2。
进一步，通过自对准金属硅化工艺形成所述完全金属硅化物N+型源极和N+型漏极。
在一个示例中，所述自对准金属硅化工艺包括以下步骤：
在所述NFET区域内的所述第一栅极结构两侧暴露的鳍片表面上沉积形成金属层；
进行热退火，直到被所述金属层覆盖的鳍片完全转变为金属硅化物；
去除未反应的金属层。
进一步，所述金属层为镍、钴及铂或其组合的材料。
进一步，所述金属层的厚度范围为5～50nm，所述退火为氮气气氛中的快速退火，所述快速退火的温度为500℃。
进一步，采用包括双氧水和硫酸的溶液去除所述未反应的金属层。
进一步，在所述步骤S3之后和所述步骤S4之前，还包括步骤：对所述NFET区域内的对应所述第一沟道区的所述鳍片进行第二离子注入，以使所述第一沟道区为N+型沟道区。
进一步，所述第二离子注入使得所述第一沟道区具有从所述鳍片与所述第一栅极结构相交的表面到所述鳍片中心区域逐渐减小的掺杂浓度。
进一步，所述鳍片与所述第一栅极结构相交的表面的掺杂浓度大于或等于1×1019atom/cm3。
进一步，在所述步骤S7之后和所述步骤S8之前，还包括对所述第一栅极结构两侧所述NFET区域内的鳍片进行N型离子重掺杂注入的步骤，以形成N+型源区和N+型漏区。
本发明的半导体器件为一种互补型无结FinFET器件，具体地，该FinFET器件为一种混合型Ge CMOS反相器结构，由在绝缘体上锗衬底上形成的无结NFET和反型模式PFET构成，该无结NFET具有完全金属硅化物源极和漏极。无结NFET通过完全金属硅化物技术可以实现电流不仅仅在表面传导还可以在体内传导的传导机制，另外，其在沟道区完全耗尽时关闭。因此，根据本发明的半导体器件，具有优异的性能，其可以使得在非理想界面下Ge FinFET器件发生强的电子反转。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为本发明实施例的半导体器件三维立体示意图；
图1B为本发明实施例的半导体器件沿图1A中剖面线A-A’所获得结构的剖面示意图；
图2A至2F为本发明实施例二的一种半导体器件的制造方法的相关步骤形成的器件的示意性剖视图，其中，图2B至2F的左图均为相关步骤形成的器件沿图1A中剖面线A-A’所获得结构的示意性剖视图，右图均为相关步骤形成的器件沿图1A中剖面线B-B’所获得结构的示意性剖视图的组合图；
图3为本发明实施例二的一种半导体器件的制造方法的一种示意性工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图1A-图1B对本发明提出的半导体器件的结构进行详细的描述。其中，图1A为本发明实施例的半导体器件三维立体示意图；图1B为本发明实施例的半导体器件沿图1A中剖面线A-A’所获得结构的剖面示意图。
具体地，参考图1A-图1B本发明的半导体器件包括：半导体衬底，所述半导体衬底内具有相邻的NFET区域和PFET区域，所述半导体衬底包括基底100、位于所述基底100上的埋氧层101以及形成于所述埋氧层101上的跨越所述NFET区域和所述PFET区域的鳍片102。
所述半导体衬底可以为绝缘体上硅(SOI)、绝缘体上锗(GeOI)或绝缘体上SiGe(SGOI)等，较佳地，所述半导体衬底的材料为绝缘体上锗。
示例性地，所述鳍片102的材料选自Si、SiGe、Ge或III-V族半导体材料等材料，较佳地，所述鳍片102的材料为锗。所述鳍片102的横截面的形状可以为平面形、三角形、圆形或矩形等，但并不仅限于上述列举的形状还可以为其它适合的形状。
本发明的半导体器件还包括形成于所述NFET区域内的无结n沟道场效应晶体管(NFET)10和形成于所述PFET区域内的反型模式p沟道场效应晶体管(PFET)20。
具体地，所述无结NFET10包括：形成于所述NFET区域内的部分所述鳍片102两侧和顶面上的第一栅极结构1031，位于所述第一栅极结构1031与所述鳍片102相交的区域内的N+型沟道区1022，位于所述第一栅极结构1031两侧的所述NFET区域内的鳍片102中的完全金属硅化物N+型源极1021和N+型漏极1023。
示例性地，所述第一栅极结构1031包括自下而上层叠的栅极介电层1031a和栅极1031b。所述栅极介电层1031a可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
所述栅极1031b可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极1031b也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。本实施例中，所述栅极1031b的材料包括Cr/Au。
在一个示例中，在所述第一栅极结构1031的两侧壁上还形成有侧墙对1041。所述侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。本实施例中，所述侧墙的厚度可以小到80埃。
无结NFET10的源极1021和漏极1023分别位于所述第一栅极结构1031的两侧，其由完全金属硅化物构成，所述完全金属硅化物可以为包括Ge和Ni、Ge和Co、Ge和Pt、Si和Ni、Si和Co等的金属化合物。较佳地，所述完全金属硅化物包括Ge和Ni。源极1021和漏极1023为N型重掺杂，所述掺杂离子可以为As。
值得注意的是，本发明中所涉及的金属硅化物为统称，其不仅仅只包含硅的金属化合物，其还可以为包含锗、或III-V族半导体材料的金属化合物，其由对所述鳍片进行金属化而获得，故其具体的材质取决于所述鳍片的材质。
N+型沟道区1022位于所述第一栅极结构1031与所述鳍片102相交的区域内。示例性地，该N+型沟道区1022可以与源极1021和漏极1023具有相同的掺杂类型和掺杂浓度。另一个示例中，N+型沟道区1022具有从所述鳍片102与所述第一栅极结构1031相交的表面到所述鳍片102中心区域逐渐减小的掺杂浓度，例如，所述鳍片102与所述第一栅极结构1031相交的表面的掺杂浓度大于或等于1×1019atom/cm3。
具体地，所述反型模式PFET20包括：形成于所述PFET区域内的部分鳍片102两侧和顶面上的第二栅极结构1032，位于所述第二栅极结构1032与所述鳍片102相交的区域内的N型沟道区1026，位于所述第二栅极结构1032两侧的所述PFET区域内的部分鳍片102中的P型浅掺杂源极掺杂区域1028和P型浅掺杂漏极掺杂区域1024，分别位于所述P型浅掺杂源极掺杂区域1028和P型浅掺杂漏极掺杂区域1024中的P+型源极1027和P+型漏极1025。
所述第二栅极结构1032包括自下而上层叠的栅极介电层1032a和栅极1032b。所述栅极介电层1032a可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
栅极1032b可以包括各个材料，该各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极1032b也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。本实施例中，栅极1032b的材料包括Cr/Au。
在一个示例中，在部分所述P型浅掺杂源极掺杂区域1028和P型浅掺杂漏极掺杂区域1024中形成有金属硅化物1028a、1024a。
其中，所述反型模式PFET的浅掺杂漏极掺杂区域1024与所述无结NFET的漏极1023相连，由于本实施例中，无结NFET的漏极为完全金属硅化物，其与反型模式PFET的浅掺杂漏极掺杂区域102内的金属硅化物1024a直接连接，用于实现反型模式PFET的漏极和NFET的漏极的连接。
进一步，所述半导体器件还包括：覆盖所述半导体衬底和所述第一栅极结构1031和所述第二栅极结构1032的层间介电层105。层间介电层较佳地由低介电常数介电材料所形成，例如氟硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)或相似物。
还包括：位于层间介电层105中的分别连接第一栅极结构1031和第二栅极结构1032的第一栅极接触1062和第二栅极接触1064、分别连接所述无结NFET的N+型源极1021和所述反型模式PFET的P型浅掺杂源极掺杂区域1028的第一源极接触1061和第二源极接触1065、连接所述反型模式PFET的P型浅掺杂漏极掺杂区域1024和所述无结NFET的N+型漏极1023的漏极接触1063。
在一个示例中，将所述第一栅极接触1062和第二栅极接触1064连接电压输入端，将漏极接触1063连接电压输出端，将第一源极接触1061接地，将第二源极接触1065连接电压源。
本发明的半导体器件为一种互补型无结FinFET器件，具体地，该FinFET器件为一种混合型Ge CMOS反相器结构，由在绝缘体上锗衬底上形成的无结NFET和反型模式PFET构成，该无结NFET具有完全金属硅化物源极和漏极。无结NFET通过完全金属硅化物技术可以实现电流不仅仅在表面传导还可以在体内传导的传导机制，另外，其在沟道区完全耗尽时关闭。
因此，根据本发明的半导体器件，具有优异的性能，其可以使得在非理想界面下Ge FinFET器件发生强的电子反转。
实施例二
下面，参照图2A-图2F以及图3来描述本发明实施例的一种半导体器件的制造方法的详细步骤。图2A至图2F为本发明实施例二的一种半导体器件的制造方法的相关步骤形成的器件的示意性剖视图，其中，图2B至2F的左图均为相关步骤形成的器件沿图1A中剖面线A-A’所获得结构的示意性剖视图，图2B中的右图其为NFET区域和PFET区域分别沿剖面线B-B’所获得结构的示意性剖视图的组合图；图3为本发明实施例二的一种半导体器件的制造方法的一种示意性工艺流程图。
本实施例的一种半导体器件的制造方法，主要包括如下步骤。
首先，执行步骤S301：提供半导体衬底，所述半导体衬底内具有相邻的NFET区域和PFET区域，所述半导体衬底包括基底100，位于所述基底100上的埋氧层101，以及位于所述埋氧层101上的半导体材料层102’，如图2A所示。
所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。较佳地，所述半导体衬底的材料为绝缘体上锗。
所述半导体材料层102’可以选自Si、SiGe、Ge或者III-V半导体材料等材料。本实施例中，所述半导体材料层102’为Ge。
接着，执行步骤S302，以形成N阱以及分别位于所述NFET区域和所述PFET区域内的第一沟道区和第二沟道区，参考图2B。
示例性地，第一离子注入的掺杂离子为As，注入能量为5～40keV，注入剂量为1～5E16cm-2。掺杂离子还可以为其它N型掺杂杂质，例如磷。
第一离子注入在半导体衬底中形成阱，以及分别在NFET区域和PFET区域中相应的沟道区位置形成N型沟道。
接着，步骤S303，刻蚀所述半导体材料层，以形成跨越所述NFET区域和所述PFET区域的鳍102，如图2B所示。
可采用本领域常用的方法形成鳍片102。示例性地，在半导体材料层上依次垫氧化层和垫氮化物层，然后在所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片结构的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜刻蚀所述垫氮化物层、垫氧化层和半导体材料层，以形成鳍片102，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。需要注意的是，所述鳍片结构的形成仅仅是示例性的，并不局限于该方法。所述鳍片102的横截面的形状可以为平面形、三角形、圆形或矩形，也可为其它适合的形状在此不作具体限制。
值得注意的是，图2B中的右图其为NFET区域和PFET区域分别沿剖面线B-B’所获得结构的示意性剖视图的组合图，之后的各示意图中的右图均为组合图，以方便理解本发明相关步骤所获得器件的结构。
接着，执行步骤S304，在所述NFET区域内的部分所述鳍片两侧和顶面上形成第一栅极结构1031，所述第一栅极结构1031与所述鳍片102相交的区域为第一沟道区1022，在所述PFET区域的部分所述鳍片102两侧和顶面上形成第二栅极结构1032，所述第二栅极结构1032与所述鳍片102相交的区域为第二沟道区1026，如图2C所示。
在一个示例中，在形成所述鳍片之后形成第一栅极结构之前，对NFET区域内的对应第一沟道区1022的部分鳍片进行第二离子注入，以使所述第一沟道区1022为N+型沟道区。示例性地，所述第二离子注入的掺杂离子为As，掺杂离子还可以为其它N型掺杂杂质，例如磷，注入能量为5～40keV，注入剂量为1～5E16cm-2。在第二离子注入过程中，通过调整注入能量和注入剂量，使得第一沟道区1022具有从鳍片102与第一栅极结构1031相交的表面到鳍片102中心区域逐渐减小的掺杂浓度，例如，鳍片102与第一栅极结构1031相交的表面的掺杂浓度大于或等于1×1019atom/cm3。
所述第一栅极结构1031和第二栅极结构1032均包括自下而上层叠的栅极介电层1031a、1032a和栅极1031b、1032b。
所述栅极介电层1031a、1032a可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
所述栅极1031b、1032b可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极1031b、1032b也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。本实施例中，所述栅极1031b、1032b的材料包括Cr/Au。
可采用本领域技术人员熟知的任何适合的方法形成所述第一栅极结构1031和第二栅极结构1032。在一个示例中，在半导体衬底上形成覆盖鳍片的栅极介电层，在栅极介电层上形成栅极层，在栅极层上形成硬掩膜层，在所述硬掩膜层上涂覆光刻胶层。图案化所述光刻胶层以定义第一栅极结构和第二栅极结构的图形，刻蚀硬掩膜层，形成栅极硬掩膜。随后去除图案化的光刻胶，以硬掩膜层为掩膜刻蚀栅极层和栅极介电层，分别形成第一栅极结构1031和第二栅极结构1032，该刻蚀较佳地为干法刻蚀，之后去除所述硬掩膜层。
在一个示例中，还包括对所述第一栅极结构两侧所述NFET区域内的鳍片进行N型离子重掺杂注入的步骤，以形成N+型源区和N+型漏区。
在另一个示例中，在NFET区域，第一沟道区1022和其两侧的N+型源区和N+型漏区可以具有相同的掺杂类型和相同的掺杂浓度，均为N型重掺杂，其可通过执行前述步骤S302时进行N型重掺杂离子注入，而同时形成。
接着，执行步骤S305，对所述第二栅极结构1032两侧的所述PFET区域内暴露的鳍片102进行P型LDD注入，以形成P型浅掺杂源极掺杂区域1028和P型浅掺杂漏极掺杂区域1024，如图2C所示。
所述LDD注入的方法可以是离子注入工艺或扩散工艺。在本发明的一具体实施方式中形成的器件为PFET器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
接着，执行步骤S306，进行P型重掺杂离子注入工艺，以形成位于所述P型浅掺杂源极掺杂区域1028和P型浅掺杂漏极掺杂区域1024中的P+型源极1027和P+型漏极1025，如图2D所示。
在一个示例中，如图2D所示，在形成执行P型重掺杂离子注入工艺之前，还包括在所述第一栅极结构1031和所述第二栅极结构1032的两侧壁上分别形成第一侧墙对1041和第二侧墙对1042的步骤。
侧墙1041、1042的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。本实施例中，侧墙的厚度可以小到80埃。
P型重掺杂离子注入工艺的掺杂杂质可以为硼。可采用任何适合的方法执行该P型重掺杂离子注入工艺。离子注入工艺之后还可紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。
接着，执行步骤S307，形成覆盖所述PFET区域的硅化物阻挡层。
可采用本领域技术人员常用的任何方法形成硅化物阻挡层，该硅化物阻挡层用于覆盖PFET区域，暴露第一栅极结构两侧的NFET区域内的源极和漏极，同时还可暴露PFET区域内的部分P型浅掺杂源极掺杂区域1028和P型浅掺杂漏极掺杂区域1024。示例性地，硅化物阻挡层由氧化硅和硅烷组成。
接着，执行步骤S308，在所述NFET区域的第一栅极结构1031两侧暴露的鳍片内形成完全金属硅化物N+型源极1021和N+型漏极1023，其中，所述N+型漏极1023靠近所述P型浅掺杂漏极掺杂区域1024，如图2E所示。
本实施例中，通过自对准金属硅化工艺形成所述完全金属硅化物N+型源极1021和N+型漏极1023。
在一个示例中，所述自对准金属硅化工艺包括以下步骤：在所述NFET区域内的所述第一栅极结构两侧暴露的鳍片表面上沉积形成金属层(图中未示出)，金属层可包括镍、钴及铂或其组合的材料，所述金属层的厚度范围为5～50nm。进行热退火，直到被所述金属层覆盖的鳍片完全转变为金属硅化物，所述退火为氮气气氛中的快速退火，所述快速退火的温度为500℃。去除未反应的金属层。采用包括双氧水和硫酸的溶液去除所述未反应的金属层。示例性地，所述双氧水与所述硫酸的摩尔比为1:4。
所述完全金属硅化物可以为包括Ge和Ni、Ge和Co、Ge和Pt、Si和Ni、Si和Co等的金属化合物。其具体材质取决于鳍片的材质，例如，当鳍片的材料为Ge时，则完全金属硅化物包括Ge和Ni。
在一个示例中，硅化物阻挡层覆盖PFET区域，暴露第一栅极结构两侧的NFET区域内的源极和漏极，同时还可暴露PFET区域内的部分P型浅掺杂源极掺杂区域1028和P型浅掺杂漏极掺杂区域1024，在本步骤中，即可同时形成位于所述第二栅极结构1032两侧的部分所述P型浅掺杂源极掺杂区域1028和P型浅掺杂漏极掺杂区域1024中的金属硅化物1028a、1024a。
之后还包括执行步骤S309，形成覆盖所述半导体衬底、所述第一栅极结构和所述第二栅极结构的层间介电层105，如图2F所示。
层间介电层105较佳地由低介电常数介电材料所形成，例如氟硅玻璃(FSG)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)、氧化硅(silicon oxide)或相似物。可采用任何适合的方法形成层间介电层105，例如利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成。沉积层间介电层之后，还包括对层间介电层执行化学机械研磨的步骤，以获得平坦的表面。
最后，执行步骤S310，在所述层间介电层105内分别形成连接所述第一栅极结构1031和所述第二栅极结构1031的第一栅极接触1062和第二栅极接触1064，连接所述NFET区域内的源极1021和所述PFET区域内的P型浅掺杂源极掺杂区域1028的第一源极接触1061和第二源极接触1065，连接所述PFET区域内的P型浅掺杂漏极掺杂区域1024和所述NFET区域内的漏极1023的漏极接触1064。
可采用任何适合的方法形成上述各种接触，例如利用大马士革工艺形成铜互连结构以用作接触。示例性地，所述PFET区域内的P型浅掺杂漏极掺杂区域1024和所述NFET区域内的漏极1023相连接，可通过形成于P型浅掺杂漏极掺杂区域1024内的金属硅化物1024a与漏极接触1064相连接。在另一个示例中，当PFET区域内的P型浅掺杂源极掺杂区域1028内的金属硅化物1028a与第二源极接触1065相连接。
在一个示例中，将所述第一栅极接触1062和第二栅极接触1064连接电压输入端，将漏极接触1063连接电压输出端，将第一源极接触1061接地，将第二源极接触1065连接电压源。
根据本发明的制造方法，形成一种互补型无结FinFET器件，具体地，该FinFET器件为一种混合型Ge CMOS反相器结构，由在绝缘体上锗衬底上形成的无结NFET和反型模式PFET构成，该无结NFET具有完全金属硅化物源极和漏极。无结NFET通过完全金属硅化物技术可以实现不仅仅在表面传导电流还可以在体内传导电流的传导机制，另外，其在沟道区完全耗尽时关闭。
因此，根据本发明的制造方法所获得半导体器件，其可以使得在非理想界面下Ge FinFET器件发生强的电子反转，进而提高了器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (20)

1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底内具有相邻的NFET区域和PFET区域，所述半导体衬底包括基底、位于所述基底上的埋氧层以及形成于所述埋氧层上的跨越所述NFET区域和所述PFET区域的鳍片；
形成于所述NFET区域内的无结NFET和形成于所述PFET区域内的反型模式PFET，其中，
所述无结NFET包括：形成于所述NFET区域内的部分所述鳍片两侧和顶面上的第一栅极结构，位于所述第一栅极结构与所述鳍片相交的区域内的N+型沟道区，位于所述第一栅极结构两侧的所述NFET区域内的鳍片中的完全金属硅化物N+型源极和N+型漏极；
所述反型模式PFET包括：形成于所述PFET区域的部分所述鳍片两侧和顶面上的第二栅极结构，位于所述第二栅极结构与所述鳍片相交的区域内的N型沟道区，位于所述第二栅极结构两侧的所述PFET区域内的部分鳍片中的P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域，分别位于所述P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域中的P+型源极和P+型漏极；
所述反型模式PFET的P型浅掺杂漏极掺杂区域与所述无结NFET的漏极相连。
2.根据权利要求1所述的半导体器件，其特征在于，所述鳍片的材料选自Si、SiGe、Ge或III-V族半导体材料。
3.根据权利要求1所述的半导体器件，其特征在于，还包括：
覆盖所述半导体衬底和所述第一栅极结构和所述第二栅极结构的层间介电层；
位于所述层间介电层中的分别连接所述第一栅极结构和所述第二栅极结构的第一栅极接触和第二栅极接触、分别连接所述无结NFET的N+型源极和所述反型模式PFET的所述P型浅掺杂源极掺杂区域的第一源极接触和第二源极接触、连接所述反型模式PFET的P型浅掺杂漏极掺杂区域和所述无结NFET的N+型漏极的漏极接触。
4.根据权利要求1所述的半导体器件，其特征在于，所述N+型沟道区具有从所述鳍片与所述第一栅极结构相交的表面到所述鳍片中心区域逐渐减小的掺杂浓度。
5.根据权利要求4所述的半导体器件，其特征在于，所述鳍片与所述第一栅极结构相交的表面的掺杂浓度大于或等于1×1019atom/cm3。
6.根据权利要求1所述的半导体器件，其特征在于，在部分所述P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域中形成有金属硅化物。
7.根据权利要求1所述的半导体器件，其特征在于，所述完全金属硅化物的材料包括Ge和Ni。
8.一种半导体器件的制造方法，包括：
步骤S1：提供半导体衬底，所述半导体衬底内具有相邻的NFET区域和PFET区域，所述半导体衬底包括基底，位于所述基底上的埋氧层，以及位于所述埋氧层上的半导体材料层；
步骤S2：对所述半导体材料层进行离子注入，以形成N阱以及分别位于所述NFET区域和所述PFET区域内的第一沟道区和第二沟道区；
步骤S3：刻蚀所述半导体材料层，以形成跨越所述NFET区域和所述PFET区域的鳍片；
步骤S4：在所述NFET区域内的部分所述鳍片两侧和顶面上形成第一栅极结构，所述第一栅极结构与所述鳍片相交的区域为所述第一沟道区，在所述PFET区域的部分所述鳍片两侧和顶面上形成第二栅极结构，所述第二栅极结构与所述鳍片相交的区域为所述第二沟道区；
步骤S5：对所述第二栅极结构两侧的所述PFET区域内暴露的鳍片进行P型LDD注入，以形成P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域；
步骤S6：进行P型重掺杂离子注入工艺，以形成位于所述P型浅掺杂源极掺杂区域和P型浅掺杂漏极掺杂区域中的P+型源极和P+型漏极；
步骤S7：形成覆盖所述PFET区域的硅化物阻挡层；
步骤S8：在所述NFET区域的第一栅极结构两侧暴露的鳍片内形成完全金属硅化物N+型源极和N+型漏极，其中，所述N+型漏极靠近所述P型浅掺杂漏极掺杂区域。
9.根据权利要求8所述的制造方法，其特征在于，在所述步骤S8之后还包括以下步骤：
S9：形成覆盖所述半导体衬底、所述第一栅极结构和所述第二栅极结构的层间介电层；
S10：在所述层间介电层内分别形成连接所述第一栅极结构和所述第二栅极结构的第一栅极接触和第二栅极接触，连接所述NFET区域内的源极和所述PFET区域内的所述P型浅掺杂源极掺杂区域的第一源极接触和第二源极接触，连接所述PFET区域内的P型浅掺杂漏极掺杂区域和所述NFET区域内的漏极的漏极接触。
10.根据权利要求8所述的制造方法，其特征在于，所述半导体材料层的材料选自Si、SiGe、Ge或III-V族半导体材料。
11.根据权利要求8所述的制造方法，其特征在于，所述步骤S2中的离子注入的掺杂离子为As，注入能量为5～40keV，注入剂量为1～5E16cm-2。
12.根据权利要求8所述的制造方法，其特征在于，通过自对准金属硅化工艺形成所述完全金属硅化物N+型源极和N+型漏极。
13.根据权利要求12所述的制造方法，其特征在于，所述自对准金属硅化工艺包括以下步骤：
在所述NFET区域内的所述第一栅极结构两侧暴露的鳍片表面上沉积形成金属层；
进行热退火，直到被所述金属层覆盖的鳍片完全转变为金属硅化物；
去除未反应的金属层。
14.根据权利要求13所述的制造方法，其特征在于，所述金属层为镍、钴及铂或其组合的材料。
15.根据权利要求13所述的制造方法，其特征在于，所述金属层的厚度范围为5～50nm，所述退火为氮气气氛中的快速退火，所述快速退火的温度为500℃。
16.根据权利要求13所述的制造方法，其特征在于，采用包括双氧水和硫酸的溶液去除所述未反应的金属层。
17.根据权利要求8所述的制造方法，其特征在于，在所述步骤S3之后和所述步骤S4之前，还包括步骤：对所述NFET区域内的对应所述第一沟道区的所述鳍片进行第二离子注入，以使所述第一沟道区为N+型沟道区。
18.根据权利要求17所述的制造方法，其特征在于，所述第二离子注入使得所述第一沟道区具有从所述鳍片与所述第一栅极结构相交的表面到所述鳍片中心区域逐渐减小的掺杂浓度。
19.根据权利要求18所述的制造方法，其特征在于，所述鳍片与所述第一栅极结构相交的表面的掺杂浓度大于或等于1×1019atom/cm3。
20.根据权利要求8所述的制造方法，其特征在于，在所述步骤S7之后和所述步骤S8之前，还包括对所述第一栅极结构两侧所述NFET区域内的鳍片进行N型离子重掺杂注入的步骤，以形成N+型源区和N+型漏区。
CN201510232427.9A 2015-05-08 2015-05-08 一种半导体器件及其制造方法 Active CN106206579B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201510232427.9A CN106206579B (zh) 2015-05-08 2015-05-08 一种半导体器件及其制造方法
US15/138,963 US9793173B2 (en) 2015-05-08 2016-04-26 Semiconductor device and related manufacturing method
US15/704,623 US10373880B2 (en) 2015-05-08 2017-09-14 Semiconductor device and related manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510232427.9A CN106206579B (zh) 2015-05-08 2015-05-08 一种半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN106206579A true CN106206579A (zh) 2016-12-07
CN106206579B CN106206579B (zh) 2019-09-27

Family

ID=57223207

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510232427.9A Active CN106206579B (zh) 2015-05-08 2015-05-08 一种半导体器件及其制造方法

Country Status (2)

Country Link
US (2) US9793173B2 (zh)
CN (1) CN106206579B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109785795A (zh) * 2019-03-11 2019-05-21 中国计量大学 一种采用ldd结构的硅基oled微显示器件驱动电路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768254B2 (en) 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
CN108630740B (zh) * 2017-03-16 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2018182715A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Junctionless field effect transistors
CN113644069B (zh) * 2021-06-21 2024-04-02 西安电子科技大学 一种具有同质栅极金属的新型cmos反相器及其制备方法
CN113644070A (zh) * 2021-06-21 2021-11-12 西安电子科技大学 一种基于FD GeOI工艺的新型CMOS反相器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101431078A (zh) * 2007-11-05 2009-05-13 国际商业机器公司 Cmos eprom和eeprom器件以及可编程cmos反相器
CN103579112A (zh) * 2012-08-03 2014-02-12 中芯国际集成电路制造(上海)有限公司 Cmos及其形成方法
CN103812501A (zh) * 2014-02-13 2014-05-21 清华大学 反相器
CN106206411A (zh) * 2015-05-08 2016-12-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
JP5071763B2 (ja) * 2006-10-16 2012-11-14 独立行政法人産業技術総合研究所 炭化ケイ素半導体装置およびその製造方法
US7816689B2 (en) * 2008-07-03 2010-10-19 Universal Scientific Industrial Co., Ltd. Embedded package structure module with high-density electrical connections and method for making the same
EP2161755A1 (en) 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Junctionless Metal-Oxide-Semiconductor Transistor
JP5769160B2 (ja) * 2008-10-30 2015-08-26 国立大学法人東北大学 コンタクト形成方法、半導体装置の製造方法、および半導体装置
CN101740388B (zh) 2008-11-10 2011-05-11 中芯国际集成电路制造(上海)有限公司 金属半导体场效应晶体管的制造方法
CN102034863B (zh) 2009-09-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101431078A (zh) * 2007-11-05 2009-05-13 国际商业机器公司 Cmos eprom和eeprom器件以及可编程cmos反相器
CN103579112A (zh) * 2012-08-03 2014-02-12 中芯国际集成电路制造(上海)有限公司 Cmos及其形成方法
CN103812501A (zh) * 2014-02-13 2014-05-21 清华大学 反相器
CN106206411A (zh) * 2015-05-08 2016-12-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109785795A (zh) * 2019-03-11 2019-05-21 中国计量大学 一种采用ldd结构的硅基oled微显示器件驱动电路

Also Published As

Publication number Publication date
US10373880B2 (en) 2019-08-06
US9793173B2 (en) 2017-10-17
CN106206579B (zh) 2019-09-27
US20160329427A1 (en) 2016-11-10
US20180005890A1 (en) 2018-01-04

Similar Documents

Publication Publication Date Title
CN106206579A (zh) 一种半导体器件及其制造方法
US10134868B2 (en) MOS devices with mask layers and methods for forming the same
CN101834141B (zh) 一种不对称型源漏场效应晶体管的制备方法
CN106067479A (zh) 半导体结构及其制造方法
US7528442B2 (en) Semiconductor device and manufacturing method thereof
CN103247535A (zh) 用于finfet器件的位错smt
CN101233611A (zh) 通过全半导体金属合金转变的金属栅极mosfet
CN104934474A (zh) 组合FinFET及其形成方法
TW200908347A (en) Double gate JEFT with reduced area consumption and fabrication method therefor
CN107978635A (zh) 一种半导体器件及其制造方法和电子装置
CN104217955B (zh) N型晶体管及其制作方法、互补金属氧化物半导体
KR20030004144A (ko) 반도체장치 및 그 제조방법
CN101777586B (zh) 一种混合结型源漏场效应晶体管及其制备方法
JP4134001B2 (ja) 半導体装置の製造方法
CN104037213B (zh) 用于常开iii族氮化物晶体管以获得常关断功能的驱动器
TWI633670B (zh) 功率金屬氧化物半導體場效電晶體及用於製造其之方法
US20140175539A1 (en) Canyon gate transistor and methods for its fabrication
CN103700631A (zh) 无结mos fet器件的制备方法
US8541847B2 (en) Semiconductor device and method for fabricating the same
CN108695158A (zh) 一种半导体器件及其制造方法
CN101325217A (zh) 一种半导体结构
CN106206578A (zh) 半导体结构及其制造方法
JP2004200335A (ja) 絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法
CN109979993A (zh) 高压mos器件及其制作方法、电子装置
CN108346658A (zh) 一种半导体器件及其制造方法和电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant