CN101431078A - Cmos eprom和eeprom器件以及可编程cmos反相器 - Google Patents

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Abstract

CMOS EPROM、EEPROM或反相器器件包括带有薄栅极电介质层的nFET器件、和带有厚栅极电介质层和浮置栅电极的与nFET器件并置的pFET器件。厚栅极电介质层基本上比薄栅极电介质层厚。连接两个FET器件的公用漏极节点在存储器件的情况下没有外部连接，而在反相器的情况下含有外部连接。存在到两个FET器件的源极区和到nFET器件的栅电极的外部电路连接。pFET和nFET器件可以是平面、垂直或FinFET器件。

Description

CMOS EPROM和EEPROM器件以及可编程CMOS反相器
技术领域
本发明涉及尤其适用于嵌入式应用的互补金属氧化物硅(CMOS)电可编程只读存储器(EPROM)和CMOS EEPROM(电可擦除可编程只读存储器)器件。
背景技术
在许多应用中，特别在芯片上系统(SoC)应用中，设计人员都想在微处理器或专用集成电路(ASIC)芯片上具有一定数量的嵌入式非易失性存储器件。满足这种需要的优选途径是提供要求对基本逻辑技术增加少量或不增加附加工艺成本的嵌入式非易失性存储器。通常，这样嵌入式非易失性存储器的附加要求是高密度，即，小单元尺寸、低功率和高速。
在常规CMOS逻辑工艺中，通常利用浮置栅电极中的电荷存储来制作非易失性存储器件。一般说来，它需要比通过Fowler-Nordheim隧道效应将电子从硅注入浮置栅电极中更低的电压来将热电子从硅注入浮置栅电极中。因此，对于高速和低压操作，通常使用热电子注入。
包括控制栅的浮置栅场效应晶体管(FET)是众所周知的。浮置栅电极与控制栅电极的不同之处在于，它不与任何外部部件直接电连接，并且所有侧面都被隔离物包住。在包括控制栅的典型浮置栅FET中，控制栅位于浮置栅的上面。控制栅电极的存在使FET器件能够起常规FET的作用，而浮置栅电极收集和存储注入的电子或空穴。浮置栅电极提供了改变使电荷从FET的源极区传递到它的漏极区所需的阈值电压的方法。控制栅电极的存在增加了对将电荷注入FET的浮置栅极区中和从FET的浮置栅极区中出来的控制，因此依赖于如下所述的其它因素而使FET器件能够起电可编程或可重编程存储器件的作用。
源边注入闪速单元或分裂栅极闪速单元常用作嵌入式闪速存储器。在分裂栅极单元中，浮置极只盖住沟道的一部分，而控制栅电极盖住浮置栅电极和沟道的其它部分。换句话说，在源极和漏极之间存在串联的两个晶体管。一种相对流行的闪速单元使用了氧化多晶硅在多晶硅中形成尖锐点(sharp point)，以便增强电场。这又致使可以在较低电压下擦除，并且供给在浮置栅电极与控制栅电极之间的较厚介电层。硅的局部氧化(LOCOS)工艺常用于制造这样的单元，以便在浮置栅电极的多晶硅上方形成绝缘帽。LOCOS工艺在浮置栅电极上形成尖锐点，导致鸟嘴状结构。
不过，由于浮置栅电极的存在，现有闪速存储器单元呈现要求高编程电压和非平面单元地形的两个主要缺点。
在浮置栅器件中，电子通过热电子注入或通过电子隧道效应(Fowler-Nordheim或F-N隧道效应)注入到浮置栅电极中。在热电子注入的情况下，众所周知，利用使用p沟道FFT器件的雪崩热电子注入比利用使用n沟道FFT器件的沟道热电子注入有效得多。Hsu等人的题为“A High-Speed Low-Power P-Channel Flash EEPROMUsing Silicon-Rich Oxide as Tunneling Dielectric”1992 Int.Conf.Solid-State Devices and Materials，Extended Abstract，pp.140-142(1992)的论文包括了最好既将p沟道浮置栅FET用作存储器元件又将雪崩热电子注入用作编程机制的实验证据。
对于嵌入式应用，最好使用与存储器元件串联连接的访问或选择晶体管以形成非易失性存储器单元。虽然加入选择晶体管增大了存储器单元的面积，但选择晶体管的使用避免了不带访问晶体管的真正单器件存储器单元的操作的许多问题。例如，这样的访问晶体管保证了不存在过擦除问题，并且避免了对未选单元的干扰。
对于选择晶体管，最好使用n沟道FET而不是p沟道FET，因为n沟道FET通常因较高电子迁移率而具有两倍于p沟道FET的性能。换句话说，最好拥有其中n沟道FET用作访问晶体管和浮置栅p沟道FET用作存储器元件的CMOS非易失性存储器件。
Chaudhry的名称为“Fabrication of an EEPROM Device withSiGe Source/Drain Regions”的美国专利第7,091,075 B2号展示了使用nFET和pFET的非易失性存储器件，但它是利用体(bulk)CMOS器件，而不是SOI CMOS构成的。pFET用作选择器件，而nFET栅电极是浮置的，并且用作存储器件。本发明教导了将其栅电极浮置的pFET用作存储器件，而nFET用作选择器件。这样的器件带来的问题是，首先，pFET选择器件只有nFET选择器件的性能的大约一半，其次，用作存储器件的浮置栅nFET与用作存储器件的浮置栅pFET相比，存在高得多的功耗。
Logie的名称为“EEPROM Device having an Isolation-BoundedTunnel Capacitor and Fabrication Process”的美国专利第6,841,447号描述了利用体CMOS器件而不是SOI CMOS来构成的包括nFET和pFET两者的存储器元件，其中pFET的浮置栅电极和nFET的浮置栅电极电连接在一起。此外，在相连浮置栅电极的“上面”存在控制栅电极。这样的器件带来的问题是，包括nFET和pFET的所得存储器元件显著大于只将浮置栅pFET用作存储器元件的本发明。与Logie的存储器元件相反，按照本发明，只将其栅电极浮置的pFET用作存储器元件。
Brahmbhatt的名称为“Logic Cell Array Using CMOS EPROMCells Having Reduced Chip Surface Area”的美国专利第5,016,217号描述了包括带有公用浮置栅电极和公用控制栅电极的串联的互补金属氧化物硅(CMOS)晶体管对的电可编程只读存储器(EPROM)存储器单元。第三n型浮置栅FET用于对存储器单元编程。第三晶体管的浮置和控制栅分别与CMOS晶体管对的公用浮置和控制栅连接。通过将CMOS对的p沟道晶体管的源极与公用控制栅连接，可以提供三态存储器单元。它描述了单元中包括都含有浮置栅的pFET和nFET的EPROM单元。那些浮置栅都电连接在一起。每个FET都含有在浮置栅上面的控制栅。按照本发明，nFET不含浮置栅，而pFET含有浮置栅但没有控制栅。这样的器件带来的问题是，覆盖所有三个晶体管的浮置栅存储器元件占据非常大面积。另外，Brahmbhatt的存储器单元是利用体CMOS器件构成的，该体CMOS器件存在利用n阱构成pFET和利用p阱构成nFET的另外问题。由于阱区大于实际pFET和nFET器件本身，所以构建Brahmbhatt存储器件所占据的最终面积显著大于依照本发明构建的存储器件的面积。
Acovic等人的名称为“EEPROM Having Coplanar On-InsulatorFET and Control Gate”的美国专利第5,886,376号描述了包括在第一绝缘层上隔开的FET和控制栅的电可擦除可编程只读存储器(EEPROM)。在FET和控制栅上方形成第二绝缘层，和第二绝缘层上的公用浮置栅在FET的沟道和控制栅上方，因此浮置栅也形成FET的栅电极。在存储器阵列中可以互连EEPROM器件，并且可以使多个存储器阵列相互叠在一起。相反，本发明克服了利用非标准绝缘体上硅(SOI)CMOS工艺形成高面密度的EEPROM阵列的问题。
Chorr的名称为“Architecture，Circuitry and Method forConfiguring Volatile and/or Non-Volatile Memory for ProgrammableLogic Applications”的美国专利第6,215,689 B1号描述了如下所述的存储器件：“提供了用于利用配置在与可编程逻辑集成电路分离的集成电路上的备份非易失性存储器单元来操作高速、易失性可编程逻辑集成电路的结构、电路和方法。较低密度非易失性存储器单元可以利用与用于形成，例如，EEPROM器件，或更具体地说，闪速EEPROM器件的那些相似的制造步骤来在集成电路上形成。可编程逻辑集成电路包括集成有高速、低密度可配置基于CMOS逻辑的高密度、易失性存储器单元。通过在两个独立和不同的单片集成电路衬底上使用两种独立处理技术，和使单个单片集成电路衬底上的独立集成电路互连，可以将非易失性的优点与高速可编程电路相结合。从可编程逻辑器件伸出的引脚可以以各种方式安装到印刷电路板上的相应接收器。如此的结构、电路和方法由此给出了先天具有与单个集成电路相同的特性，但实际上是具有非易失性的好处以及可编程逻辑器件或复杂可编程逻辑器件内的更高速、更高密度易失性逻辑块的好处的两个集成电路的封装器件。”依照本发明，存储器元件完全与CMOS逻辑工艺兼容，并且可以将存储器和逻辑元件两者制作在相同硅芯片上。在Chorr的存储器件中，通过不同工艺流程将存储器元件和逻辑元件制作在不同硅芯片上，其带来的问题是，器件缺乏将所有所需逻辑电路和存储器功能集成在单个芯片上的所需属性。
Rahim的名称为“Integrated Non-Volatile and CMOS MemoriesHaving Substantially the Same Thickness Gates and Methods ofForming the Same”的美国专利第6207991 B1号描述了在单个晶片或芯片上形成非易失性存储器(例如，EEPROM器件)和体CMOS器件(例如，RAM)，而不是SOI CMOS的方法和通过该方法形成的结构。在一个实施例中，存储晶体管的控制栅以及隔离晶体管的隔离栅可以在相同制造工艺步骤期间形成，因此可以由相同栅极多晶硅材料形成和可以具有相似的厚度。Rahim专利中的存储器件是nFET器件。这样的nFET存储器件带来的问题是，对浮置栅nFET编程需要比对浮置栅pFET更多的功耗。在本发明中，存储器件是pFET器件。
Krishnan等人的名称为“Body-Tied-To-Body SOI CMOSInverter Circuit”的美国专利第6,498,371号描述了SOI CMOS反相器电路，其中n-FET和p-FET中的每一个的漏极电耦合，以由与在SOI层带中形成的主体区结合的硅化物层来形成反相器电路的输出端。但是，同时，主体区仍然电浮置，以便保持SOI的好处。
为了减小体CMOS实现中的单元面积，p-FET，而不是n-FET，通常用于访问晶体管。这样的所有p-FET体CMOS实现在Yang的名称为“Single Poly Embedded EPROM”的美国专利第6,678,190号和Hsu的名称为“Single-Poly EPROM”的美国专利第6,711,064号两者中描述。Yang的美国专利第6,678,190号描述了包含两个串联P型金属氧化物半导体(MOS)晶体管的可擦除可编程只读存储器，其中，由于在编程模式期间不必要在浮置栅上施加偏压，所以在布局的结构中省略了控制栅。Hsu的美国专利第6,711,064号描述了包括与第二PMOS晶体管串联的第一PMOS晶体管的单层多晶EEPROM。第一和第二PMOS晶体管两者都在P型衬底的N阱上形成。第一PMOS晶体管包括浮置栅、第一P+掺杂漏极区和第一P+掺杂源极区。第二PMOS晶体管包括栅极和第二P+掺杂源极区。第一PMOS晶体管的第一P+掺杂源极区用作第二PMOS晶体管的漏极。为了擦除单层多晶EEPROM，在P型衬底中提供了延伸到浮置栅的擦除栅。这样的器件带来的问题是，pFET访问晶体管只有nFET访问晶体管的性能的大约一半。
Cai等人的名称为“EEPROM Device with SubstrateHot-Electron Injector for Low-Power Programming”的共同转让美国专利第7,244,976号描述了适用于大规模集成的低编程功率、高速EEPROM器件。该器件包含主体、源极和漏极，另外它还含有将编程电流注入主体中的装置。来自主体的热载流子非常高效地进入浮置栅中。带有公用底板和顶侧主体的、在绝缘体上构成的器件的漏极电流通过主体偏压控制。该器件适用于SOI和薄膜技术。
图1A是包含SOI nFET 11和SOI pFET 13的现有技术CMOS反相器10的横截面的示意图。图1B是图1A的器件的电路示意图。反相器10在优选由硅组成的衬底12上形成，在衬底12的顶面上形成掩埋氧化物(BOX)层14。左隔离氧化物区15L在反相器10左侧的BOX层14上形成；和右隔离氧化物区15R在反相器10右侧的BOX层14上形成。包括掺杂区16、17、18、19、20和21的SOI层在左隔离氧化物区15L与右隔离氧化物区15R之间的BOX层14上形成。nFET11包括在与左隔离氧化物区15L相邻的BOX层14的顶面上形成的n+掺杂源极区16、p掺杂沟道区17和n+漏极区18。pFET13包括在n+漏极区18与右隔离氧化物区15R之间的BOX层14的顶面上形成的p+掺杂漏极区19、n掺杂沟道区20和p+源极区21。
nFET 11包括在nFET 11的p掺杂沟道区17上形成的薄栅极电介质(二氧化硅或其它电绝缘材料)层23、和处在薄栅极电介质层23上面的导电的第一栅电极G1。
pFET 13包括在pFET 13的n掺杂沟道区20上形成的第二薄栅极电介质(二氧化硅或其它电绝缘材料)层25、和处在第二栅极电介质层25上面的也导电的第二栅电极G2。如上所述，第一和第二栅极电介质层23和25具有薄的并且优选地基本相等的厚度。
第一硅化触点22(S)在nFET 11的源极区16的顶面上形成。在nFET 11的漏极区18和pFET的漏极区19两者的组合顶面上形成的第二硅化触点24使漏极区18和19短路在一起。第三硅化触点26(S)在pFET 13的源极区21的顶面上形成。第一硅化触点区22(S)和第二硅化触点区24与第一栅电极G1隔开，并且第二和第三硅化触点区24和26(S)与第二栅电极G2隔开。
参照图1A和1B两者，第一硅化触点22将等于零伏的参考电位Vss，即地电压与nFET 11的源极区16连接。第一栅电极G1通过导线28A与输入端VIN连接，并且与连接到第二栅电极G2的导线28B连接，以便使第一栅电极G1与第二栅电极G2电连接，两者都处在输入电位VIN上。第二硅化触点24与输出端VOUT连接。第三硅化触点26(S)与电源端Vdd连接。参照图1C，反相器10的输入和输出电压是相关的，以便当VIN处在“0”的逻辑状态下或具有基本等于零的值时，VOUT处在“1”的逻辑状态下或具有基本等于Vdd的值，而当VIN处在“1”的逻辑状态下或具有基本等于Vdd的值时，VOUT处在“0”的逻辑状态下或具有基本等于零的值。正如本领域的技术人员充分了解的那样，在下表I中指出了这些关系。
表I
 
VIN VOUT
“0”或零 “1”或Vdd
“1”或Vdd “0”或零
图1D是包含在N阱39上形成的体pFET 31和另一个体pFET33，而没有任何n-FET器件的现有技术MOS FET EPROM器件30的横截面的示意图。N阱39被居中在左隔离氧化物区35L的右沿与右隔离氧化物区35R的左沿之间。与左隔离氧化物区35L相邻形成的pFET 31包括p+掺杂源极区32(S)、n掺杂沟道区CH1和共享p+掺杂区37的左半部分。pFET 33包括在pFET 31与右隔离氧化物区35R之间形成的共享p+掺杂区37的右半部分、n掺杂沟道区CH2和p+漏极区36。共享p+区37是pFET器件33的源极。对于pFET，较高电压的区域是源极并且较低电压的区域是漏极，而对于nFET则相反。对于像图1D中那样的两个串联pFET，将最高电压(Vdd)施加在区域32(S)，或pFET 31的源极上，并且区域37是pFET器件31的漏极以及pFET器件33的源极。p+漏极区36是pFET器件33的漏极。
与图1A中一样，pFET 31包括在pFET 31的第一沟道区CH1上形成的薄栅极电介质(栅极氧化物)层23、和处在薄栅极电介质层23上的导电的第三栅电极G3。
pFET 33包括在pFET 33的n掺杂沟道区CH2上形成的第一厚栅极电介质(例如，氧化硅)层25F、和处在第一厚栅极电介质层25F上的也导电的第一浮置栅电极FG1。由于如下面的参考文献所述，厚栅极电介质必须足够厚以防止存储在浮置栅FG1上的电荷泄漏，栅极电介质层23和第一厚栅极电介质层25F具有基本不同的厚度，第一厚栅极电介质层25F基本上比栅极电介质层23厚。Iwase等人的名称为“Driver Circuit for Semiconductor Storage Device and PortableElectronic Apparatus”的美国专利第6,992,926号阐述了“为了防止保持电荷的泄漏，将浮置栅与沟道区或阱区隔离的绝缘膜的厚度不能减小到大约7纳米或更小。”另外，Prinz等人的标题为“Nonvolatilememories for 90nm SoC and beyond”的文章阐述了如下内容：“为了维持安全最重要的应用的高可靠性，如果不使用纠错，则包住浮置栅的绝缘体必须厚于100埃。这是由于绝缘体中的单点缺陷足以形成整个浮置栅电荷都可以通过其漏掉的泄漏路径。”，EE-Times，http://www.eetimes.com/story/OEG20030317S0057(2003)。
发明内容
本发明的目的是提供包括作为访问晶体管的n-FET沟道FET和作为存储器元件的浮置栅p-FET沟道FET的非易失性存储器件，以便克服像如图1D所示的现有技术那样，使用作为访问晶体管的p-FET沟道FET和作为存储器元件的浮置栅p-FET沟道pFET的非易失性存储器件中的访问晶体管速度慢的问题。
与Bertin等人的美国专利第5,781,031号不同，本发明教导了包括作为访问晶体管的nFET和作为存储器元件的浮置栅pFET的非易失性存储器件的配备。
与存在覆盖三个晶体管的浮置栅存储器元件占据非常大面积的问题的Brahmbhatt的美国专利第5,016,217号相比，本发明只使用浮置栅pFET作为存储器元件。
本发明将浮置栅pFET用作存储器件，而nFET用作选择器件，这克服了如上所述的Chaudhry的美国专利第7,091,075号的问题，即，首先，pFET选择器件只有nFET选择器件的性能的大约一半，其次，作为存储器件的浮置栅nFET与用作存储器件的浮置栅pFET相比，存在高得多的功耗。
虽然本发明的CMOS EPROM和EEPROM器件可以具体化成体CMOS器件，但在SOI CMOS实施例中这些器件具有比体CMOS中更高的密度。而且，本发明的CMOS非易失性存储器件EPROM和EEPROM器件可以用于配置可编程CMOS逻辑电路。由于本发明的CMOS非易失性存储器件起类似CMOS反相器的作用，所以它们可以配置成形成可编程的CMOS逻辑电路。在可编程CMOS逻辑电路中，如果不对存储器元件编程，则逻辑电路以与常规逻辑电路相同的方式工作。但是，通过对逻辑电路中的非易失性存储器件编程，可以将逻辑电路的输出设置在与施加在逻辑电路上的输入信号无关的逻辑高状态或逻辑低状态上。
依照本发明，提供了CMOS非易失性存储器件，其包括没有擦除器件的EPROM(电可编程只读存储器)器件、有擦除器件的EEPROM(电可擦除可编程只读存储器)器件、和可编程或可擦除可编程的反相器。倘若浮置栅存储器FET存在可忽略不计的栅极泄漏电极，本发明的CMOS非易失性存储器件可以利用标准CMOS逻辑工艺来构建。浮置栅pFET包含厚氧化物晶体管，其具有阻止使存储在器件中的数据丢失的通过其有不需要的放电的隧道效应的优点。
依照本发明，CMOS器件包含衬底，在该衬底上形成具有第一源极区、第一沟道区和第一漏极区的半导体nFET器件。在第一沟道区上形成薄栅极电介质层，并在所述薄栅极电介质层上形成第一栅电极。半导体pFET器件与nFET器件并置地在衬底上形成，并包括第二源极区、第二沟道区和第二漏极区。在第二沟道区上形成厚栅极电介质层，并在该厚栅极电介质层上形成浮置栅电极。厚栅极电介质层基本上比薄栅极电介质层厚，以便阻止通过其的电荷的不需要的隧道效应。公用漏极节点与第一漏极区和第二漏极区两者连接，在存储器件的情况下，没有与公用漏极节点的外部连接，而在反相器的情况下，存在与公用漏极节点的外部连接。向第一源极区、第二源极区和第一栅电极提供外部电路连接。优选地，衬底包括在体硅上形成的绝缘体上硅(SOI)层；并且衬底包括用于pFET的N阱和用于nFET的P阱。该器件可以包括EPROM、EEPROM存储器、可编程反相器、或可擦除可编程反相器；其中，衬底包括在体硅上形成的绝缘体上硅(SOI)层；其中，衬底包括用于pFET的N阱和用于nFET的P阱；和/或包括与半导体pFET并联形成的带有薄栅极电介质层的附加pFET器件。
依照本发明的另一个方面，CMOS存储器件包含在衬底中和衬底上形成的半导体nFET器件和pFET器件。nFET器件包括在衬底中形成的第一源极区、第一沟道区和第一漏极区。在第一沟道区上形成薄栅极电介质层，并在该薄栅极电介质层上形成第一栅电极。在衬底中和衬底上形成的半导体pFET器件与nFET器件并置，并包括在衬底中形成的第二源极区、第二沟道区和第二漏极区。在第二沟道区上形成厚栅极电介质层，并在该厚栅极电介质层上形成浮置栅电极，厚栅极电介质层基本上比薄栅极电介质层厚，以便阻止通过其的电荷的不需要的隧道效应。公用漏极节点与第一漏极区和第二漏极区两者连接，没有与公用漏极节点的外部连接。向第一源极区、第二源极区和第一栅电极提供外部电路连接。优选地，该器件包含EPROM存储器或EEPROM存储器。
依照本发明的又一个方面，CMOS可编程反相器包含衬底，以及在该衬底中和衬底上形成的半导体nFET器件和与该nFET器件并置地在该衬底中和衬底上形成的半导体pFET器件。nFET器件包括在衬底中形成的第一源极区、第一沟道区和第一漏极区。在第一沟道区上形成薄栅极电介质层，并在该薄栅极电介质层上形成第一栅电极。半导体pFET器件包括在衬底中形成的第二源极区、第二沟道区和第二漏极区。在第二沟道区上形成厚栅极电介质层，并在该厚栅极电介质层上形成浮置栅电极，厚栅极电介质层基本上比薄栅极电介质层厚，以便阻止通过其的电荷的不需要的隧道效应。公用漏极节点与第一漏极区和第二漏极区两者连接，并且向第一源极区、第二源极区、第一栅电极和公用漏极节点提供外部电路连接，该公用漏极节点包含反相器的输出端。优选地，衬底选自以下：绝缘体上硅(SOI)、用于pFET的N阱和用于nFET的P阱；和/或与半导体pFET并联地形成带有薄栅极电介质层的附加pFET器件。优选地，CMOS可编程反相器包含可擦除可编程反相器。
附图简述
图1A是包含在BOX衬底上的SOI层上形成的SOI nFET和SOIpFET的现有技术CMOS反相器的横截面的示意图。
图1B是图1A的器件的电路示意图。
图1C示出了图1B的反相器电路的输入和输出信号之间的关系。
图1D示出了包含pFET访问器件和浮置栅存储pFET器件的现有技术EPROM器件的横截面的示意图。
图2A示出了依照本发明的非易失性EPROM单元的横截面示意图，该非易失性EPROM单元是图1A的反相器的变体，其包括在BOX衬底上的SOI层上形成的访问nFET和浮置栅存储pFET。图2B是图2A的EPROM单元的电路示意图。图2C示出了包括图2A的EPROM单元的3×3 EPROM阵列，EPROM单元的访问nFET和存储pFET连接在该阵列中。
图3是针对65纳米一代的CMOS器件，在漏极-源极电压(Vds)的固定值上测量的、示出典型浮置栅存储pFET的源极-漏极电流和热电子注入电流的、以安培为单位的栅极电流随栅极电压变化的曲线图。
图4A示出了包含依照本发明的CMOS非易失性EEPROM单元的实施例，该CMOS非易失性EEPROM单元是图2A的EPROM单元的变体，其还包括擦除器件和在BOX层的顶面上的第三隔离氧化物区。
图4B示出了包括图4A的EEPROM单元的3×3 EPROM阵列，它的访问nFET和存储pFET连接在该阵列中。
图4C示出了依照本发明的CMOS非易失性EEPROM单元，该CMOS非易失性EEPROM单元是图4A的EEPROM单元的变体，其中擦除栅电极下面的图4A的p掺杂区已经被n掺杂区取代，以增大擦除栅极与擦除器件的n型区和n+掺杂区的重叠部分。
图4D示出了依照本发明的CMOS非易失性EEPROM单元，该CMOS非易失性EEPROM单元是图4A的EEPROM单元的变体，其中浮置栅电极向右延伸到p掺杂区上方，以起到该单元的擦除器件的擦除栅极的作用。
图4E示出了依照本发明的CMOS非易失性EEPROM单元，该CMOS非易失性EEPROM单元是图4C的EEPROM单元的变体，其中图4C的浮置栅电极向右延伸到擦除器件的n掺杂区和n+区的一部分的上方。
图5A是带有访问nFET和存储pFET的在体CMOS实施例中实现的依照本发明的CMOS EPROM单元的横截面的示意图。图5B是图5A的器件的电路示意图。
图6是依照本发明的体CMOS EEPROM单元的横截面的示意图，该CMOS EEPROM单元是图5A的CMOS EPROM的变体，其将擦除器件加入图5A的CMOS EPROM的访问nFET和存储pFET中。
图7A示出了依照本发明的可编程CMOS反相器的SOI实施例的横截面示意图。图7B是图7A的反相器的电路示意图。图7C是在“0”状态下图7A的反相器的电压迹线。图7D是在“1”状态下图7A的反相器的电压迹线。图7E是可擦除可编程反相器的电路示意图，该可擦除可编程反相器是图7A的反相器的可重编程变体。
图7F示出了图7A的反相器的可重编程变体的垂直FET实施例。
图7G示出了图7A的反相器的可重编程变体的FinFET实施例。
图8A示出了依照本发明的可编程CMOS反相器的体实施例的物理结构，该可编程CMOS反相器是图5A的EPROM器件的变体。图8B是图8A的反相器的电路示意图。图8C是在“0”状态下图8A的反相器的电压迹线。图8D是在“1”状态下图8A的反相器的电压迹线。图8E是可擦除可编程反相器的电路示意图，该可擦除可编程反相器是图8A的反相器的可重编程变体。
图9示出了作为雪崩电子注入时间的函数的所测量的pFET浮置栅电极电压漂移(相对于源极电压)。
图10示出了用于估计CMOS可编程开关的输出电压电平的图解法，其包括在Vgs＝Vdd＝1V时所测量的薄氧化物nFET输出特性。
图11A示出了依照本发明的可编程CMOS反相器的示意性电路图。图11B是在“0”状态下图11A的反相器的电压迹线。图11C是在“1”状态下图11A的反相器的电压迹线。图11D是可以重编程的可编程反相器的电路示意图，该可编程反相器是图11A的反相器的可重编程变体。
图12A示出了可编程CMOS反相器的电路示意图。图12B是在“0”状态下图12A的反相器的电压迹线。图12C是在“1”状态下图12A的反相器的电压迹线。图12D是可以重编程的可编程反相器的电路示意图，该可编程反相器是图12A的反相器的可重编程变体。
图13A示出了包括一对垂直FET结构的非易失性EPROM单元。图13B是两者都是垂直FET的访问器件和浮置栅器件的电路图。
图14A是包括一对FinFET器件的非易失性EPROM单元的平面图。图14B示出了沿着图14A中A-A′线的图14A的EPROM单元的垂直截面。图14C是示出访问器件nFET和浮置栅pFET的图14A和14B的EPROM单元的电路图。
图15示出了其中访问FET是nFinFET且浮置栅pFET是垂直pVFET的EPROM单元。
图16示出了其中访问FET是垂直nVFET且浮置栅FET是pFinFET的EPROM单元。
图17示出了其中访问FET是诸如图2、4、5、6和7所示的那个的平面nFET，且浮置栅FET是垂直pVFET的EPROM单元。
图18示出了其中访问FET是诸如图2、4、5、6和7所示的那个的平面nFET，且浮置栅FET是pFinFET的EPROM单元。
图19示出了其中访问FET是垂直nVFET且浮置栅FET是平面pFET的EPROM单元。
图20示出了其中访问FET是nFinFET，且浮置栅FET是平面pFET的EPROM单元。
图21示出了其中nFET是nFinFET且浮置栅pFET是垂直pVFET的可重编程反相器。
图22示出了其中nFET是垂直nVFET且浮置栅pFET是pFinFET的可重编程反相器。
图23示出了其中nFET是平面nFET且浮置栅pFET是垂直pVFET的可重编程反相器。
图24示出了其中nFET是平面nFET且浮置栅pFET是pFinFET的可重编程反相器。
图25示出了其中nFET是垂直nVFET且浮置栅pFET是平面pFET的可重编程反相器。
图26示出了其中nFET是nFinFET，且浮置栅pFET是平面pFET的可重编程反相器。
本发明优选实施例描述
以下的详细描述将参照附图，通过例子，描述本发明的优选实施例以及优点和特征。
第一实施例：EPROM
图2A是依照本发明的非易失性EPROM单元100的横截面示意图，该非易失性EPROM单元100是图1A的反相器10的变体，其包括在BOX衬底上的SOI层上形成的访问nFET 11′和浮置栅存储pFET 13′。访问nFET 11′包括与WL0字线28A连接的栅电极G1、和与SL0选择线22SL连接的源极触点22(S)。存储pFET 13′含有浮置栅电极FG2和与BL1位线26BL连接的源极触点26(S)。将访问nFET 11′的漏极区与浮置栅存储pFET 13′的漏极区连接的公用浮置漏极触点24′(D)未与任何外部线连接。
对于图2A的CMOS配置，将最低电压施加在作为访问nFET器件11′的源极的源极触点22(S)上。作为pFET器件13′源极的源极触点26(S)将具有最高电压。
图2B是图2A的EPROM单元100的电路示意图。
图2C示出了包括图2A的EPROM单元100的3×3 EPROM阵列200，访问nFET 11′和存储pFET 13′连接在EPROM阵列中。EPROM阵列200包括三条字线WL0、WL1、WL2，三条位线BL0、BL1、BL2，和两条选择线SL0、SL1。访问nFET 11′的栅电极G1与WL0字线28A连接；且访问nFET 11′的源极触点22(S)与SL0选择线22SL连接。存储pFET 13′的源极触点26(S)与BL1位线26BL连接；且存储pFET 13′的浮置栅电极FG2浮置，即，不与任何外部线连接。
参照图2A、2B、和2C，访问nFET 11′的漏极区18和存储pFET13′的漏极区19通过公用浮置漏极触点24′(D)互连，公用浮置漏极触点24′(D)包含同样浮置的节点，因为如上所述，它也不与任何外部线连接。
参照图2A，与图1A中一样，CMOS EPROM单元100在优选由硅组成的衬底12上形成，在衬底12的顶面上形成掩埋氧化物(BOX)层14。左隔离氧化物区15L在器件100左沿的BOX层14上形成；且右隔离氧化物区15R在器件100右沿的BOX层14上形成。SOI层包括在左隔离氧化物区15L与右隔离氧化物区15R之间的BOX层14上形成的几个掺杂区16、17、18、19、20和21。访问nFET11′包括直接在与左隔离氧化物区15L相邻的BOX层14的顶面上形成的n+掺杂源极区16、p掺杂沟道区17和n+掺杂漏极区18。pFET
13′包括也直接在位于nFET 11′的n+漏极区18与右隔离氧化物区15R之间的BOX层14的顶面上形成的p+掺杂漏极区19、n掺杂沟道区20和p+掺杂源极区21。
访问nFET 11′包括在p掺杂沟道区17上形成的薄栅极电介质层23、和处在薄栅极电介质层23上面的导电的栅电极G1。由于FET器件的速度通过具有薄栅极电介质层来提高，所以与传统的一样，可以包括氧化硅(栅极氧化物)或其它传统栅极电介质材料的薄栅极电介质层23是薄的。
存储pFET 13′包括在n掺杂沟道区20上形成的厚栅极电介质层25F、和处在厚栅极电介质层25F上面的导电浮置栅电极FG2。正如本领域技术人员充分了解的那样，基本上比薄栅极电介质层23厚的厚栅极电介质层25F可以包括氧化硅(栅极氧化物)或其它适当栅极电介质材料。对于当前制造的最先进的CMOS器件，访问nFET 11′的薄栅极电介质层23可以薄到大约1纳米厚。厚栅极电介质25F必须比薄栅极电介质层23厚得多，以防止不需要的隧道效应将存储在浮置栅电极FG2中的电荷放电，与1纳米厚的薄栅极电介质层23相比，其具有大约8纳米到大约10纳米的厚度，即，几乎相差一个数量级。
访问nFET 11′的栅电极G1与WL0字线28A连接。存储pFET13′的源极触点26(S)与BL1位线26BL连接。访问nFET 11′的源极触点22(S)与SL0选择线22SL连接。但是，浮置栅电极FG2不与外部连接。
参照图2A和2C，通过来自存储器阵列200的SLO选择线22SL、WL0字线28A、和BL1位线26BL的信号来操作连接在存储器阵列200(如图2C所示)中的访问nFET 11′和存储pFET 13′。在操作时，包含在硅衬底12上形成的CMOS器件的EPROM单元100与图1A的反相器10的不同之处在于，SL0选择线22SL、WL0字线28A、和BL1位线26BL起到与连接到图1A的反相器10的导线相当不同的作用。图2A的存储器单元100含有第一硅化触点区22(S)，因此含有通过存储器阵列200的SL0选择线22SL连接的访问nFET 11′的源极，以接收选择电压VSL。单元100的访问nFET的栅电极G1与存储器阵列的WL0字线28A连接。pFET 13′的源极与存储器阵列200的BL1位线26BL连接，并且让存储pFET 13′的浮置栅电极FG2浮置。让代表访问nFET 11′的漏极和存储pFET 13′的漏极两者的电短路节点24′(D)也浮置。
更详细地参照如图2A所示的特征，CMOS EPROM单元100包含访问nFET 11′和存储pFET 13′。单元100在优选由硅组成的衬底12上形成，在衬底12的顶面上形成掩埋氧化物(BOX)层14。左隔离氧化物区15L在器件100左沿的BOX层14上形成；且右隔离氧化物区15R在器件100右沿的BOX层14上形成。正如参照图1A所述的那样，在BOX层14顶面上的是左隔离氧化物区15L、和右隔离氧化物区15R，以及在它们之间的包括掺杂区16、17、18、19、20和21的SOI层。SOI层在左隔离氧化物区15L的右沿与右隔离氧化物区15R的左沿之间的BOX层14上形成。访问nFET 11′包括在BOX层14的顶面上形成的、与左隔离氧化物区15L的右沿并置的n+掺杂源极区16、p掺杂沟道区17(在n+掺杂源极区16的右边)、和n+漏极区18(与前者相邻)。在BOX层14的顶面上形成的存储pFET13′处在n+漏极区18与右隔离氧化物区15R之间；且存储pFET 13′包括与n+漏极区18并置的p+掺杂漏极区19、n掺杂沟道区20(在p+漏极区19的右边)、和p+源极区21(与前者相邻并紧邻右隔离氧化物区15R的左沿)。
与图1A中一样，访问nFET 11′包括在访问nFET 11′的p掺杂沟道区17上形成的薄栅极电介质(栅极氧化物)层23、和在薄栅极电介质层23的顶面上形成的导电第一栅电极G1。
存储pFET 13′包括浮置栅极电介质(氧化硅)层25F，其比图1A的栅极电介质层25厚且在存储pFET 13′的n掺杂沟道区20上形成。厚栅极电介质层25F必须比薄栅极电介质层23厚，以防止存储在浮置栅电极FG2上的电荷因通过其的电荷的不需要的隧道效应而泄漏。处在厚栅极电介质层25F上的浮置栅电极FG2也是导电的。在访问nFET 11′的源极区16的顶面上形成的第一硅化触点22通过源极线22SL与图2C的存储器阵列的选择线SL0连接。第二硅化触点24′(D)在访问nFET 11′的漏极区18和存储pFET 13′的漏极区19两者的组合顶面上形成。第二硅化触点24′(D)使浮置漏极区18和19短路在一起。在存储pFET 13′的源极区21的顶面上形成的第三硅化触点26与存储器阵列200的BL1位线26BL连接。第一硅化触点区22和第二硅化触点区24′与栅电极G1隔开，且第二和第三硅化触点区24′和26与浮置栅电极FG2隔开。
参照图2A和2B两者，第一硅化触点22SL将电位VSL0与访问nFET 11′的源极区16连接。栅电极G1通过导线28A与字线WL0连接。如上所述，不存在与浮置栅电极FG2的连接，因此，与图1A的反相器10不同，栅电极G1不与浮置栅电极FG2电连接。如上所述，与图1A不同，第二硅化触点24′(D)是浮置的，即，不与任何输出端连接。与图1A不同，第三硅化触点26与位线BL连接。
为了对存储器单元编程，将高编程电压Vpp＝VBL1施加在位线26BL上，并且利用字线WL上的正字线电压VWL0使访问nFET 11′导通。选择线22SL与地或0V连接，使存储pFET 13′的源极区21与漏极区19之间的Vpp下降。高编程电压引起发生在存储pFET 13′的漏极端附近的雪崩碰撞电离，使二次热电子注入浮置栅电极FG2中。随着通过将那些二次热电子注入浮置栅电极FG2中而生成热电子电流，存储pFET 13′开始导通。
随着存储pFET导通，首先，热电子电流随着存储pFET 13′的沟道区20中的电流增大而增大，然后，一旦浮置栅极FG2被充电到比存储pFET 13′的阈值电压高大约0.4V的等效值时，热电子电流开始减小。使热电子电流在到达峰值之后减小的另一个因素是，随着存储pFET 13′逐渐被导通，访问nFET 11′的源极-漏极电压越来越大，其结果是，存储pFET 13′的源极-漏极电压(Vds)越来越小，因此降低了存储pFET 13′中的雪崩碰撞电离度。
图3是针对65纳米一代的CMOS器件，在漏极-源极电压(Vds)的固定值上测量的、示出典型浮置栅存储pFET 13′的源极-漏极电流和热电子注入电流的、以安培为单位的栅极电流随栅极电压变化的曲线图。
图2A、2B和2C的存储器单元100可以通过将，例如，电源电压Vdd施加在BL1位线26BL和WL0字线28A上来读取。作为EPROM或一次性编程存储器件，在对存储器件100编程之前，在浮置栅极FG2中没有电子存储。一方面，如果存储器单元100中的存储pFET 13′是未编程的(即，处在断开状态下)，流入位线26BL中的电流可忽略不计。当存储器单元100处在未编程状态下时，存储pFET13′的阈值电压越高，导线26BL上的位线电流就越小。另一方面，如果存储器单元100已经编程，存储在浮置栅电极FG2上的电子的数量很大。那些存储的电子将存储pFET 13′导通，从而使电流流入位线26BL中。当被编程时，存储在浮置栅电极FG2上的电子的数量越大，存储器单元100的位线26BL中的位线电流就越大。
第二实施例：SOI EEPROM
图4A示出了包含依照本发明的CMOS非易失性EEPROM单元400A的实施例，该CMOS非易失性EEPROM单元400A是图2A的EPROM单元100的变体，其包括擦除器件40，和在位于存储pFET 13′的p+掺杂源极区的右边的BOX层14的顶面上的第三隔离氧化物区15C。第三隔离氧化物区15C与擦除器件40并置，擦除器件40含有通过导电线44与浮置栅电极FG2电连接的擦除栅电极EG。
擦除器件40可以仅仅是带有厚度基本上等于pFET 13′的厚栅极电介质层25F的第二厚栅极电介质层27的FET的一半。擦除器件40包括在BOX层14的顶面上的SOI层中形成的p掺杂区41P和n+掺杂区42。p掺杂区41P与第三隔离氧化物区15C的右沿并置。n+掺杂区42位于p掺杂区41P的右边，且另一侧与右隔离氧化物区15R的左沿并置。第二厚栅极电介质层27在p掺杂区41P和n+掺杂区42的一部分上形成，在它的顶面上形成擦除栅电极EG，擦除栅电极EG与栅极边沿限定n型扩散区42交叠。擦除栅极硅化触点43在n+掺杂区42的一部分上形成且与擦除栅电极EG隔开。总而言之，在图4A中，擦除器件40包括p掺杂区41P、在SOI层中形成的n+掺杂区42、和在p掺杂区41P和n+掺杂区42上形成的第二厚栅极电介质层27，也就是说，擦除栅电极EG在第二厚栅极电介质层27上形成。如图4A所示，正如在n沟道FET中那样，在擦除栅电极EG底下的区域41P可以是p型。
存储器件可以通过将大的正电压施加在擦除线43ERL上，使浮置栅电极中的电子隧穿到达擦除线电极上来擦除。由于在存储器单元400A中存在访问晶体管11′，所以不必担心过擦除。
在EEPROM单元400A中，由于擦除栅电极EG和浮置栅电极FG2都没有与外部端连接，所以擦除栅电极EG也是浮置的。虽然单元400A另外在结构上与图2A的单元100相同，但访问nFET访问晶体管11′可以是常规高性能逻辑晶体管。SOI CMOS单元400A具有超过体CMOS形式的显著密度优点。
图4B示出了包括图4A的EEPROM单元400A的3×3 EEPROM阵列4001，访问nFET 11′和存储pFET 13′连接在EEPROM阵列4001中。EEPROM阵列4001包括三条字线WL0、WL1、WL2，三条位线BL0、BL1、BL2和两条选择线SL0、SL1。访问nFET 11′的栅电极G1与WL0字线28A连接；且访问nFET 11′的源极触点22(S)与SL0选择线22SL连接。存储pFET 13′的源极触点26(S)与BL1位线26BL连接；且存储pFET 13′的浮置栅电极FG2浮置，即，不与任何外部线连接。参照图2A、2B、和2C，访问nFET 11′的漏极区18和存储pFET 13′的漏极区19通过公用浮置漏极触点24′(D)互连，公用浮置漏极触点24′(D)包含也浮置的节点，因为如上所述，它也不与任何外部线连接。
第三实施例：SOI EEPROM
图4C示出了依照本发明的CMOS非易失性EEPROM单元400B，该CMOS非易失性EEPROM单元400B是图4A的EEPROM单元400A的变体。在图4C中，在擦除栅电极EG下面的图4A的p掺杂区41P已经被n掺杂区41N取代，以增大擦除栅极EG与n型区41N和n+掺杂区42的交叠区域。
第四实施例：SOI EEPROM
图4D示出了依照本发明的CMOS非易失性EEPROM单元400C，该CMOS非易失性EEPROM单元400C是图4A的EEPROM单元400A的变体，其中图4A的浮置栅电极FG2向右延伸到p掺杂区41P上方，以便起到擦除器件40的擦除栅极作用。也就是说，浮置栅电极FG2直接与器件40的擦除栅电极EG连接并合在一起。应该注意到，由于p+掺杂区21通常通过与浮置栅FG2的边沿自对准的离子植入而引入，所以浮置栅电极FG2不会直接跑到p+掺杂区21的上面。
第五实施例：SOI EEPROM
图4E示出了依照本发明的CMOS非易失性EEPROM单元400D，该CMOS非易失性EEPROM单元400D是图4C的EEPROM单元400B的变体。在图4E中，图4C的浮置栅电极FG2向右延伸到擦除器件40的n掺杂区41N和n+区42的一部分上方。
在下表II中示出了用于在亚100纳米CMOS技术中操作这样的EEPROM存储器单元的典型电压，Vdd是CMOS电源电压，它通常是大约1.0V。
表II
 
操作 VSL VWL VBL VEL
编程 0V Vdd ≥3V 0V
读取 0V Vdd Vdd 0V
擦除 0V Vdd 0V >3V
第六实施例：体EPROM
图5A是带有访问nFET 31′和存储pFET 33′的在体CMOS实施例中实现的依照本发明的体CMOS EPROM单元500的横截面的示意图。单元500包括左隔离氧化物区35L、中心隔离氧化物区35C和右隔离氧化物区35R。P阱位于左隔离氧化物区35L与中心隔离氧化物区35C之间。N阱位于中心隔离氧化物区35C与右隔离氧化物区35R之间。
在P阱中形成的nFET 31′包括在P阱中与n-FET沟道区并置的与左隔离氧化物区35L相邻形成的n+掺杂源极区32′、和紧邻n-FET沟道区且与中心隔离氧化物区35C相邻形成的n+掺杂漏极区58，在n-FET沟道区的上面形成薄栅极电介质层23，且在薄栅极电介质层23的上面形成栅电极G5。
在N阱中形成的存储pFET 33′包括在N阱中与p-FET沟道区并置的与中心隔离氧化物区35C相邻形成的p+掺杂漏极区59、和紧邻p-FET沟道区且与右隔离氧化物区35R相邻形成的p+掺杂源极区36，在p-FET沟道区的上面形成厚栅极电介质层25F，且在厚栅极电介质层25F的上面形成浮置栅电极FG3。
nFET 31′的n+源极区32′通过导线22SL与选择电压VSL连接，选择nFET 31′的栅极G5通过字线28A与电压VWL连接，p+源极区36通过导线26BL与位线电压VBL连接，且导线34将漏极58和59互连。存储栅极FG3、导线34以及漏极58和59是浮置的。
图5B是图5A的器件的电路示意图。
第七实施例：体EEPROM
图6是依照本发明的体CMOS EEPROM单元600的横截面的示意图，该CMOS EEPROM单元600是图5A的变体，其中将擦除器件40′加入访问nFET 31′和存储pFET 33′中，其中带有相同标记的相同元件具有相同的功能和特性。EEPROM单元600包括与图4A的擦除器件40相似的擦除器件40′，擦除器件40′包括在厚栅极电介质层27上形成的擦除栅电极EG，厚栅极电介质层27在右边P阱上形成并与n+掺杂区42′交叠。
更详细地说，EEPROM单元600包括左隔离氧化物区35L、在前者右边的中心隔离氧化物区35C、与前者并置的右隔离氧化物区35R、和最右边的额外隔离区35E。左边P阱处在左隔离氧化物区35L与中心隔离氧化物区35C之间，中心N阱处在中心隔离氧化物区35C与右隔离氧化物区35R之间。用于擦除器件40′的右边P阱处在右隔离氧化物区35R与最右边的额外隔离氧化物区35E之间。
EEPROM 600的擦除器件40′包含n-FET的一半，其包括具有在P阱中形成的p掺杂沟道区和n+掺杂区42′的右边P阱，用于擦除栅极EG的厚栅极电介质层27(在p掺杂区和n+掺杂区42′的一部分上形成)。擦除栅电极EG在厚栅极电介质层27上形成。厚栅极电介质层27在厚度上基本与存储pFET 33′的厚栅极电介质25F相等。
n+掺杂区42′处在与额外隔离氧化物区35E的左沿并置的第二P阱的顶面中的右侧。厚栅极电介质层27在P阱的顶面上并到达n+掺杂区42′的只有稍微一部分上。擦除栅电极EG在厚栅极电介质层27的顶面上形成，擦除栅电极EG与栅极边沿限定n型扩散区42′交叠。擦除栅极触点43在n+掺杂区42′的顶面中和顶面上形成，并且与擦除栅电极EG隔开。
在图6中，由于隔离p阱和n阱等所需的左隔离氧化物区35L、中心隔离氧化物区35C、右隔离氧化物区35R、和额外隔离氧化物区35E的面积大，所以单元面积显著增大。为了减小体CMOS实现中的单元面积，设计人员通常将p-FET，而不是n-FET，用于访问晶体管。这样的所有p-FET体CMOS的实现在Yang的名称为“Single PolyEmbedded EPROM”的现有技术美国专利第6,678,190号和Hsu的名称为“Single-Poly EPROM”的美国专利第6,711,064号中描述。但是，由于nFET的速度是pFET的两倍，与pFET访问晶体管相比，使用nFET晶体管导致更快的存储器件操作。
本发明的CMOS非易失性存储器件像CMOS反相器那样起作用。因此，这样的CMOS非易失性存储器件可以容易地适用于起到可编程CMOS逻辑电路的作用。由于反相器是逻辑电路的基本构建块，接着描述将CMOS非易失性存储器件适用于起可编程CMOS反相器的作用。
在作为本发明的EPROM器件的电路代表的图2B和5B中，漏极节点24′(D)是浮置的，不用作电信号。但是，如图7A所示，如果将漏极节点24′上的漏极节点电压取作输出电压VOUT，并且将访问器件栅极电压取作输入电压，那么，我们将拥有如下所述的可编程CMOS反相器。
第八实施例：SOI可编程CMOS浮置栅反相器
图7A示出了可编程CMOS反相器700的SOI实施例的示意性横截面图。图7B是图7A的反相器700的电路示意图。图7C是在“0”状态下图7A的反相器700的电压迹线。图7D是在“1”状态下图7A的反相器700的电压迹线。图7E是可以重编程的可编程反相器701的电路示意图，该可编程反相器701是图7A的反相器700的变体。
图7F示出了图7A的反相器的可重编程变体的垂直FET实施例701′。
图7G示出了图7A的反相器的可重编程变体的FinFET实施例701＂。垂直FET和FinFET以及其其它实施例将在下面讨论。
包括可编程浮置栅电极存储pFET 13′和串联的常规访问nFET11′的图7A的可编程CMOS反相器700的物理结构，与图2A提出的CMOS EPROM单元100相同。触点122(S)与导线122连接，该导线122将等于零伏的参考电压Vss(即地电压)施加在nFET 11′的源极区16上。nFET 11′的栅电极G7通过导线128与输入端VIN连接。第二硅化触点24′将pFET 13′的p+掺杂漏极区19和nFET 11′的n+掺杂漏极区18与输出电位端VOUT连接。第三硅化触点126(S)将pFET 13′的p+源极区21与电源端Vdd连接。浮置栅FG7与图2A的浮置栅FG2相似，未与外部线连接。可编程CMOS反相器700可以利用与用于图2A的EPROM 100相同的方案来编程。在‘0’状态下(或在编程之前)，没有电子存储在浮置栅电极FG7中，存储pFET 13′处在断开状态下且具有高电阻。在编程之后的‘1’状态下，有电子存储在浮置栅电极FG7中，存储pFET 13′被导通且具有低电阻。对于逻辑应用，电路等效于具有可编程电阻负载的nFET开关。在‘0’状态下，可编程CMOS反相器700的电路仅仅起普通反相器的作用。当输入电压VIN从0V切换到Vdd时，输出从Vdd切换到0V。在‘1’状态下，如果存储pFET 13′的电阻充分小于访问nFET 11′的电阻，当输入从0V切换到Vdd时，触点24′上的输出电压VOUT将保持与Vdd接近。如果有必要，可以加入附加反相器级，以完全恢复输出电压电平。
可编程反相器701包括加入其中的可以擦除可编程反相器的擦除栅极EG，使得反相器701是电可擦除和可编程的。
第九实施例：体可编程CMOS浮置栅反相器
图8A示出了可编程CMOS反相器800的体实施例的物理结构，该可编程CMOS反相器800是图5A的EPROM器件500的变体。在图8A中，可编程CMOS反相器800以与图7A和7B的可编程反相器700相同的方式与电压连接并进行操作。图8B是图8A的反相器800的电路示意图。图8C是在“0”状态下图8A的反相器800的电压迹线。图8D是在“1”状态下图8A的反相器800的电压迹线。图8E是可编程反相器801的电路示意图，该可编程反相器801是图8A的反相器800的变体，其中它含有擦除栅极，因此是可电擦除的且可以重编程。
更详细地说，反相器800包括左隔离氧化物区35L、在前者右边的中心隔离氧化物区35C、和在反相器800的右沿与前者并置的右隔离氧化物区35R。左边P阱处在左隔离氧化物区35L与中心隔离氧化物区35C之间。右边N阱处在中心隔离氧化物区35C与右隔离氧化物区35R之间。
在P阱中形成的访问nFET 31′包括在P阱中与n-FET沟道区并置且与左隔离氧化物区35L相邻形成的n+掺杂源极区32′、和紧邻n-FET沟道区且与中心隔离氧化物区35C相邻形成的n+掺杂漏极区58，在n-FET沟道区的上面形成薄栅极电介质层23，且在薄栅极电介质层23的上面形成栅电极G9。在N阱中形成的存储pFET 33′包括在N阱中与p-FET沟道区并置且与中心隔离氧化物区35C相邻形成的p+掺杂漏极区59、和紧邻p-FET沟道区且与右隔离氧化物区35R相邻形成的p+掺杂源极区36，在p-FET沟道区的上面形成厚栅极电介质层25F，且在厚栅极电介质层25F的上面形成浮置栅电极FG9。
nFET 31′的源极32′通过导线22SL与等于零伏的参考电压VSS，即地电压连接，nFET 31′的栅电极G9通过导线28A与电压VIN连接，n+漏极58和p+漏极59两者通过互连线34与输出端VOUT连接，且p+源极区36与电源电压Vdd连接。存储栅极FG9和导线34是浮置的。
如果浮置栅电极存储pFET 33′未编程，即，当浮置栅电极FG9未存储电子时，浮置栅存储器元件处在‘0’状态下，且浮置栅存储pFET33′弱导电。当输入低时，通过弱导电存储pFET 33′将输出拉高；当输入高时，nFET拉低输出。这显示在图8C中。
如果浮置栅极pFET FG9已编程，即，当浮置栅电极正存储着电子时，浮置栅存储器元件处在‘1’状态下，且浮置栅pFET强导电。当输入低时，通过强导电pFET将输出拉高；当输入高时，通过强导电pFET使输出保持为高。这显示在图8D中。
图8E的可编程反相器801包括加入其中的可以擦除可编程反相器的擦除栅极EG，使得反相器801是可编程的，电可擦除的，并且可以重编程的。
下面给出基于来自65纳米CMOS技术的实验数据的详细设计例子。
图9示出了作为雪崩电子注入时间的函数的pFET的测量浮置栅电极电压漂移(相对于源极电压)。在源极和漏极两端具有3V的电压时，由于注入电子的存储，浮置栅电极电压从0V改变成-1.65V。这个电压足够低以导通具有-0.4V的阈值电压的pFET。
当采用3V编程电压时，可以按如下估计编程状态下的pFET电阻：
R＝1/W(Rsd+L·Rch)       (1)
其中，W是沟道宽度，L是沟道长度，Rsd是寄生源极/漏极串联电阻，Rch是沟道薄层电阻。在编程状态下可以从浮置栅电极电压中估计沟道薄层电阻Rch：
Rch＝(L/W)·1/(μCox|Vg-Vt|)        (2)
其中，μ是空穴迁移率，Cox是栅极氧化物电容，Vg和Vt分别是浮置栅电极电压和pFET阈值电压。
65纳米技术中厚氧化物pFET的典型数值是：L＝0.1μm，Cox＝12fF/μm2，Rsd＝400Ω，和μ＝100cm2/Vsec。
在编程状态下，|Vg-Vt|＝1.65V-0.4V＝1.25V。对于1μm宽pFET，所得Rch是～7000Ω/square，R是1100Ω。
对于含有1μm宽nFET的CMOS可编程开关，可以从如下所述的图10中的分析中确定适当pFET宽度。
图10示出了用于估计CMOS可编程开关的输出电压电平的图解法，其包括在Vgs＝Vdd＝1V上的所测量的薄氧化物nFET输出特性。这对应于Vdd的输入电压。将两条负载线叠加在一起。nFET输出特性和pFET负载线的交点给出输出电压电平。轻度倾斜的负载线对应于具有大电阻的编程之前的pFET。重度倾斜的负载线对应于电阻为220Ω的编程pFET。负载线被选择成给出0.8V的输出电平，为逻辑‘高’状态提供足够的容限。因此，适当pFET宽度是1100Ω-μm/220Ω＝5μm。
上面的分析表明，所提出的电路中5:1的pFET和nFET宽度比提供了可编程逻辑开关的功能。
第十和第十一实施例：带有与浮置栅pFET并联的常规pFET的可编程CMOS浮置栅反相器
图11A示出了可编程CMOS反相器1100的示意性电路图。图11B是在“0”状态下图11A的反相器1100的电压迹线。图11C是在“1”状态下图11A的反相器1100的电压迹线。正如本领域技术人员从上面对相似结构的描述中充分了解的那样，图11D是可以重编程的可编程反相器1101的电路示意图，该可编程反相器1101是图11A的反相器1100的变体。
图12A示出了可编程CMOS反相器1200的电路示意图。图12B是在“0”状态下图12A的反相器1200的电压迹线。图12C是在“1”状态下图12A的反相器1200的电压迹线。正如本领域技术人员从上面对相似结构的描述中充分了解的那样，图12D是可以重编程的可编程反相器1201的电路示意图，该可编程反相器1201是图12A的反相器1200的变体。
图7A的可编程CMOS反相器的噪声容限可以通过如图11A和12A的电路示意图所示的，将pFET加入可编程CMOS反相器，使常规pFET与浮置栅pFET 13′并联来改善。常规pFET 13R的设计与如图1A所示的常规CMOS反相器的pFET 13相同。图11A和12A中图的相同元件具有与如图7A所示的那些相同的功能。
当浮置栅pFET被编程成处在导电状态(‘1’状态)下时，图7A、11A和12A中的可编程反相器700、1100和1200具有相同的特性。当浮置栅pFET处在非导电状态(‘0’状态)下时，图11A中的反相器1100和图12A中的反相器1200的噪声比图7A中反相器700的小。
在图7A中，如果浮置栅pFET 13′未编程，即，当浮置栅电极FG7未存储电子时，浮置栅存储器元件处在‘0’状态下，且浮置栅pFET13′弱导电。当输入为低时，通过弱导电pFET 13′将导线24′上的输出拉高；但如果浮置栅pFET 13′未导电或导电太弱，则不能一直将输出拉到Vdd。其结果是，在导线24′上的输出信号VOUT中可能存在高噪声。
如图11A和12A所示，通过加入与浮置栅pFET 13′并联的常规pFET 13R，可以完全避免上述输出高噪声问题。当输入为低时，通过输入电压导通加入的常规pFET，加入的常规pFET将输出拉到Vdd。
在图11A中，浮置栅pFET的源极和加入的常规pFET的源极两者与相同电压源Vdd连接。
在图12A中，浮置栅pFET 13′和加入的常规pFET 13R分别与独立电压源Vdd2和Vdd1连接。这在对浮置栅pFET 13′编程方面提供了更大灵活性。例如，可以在编程期间提高Vdd2以加速编程进程。在编程完成之后，可以让Vdd2返回到较低值以用于正常电路操作。
图13A示出了EPROM单元1300的垂直FET实施例，且图13B示出了它的访问器件nFET 11′和浮置栅pFET 13′的电路图。在上文中，已经针对最常用平面FET结构，参照图2、4、5、6、和7对本发明作了描述。存在其它正在使用的FET器件结构。例如，如图13A所示，非易失性EPROM单元1300包括一对垂直FET结构nVFET 11′和pVFET 13′，其中，器件电流垂直地从源极22(S)和26(S)流到通过导线24′(D)互连的各自漏极D。对于本领域技术人员来说，显而易见，本发明可以利用任何FET器件结构或器件结构的任何组合来实现。
图14A是包括一对FinFET结构nFinFET 11′和pFinFET 13′的非易失性EPROM单元1400的平面图。FinFET 11′和13′的器件主体包含利用像鳍那样的非常薄半导体分别形成的鳍状物11F和13F，以及两个(即双重)器件导电沟道，其中每一个器件导电沟道都在每个鳍状物的垂直表面上。图14B示出了沿着图14A中的A-A′线的EPROM单元1400的垂直截面。图14C是示出两者都是FinFET的访问器件nFET 11′和浮置栅pFET 13′的如图14A和14B所示的EPROM单元1400的电路图。
图15示出了其中访问FET是nFinFET且浮置栅pFET是垂直pVFET的EPROM单元。
图16示出了其中访问FET是垂直nVFET且浮置栅pFET是pFinFET的EPROM单元。
图17示出了其中访问FET是诸如图2、4、5、6和7所示的那个的平面nFET，且浮置栅pFET是垂直pVFET的EPROM单元。
图18示出了其中访问FET是诸如图2、4、5、6和7所示的那个的平面nFET，且浮置栅pFET是pFinFET的EPROM单元。
图19示出了其中访问FET是垂直nVFET且浮置栅pFET是平面pFET的EPROM单元。
图20示出了其中访问FET是nFinFET，且浮置栅pFET是平面pFET的EPROM单元。
图21示出了其中反相器的nFET是nFinFET且浮置栅pFET是垂直pVFET的可重编程反相器。
图22示出了其中nFET是垂直nVFET且浮置栅pFET是pFinFET的可重编程反相器。
图23示出了其中nFET是平面nFET且浮置栅pFET是垂直pVFET的可重编程反相器。
图24示出了其中nFET是平面nFET且浮置栅pFET是pFinFET的可重编程反相器。
图25示出了其中nFET是垂直nVFET且浮置栅pFET是平面pFET的可重编程反相器。
图26示出了其中nFET是nFinFET，且浮置栅pFET是平面pFET的可重编程反相器。
可以为本领域技术人员充分了解的本发明的所有其它实施例提供相同类型的组合。
前面的描述只公开了本发明的示范性实施例。处在本发明范围内的上面公开的设备和方法的变体对于本领域技术人员来说是显而易见的。虽然针对上面特定示范性实施例对本发明作了描述，但本领域技术人员应该认识到，可以利用在所附权利要求的精神和范围内的变体来实施本发明，即，可以在不偏离本发明的精神和范围的情况下在形式和细节上作出改变。于是，虽然本发明是结合它的示范性实施例公开的，但应该了解，可以作出改变，以提供可以处在本发明的精神和范围内的其它实施例，并且所有这样的改变都包括在本发明的范围内，本发明包含由所附权利要求定义的主题。

Claims (25)

1.一种CMOS器件，包含：
衬底；
半导体nFET器件，在所述衬底中和/或所述衬底上形成，并包括第一源极区、第一沟道区和第一漏极区；
在所述第一沟道区上形成的薄栅极电介质层和在所述薄栅极电介质层上形成的第一栅电极；
半导体pFET器件，与所述nFET器件并置地在所述衬底中和/或所述衬底上形成，并包括第二源极区、第二沟道区和第二漏极区；
在所述第二沟道区上形成的厚栅极电介质层和在所述厚栅极电介质层上形成的浮置栅电极，所述厚栅极电介质层基本上比所述薄栅极电介质层厚，以便阻止通过其的电荷的不需要的隧道效应；
公用漏极节点，与所述第一漏极区和所述第二漏极区两者连接，在存储器件的情况下，没有到所述公用漏极节点的外部连接，而在反相器的情况下，存在到所述公用漏极节点的外部连接；和
到所述第一源极区、所述第二源极区和所述第一栅电极的外部电路连接。
2.根据权利要求1所述的CMOS器件，其中，所述衬底包括在体硅上形成的绝缘体上硅(SOI)层。
3.根据权利要求1所述的CMOS器件，其中，所述衬底包括用于所述pFET的N阱和用于所述nFET的P阱。
4.根据权利要求1所述的CMOS器件，其中，所述器件包括EPROM存储器。
5.根据权利要求4所述的CMOS器件，其中，所述衬底包括在体硅上形成的绝缘体上硅(SOI)层。
6.根据权利要求4所述的CMOS器件，其中，所述衬底包括用于所述pFET的N阱和用于所述nFET的P阱。
7.根据权利要求1所述的CMOS器件，其中，所述器件包括EEPROM存储器。
8.根据权利要求7所述的CMOS器件，其中，所述衬底包括在体硅上形成的绝缘体上硅(SOI)层。
9.根据权利要求7所述的CMOS器件，其中，所述衬底包括用于所述pFET的N阱和用于所述nFET的P阱。
10.根据权利要求1所述的CMOS器件，其中，所述器件包括可编程反相器。
11.根据权利要求10所述的CMOS器件，其中，所述衬底包括在体硅上形成的绝缘体上硅(SOI)层。
12.根据权利要求10所述的CMOS器件，其中，所述衬底包括用于所述pFET的N阱和用于所述nFET的P阱。
13.根据权利要求10所述的CMOS器件，包括与所述半导体pFET并联形成的带有薄栅极电介质层的附加pFET器件。
14.一种CMOS存储器件，包含：
衬底；
半导体nFET器件，在所述衬底中和/或所述衬底上形成，并包括第一源极区、第一沟道区和第一漏极区；
在所述第一沟道区上形成的薄栅极电介质层和在所述薄栅极电介质层上形成的第一栅电极；
半导体pFET器件，与所述nFET器件并置地在所述衬底中和/或所述衬底上形成，且包括第二源极区、第二沟道区和第二漏极区；
在所述第二沟道区上形成的厚栅极电介质层和在所述厚栅极电介质层上形成的浮置栅电极，所述厚栅极电介质层基本上比所述薄栅极电介质层厚，以便阻止通过其的电荷的不需要的隧道效应；
公用漏极节点，与所述第一漏极区和所述第二漏极区两者连接，没有到所述公用漏极节点的外部连接；和
到所述第一源极区、所述第二源极区和所述第一栅电极的外部电路连接。
15.根据权利要求14所述的CMOS存储器件，其中，所述器件包含EPROM存储器。
16.根据权利要求14所述的CMOS存储器件，其中，所述器件包含EEPROM存储器。
17.一种CMOS可编程反相器，包含：
衬底；
半导体nFET器件，在所述衬底中和/或所述衬底上形成，并包括第一源极区、第一沟道区和第一漏极区；
在所述第一沟道区上形成的薄栅极电介质层和在所述薄栅极电介质层上形成的第一栅电极；
半导体pFET器件，与所述nFET器件并置地在所述衬底中和/或所述衬底上形成，且包括第二源极区、第二沟道区和第二漏极区；
在所述第二沟道区上形成的厚栅极电介质层和在所述厚栅极电介质层上形成的浮置栅电极，所述厚栅极电介质层基本上比所述薄栅极电介质层厚，以便阻止通过其的电荷的不需要的隧道效应；
公用漏极节点，与所述第一漏极区和所述第二漏极区两者连接；和
到所述第一源极区、所述第二源极区、所述第一栅电极和所述公用漏极节点的外部电路连接，所述公用漏极节点包含所述反相器的输出端。
18.根据权利要求17所述的CMOS可编程反相器，其中，所述衬底选自以下组：绝缘体上硅(SOI)、用于所述pFET的N阱和用于所述nFET的P阱。
19.根据权利要求17所述的可编程反相器的CMOS器件，包括与所述半导体pFET并联形成的带有薄栅极电介质层的附加pFET器件。
20.根据权利要求18所述的可编程反相器的CMOS器件，包括与所述半导体pFET并联形成的带有薄栅极电介质层的附加pFET器件。
21.根据权利要求1所述的CMOS器件，其中，所述半导体pFET器件和所述半导体nFET器件中的至少一个包含垂直FET。
22.根据权利要求1所述的CMOS器件，其中，所述半导体pFET器件和所述半导体nFET器件中的至少一个包含FinFET。
23.根据权利要求14所述的CMOS存储器件，其中，所述半导体pFET器件和所述半导体nFET器件中的至少一个包含垂直FET。
24.根据权利要求14所述的CMOS存储器件，其中，所述半导体pFET器件和所述半导体nFET器件中的至少一个包含FinFET。
25.根据权利要求17所述的反相器，其中，所述半导体pFET器件和所述半导体nFET器件中的至少一个包含垂直FET或FinFET。
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