CN117558321A - 可电擦写的非易失性半导体存储装置 - Google Patents

可电擦写的非易失性半导体存储装置 Download PDF

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Abstract

本申请实施例提供一种可电擦写的非易失性半导体存储装置，应用于外部接口电路和逻辑电路，具有至少一个具有单层栅极结构的MIS晶体管，包括：选择晶体管，选择晶体管包括在第一导电类型阱中具有第二导电类型的源极和第二导电类型的漏极的MIS晶体管；存储晶体管，存储晶体管包括在第二导电类型阱中具有第一导电类型的源极和第一导电类型的漏极的MIS晶体管；选择晶体管的源极与存储晶体管的漏极相连，选择晶体管的漏极与位线相连，选择晶体管的栅极与字线相连；存储晶体管的源极与源极线相连，存储晶体管的栅极电气浮置；存储晶体管与共享字线的另一存储晶体管共享第二导电类型阱。至少有利于提高存储晶体管保存性能和重写性能。

Description

可电擦写的非易失性半导体存储装置
技术领域
本申请实施例涉及半导体技术领域，特别涉及一种可电擦写的非易失性半导体存储装置。
背景技术
近年来，对低成本、非易失性和可编程存储元件的需求日益增加。这是因为：1、随着微处理器单元（MPU）/微控制器单元（MCU）和片上系统（SoC）芯片中SRAM容量的增加，对冗余存储器的需求也在增加。2、液晶显示器（LCD）中对低成本、非易失性和可编程保险丝元件的需求也在增加。3、液晶显示器驱动器等应用领域的拓展，这些应用领域包括调整应用及个人身份和安全信息，例如，ID码、解密密钥和IC卡注册号等，这些应用领域的设置在安装到电路板上后可单独更改。
可以通过标准CMOS制造工艺形成的传统非易失性存储器包括熔断存储器，这些存储器使用多晶硅或者布线金属层，通过激光或者电流熔断，或者使用绝缘栅极薄膜，通过电压破坏。但是，由于熔断存储器使用的是熔断或者介电击穿现象，因此，只能进行一次编程，不适用于上述这样需要重写的应用场景。
另一方面，电浮动栅极型的非易失性存储元件可以用作保险丝元件，并且可以进行电擦除和编程，但必须在标准CMOS结构的晶体管添加电气浮置的栅极。即为了形成电浮动栅极，需要在标准CMOS的制造工序中增加一个额外的制造工序，因此会导致制造成本的增加，对其应用产生限制。
参考日本出版的专利公报中的专利文献2006-66529，使用现有标准CMOS工艺制造的单层多晶硅结构的非易失性存储器单元的制造如下：
参考图1，图1为一种非易失性存储单元的横截面结构示意图，使用标准CMOS工艺制造的具有单层多晶硅结构的非易失性存储单元包括P型衬底21和位于P型衬底21上的P型阱23和N型阱24，其中，P型衬底21的电阻率可以为10Ω·cm，N型阱24的平均磷掺杂浓度为2×1017/cm3，P型阱23的平均硼掺杂浓度为3×1017/cm3。
N型阱24包括N型掺杂区33和P型掺杂区28，N型掺杂区33和P型掺杂区28被深度为300nm的器件分离氧化膜22电隔离。选择晶体管ST的源极29、漏极30、栅极绝缘膜25和选择栅极26均形成于P型阱23中，并由300nm深的器件分离氧化膜22进行电气隔离。
在栅极绝缘膜25设置在P型阱23和N型阱24远离P型衬底21的表面上，并分别与P型掺杂区28和源极29相连，栅极绝缘膜25远离P型衬底21的表面上设置有浮动栅极27，浮动栅极27覆盖栅极绝缘膜25远离P型衬底21的表面。
N型阱24与浮动栅极27之间的重叠区域可以作为耦合电容C2，其中，N型阱24与浮动栅极27的重叠区域指的是N型阱24和浮动栅极27正对的部分。P型阱23和浮动栅极27之间的重叠区域可以作为存储晶体管MT的晶体管通道，其中，P型阱23与浮动栅极27之间的重叠区域指的是P型阱23和浮动栅极27正对的部分。在编程操作过程中，N型阱24应用编程字线PWL电位时，可以控制浮动栅极27的电位，此外，在读取操作期间，N型阱24连接到源极线路Vss。
在编程操作过程中，施加在N型阱24上的正电压与施加在与编程位线PBL相连的P型掺杂区28上的负电压之间的电位差，会被施加到P型掺杂区28的结点上，基于带间隧穿现象产生的热电子31被注入浮动栅极27，电子在浮动栅极27积聚，并且通过与N型阱24的静电耦合，浮动栅极27会被提升到正电位。
结合参考图1和图2，图2为单层多晶硅结构的非易失性存储单元的等效电路图。电荷注入区的耦合电容C2和结电容CJ与带有栅极电容C1的存储晶体管MT的浮动栅极27相连。选择晶体管ST的漏极30连接到读取位线RBL，电荷注入区连接到编程位线PBL，耦合电容器C2连接到编程字线PWL，其中，耦合电容C2的电容值可以设置为存储晶体管MT的栅极电容C1的电容值与电荷注入区的结点电容器CJ的电容值之和，且耦合电容C2与浮动栅极27之间的静电耦合比为0.5左右。
参考图3，图3为单层多晶硅结构的非易失性存储单元的平面结构示意图。图3中，有源区41横跨N型阱34和P型阱32，在有源区41中，设置有一个选择晶体管的漏极30、一个选择栅极26（图中未示出）以及一个源极29和一个P型掺杂区28。在源极29和P型掺杂区28之间设置一个浮动栅极27（图中未示出），漏极30通过一个接触孔44连接到一个由第一金属膜46组成的读取位线45，而P型掺杂区28则连接到一个接触孔44，通过接触孔44与第一金属膜46相连，第一金属膜46通过连接孔47与由第二金属膜组成的编程位线48相连，N型阱34作为编程字线和用于读取的共源极线。
结合参考图1、图3和图4，图4为单层多晶硅结构的非易失性存储单元的工作电压条件示意图。在进行编程操作时，是通过向浮动栅极27注入由带间隧穿现象产生的热电子来实现的，编程操作过程中可以先在编程字线PWL上施加正电压，例如，施加3.3V的正电压，即电源电压；然后在编程位线PBL上施加负电压，例如，-2V的负电压。在这种编程操作中，编程位线PBL线上的电流约为100nA，编程时间约为10µs，因此编程功耗为5pJ，编程后存储晶体管的阈值电压Vth约为5V。其中，晶体管的阈值电压Vth指的是，晶体管建立导电沟道从而由关断状态进入导通状态时，晶体管的临界栅极电压。
读取操作是通过调整存储晶体管的导通状态实现的，在读取操作过程中，可以向读取位线RBL施加大小约为1V的电压，然后向选择晶体管的栅极施加3.3V的电压，即电源电压，并根据存储晶体管处于导通状态还是关断状态实现对存储晶体管的读取操作。
采用标准CMOS工艺形成的单层多晶硅结构的非易失性存储单元有多种擦除操作方法。一种擦除方法是在编程位线PBL和编程字线PWL上施加正电压，例如，大小为5V的正电压等，并通过福勒-诺德海姆隧道（F-N隧道）电流将电子从浮动栅极27发射到P型掺杂区28，通过这种擦除方法进行擦除操作所需的擦除时间约为200毫秒，擦除后存储晶体管的阈值电压Vth约为0.5V。
另一种擦除方法是，向编程位线PBL和选择栅极26上施加诸如6V的电压，以打开选择晶体管，并将选择晶体管的源极29充电至诸如5.5V的电位。这种情况下，电子通过F-N隧道电流从浮动栅极27发射到源极29。这种擦除方法进行擦除操作所需的擦除时间约为100毫秒，擦除后存储晶体管的阈值电压Vth约为0.3V。
结合参考图3和图5a至图5d，图5a至图5d均为采用标准CMOS工艺形成的单层多晶硅结构的非易失性存储单元的横截面示意图，且每一个截面图与图3所示平面结构中C→C'符号所指示的方向相对应。
图5a中所示的制造工艺显示了在电阻率为10Ω·cm的P型硅衬底121表面区域按以下方式形成器件分离区124、N型阱122和P型阱123的过程。首先通过干法蚀刻开孔，然后通过化学气相沉积（后续简称CVD）沉积氧化硅薄膜，形成300nm深的器件分离区124，并通过化学机械抛光（后续简称CMP）方法将其平面化。然后，通过热氧化法生长出厚度为10纳米的表面氧化膜140，通过离子注入法注入P（磷）离子形成N型阱122，其中，离子注入的工艺参数包括：离子注入的加速能量包括1MeV/1x1013cm2、500keV/3x1012cm2和150keV/1x1012cm2。并通过B（硼）离子注入形成P型阱123，其中，离子注入的工艺参数包括：离子注入的能量包括500keV/1x1013cm2、150keV/3x1012cm2和50keV/1x1012cm2。
在图5b所示的制造过程中，显示了以下处理过程。通过湿法蚀刻去除表面氧化膜140，通过热氧化法生成厚度为7纳米的栅极绝缘膜125，用离子注入法向通过化学气相沉积形成的厚度为200nm的多晶硅薄膜中注入加速能量为10keV的磷（P）离子，且注入量为4x1015cm2，用磷（P）离子注入法将注入加速能量为10keV的磷（P）离子注入后，用光刻和干法蚀刻形成浮动栅极126和选择栅极127。在光刻法掩膜之后，通过离子注入法注入加速能量为10keV，且注入量为1.5x1015cm2的BF2离子，形成P型掺杂区128，并通过光刻法绘制光刻胶掩膜141，注入加速能量为10keV，且注入量为1x1015cm2的As（砷）离子142，形成选择晶体管的源极130和漏极129。
在图5c所示的生产流程中，显示了以下过程。通过灰化法去除和清洁上述光刻胶掩模141后，通过化学气相沉积法和回蚀刻形成厚度为80nm的氧化膜侧垫片131。仅向P型掺杂区128注入加速能量为20keV，且注入量为2x1015cm2的BF2离子，仅向选择晶体管的源极130和漏极129植入加速能量为30keV，且注入量为2x1015cm2的As（砷）离子，在1000℃的氮气环境中进行10秒钟的高温热处理。在上述浮动栅极126和选择栅极127以及暴露的基底表面上生长厚度为50纳米的硅化钴薄膜132和硅化钴薄膜133，通过化学气相沉积工艺沉积氧化硅薄膜后，通过CMP方法平面化厚度为800nm的接触层间薄膜134，并通过光刻和干蚀刻工艺打开孔径为0.3µm的接触孔，然后采用CVD法沉积，并通过CMP方法进行平面化处理，形成嵌入钨(W)插塞135。
在图5d所示的生产过程中，通过溅射法、光刻法和干法蚀刻形成由铝（Al）制成的第一金属线136和第一金属线137，且第一金属线136和第一金属线137的厚度均为500nm。然后采用CVD法沉积氧化硅薄膜，形成厚度为800nm的第一层夹层膜138，并通过CMP方法将其平面化，然后通过光刻和干蚀刻工艺开出孔径为0.3μm的通孔，通过采用CVD方法沉积和采用CMP方法平面化，形成嵌入式钨（W）插塞139。然后再通过溅射法、光刻法和干蚀刻法形成由铝（Al）制成的第二金属导线143，且第二金属导线143的厚度为500nm。在该工艺完成后，表明本现有技术的标准CMOS工艺制造单层多晶硅结构的非易失性存储单元可以使用。
发明内容
本申请一些实施例提供一种可电擦写的非易失性半导体存储装置，至少有利于提高非易失性半导体存储装置的电重写能力，降低非易失性半导体存储装置的成本和制作难度。
本申请实施例一方面提供了一种可电擦写的非易失性半导体存储装置，应用于外部接口电路和逻辑电路，具有至少一个具有单层栅极结构的MIS晶体管，包括：选择晶体管，所述选择晶体管包括在第一导电类型阱中具有第二导电类型的源极和第二导电类型的漏极的所述MIS晶体管；存储晶体管，所述存储晶体管包括在第二导电类型阱中具有第一导电类型的源极和第一导电类型的漏极的所述MIS晶体管；所述选择晶体管的源极与所述存储晶体管的漏极相连，所述选择晶体管的漏极与位线相连，所述选择晶体管的栅极与字线相连；所述存储晶体管的源极与源极线相连，所述存储晶体管的栅极电气浮置；所述存储晶体管与共享所述字线另一所述存储晶体管共享第二导电类型阱。
在一些实施例中，所述存储晶体管的阈值电压在所述存储晶体管处于编程状态下为正，在所述存储晶体管处于擦除状态下为负。
在一些实施例中，所述存储晶体管的控制方法包括：在所述存储晶体管的编程过程中，将所述存储晶体管的漏极电位设置为公共接地端电位VSS，所述存储晶体管的阱电位设置为大于或等于电源电压VCC的值；在所述存储晶体管的擦除过程中，将所述存储晶体管的漏极和源极电气浮置，将所述存储晶体管的阱电位设置为大于编程过程中阱电位的值。
本申请实施例另一方面还提供了一种可电擦写的非易失性半导体存储装置，用于外部接口电路和逻辑电路，具有至少一个具有单层栅极结构的MIS晶体管，包括：选择晶体管，所述选择晶体管包括在第一导电类型阱中具有第二导电类型的源极和第二导电类型的漏极的所述MIS晶体管；存储晶体管，所述存储晶体管包括在第二导电类型的第一阱中具有第一导电类型的源极和第一导电类型的漏极的所述MIS晶体管；电容器，所述电容器包括在第二导电类型的第二阱中具有第一导电类型的源极和第一导电类型的漏极的所述MIS晶体管；所述选择晶体管的源极与所述存储晶体管的漏极相连，所述选择晶体管的漏极与位线相连，所述选择晶体管的栅极与字线相连；所述存储晶体管的源极与源极线相连，所述存储晶体管的栅极与所述电容器的栅极相连，且处于电气浮置状态；所述电容器的源极和漏极与所述第二阱相连；所述存储晶体管与共享所述字线的另一所述存储晶体管共享第二导电类型的所述第一阱；所述电容器的第二导电类型的所述第二阱不与其他所述存储晶体管和所述电容器共享。
在一些实施例中，所述存储晶体管的阈值电压在所述存储晶体管处于编程状态和擦除状态的情况下均为负。
在一些实施例中，所述存储晶体管的控制方法包括：在所述存储晶体管的编程过程中，将所述存储晶体管的漏极电位设置为公共接地端电位VSS，将所述存储晶体管的阱电位的电位设置为大于或等于电源电压VCC的值，在选择所述字线后，将所述电容器的所述第二阱的电位设定为所述公共接地端电位VSS，并将所述第二阱的电位上升至所述电源电压；在所述存储晶体管的擦除过程中，将所述存储晶体管的漏极和源极电气浮置，将所述存储晶体管的所述第一阱的电位值设置为一个大于编程过程中所述第一阱的电位值的值，将所述电容器的所述第二阱的电位从所述电源电压下降到所述公共接地端电位；在读取所述存储晶体管的过程中，将所述电容器的所述第二阱的电位从所述电源电压下降到所述公共接地端电位。
本申请实施例提供的技术方案至少具有以下优点：通过标准CMOS工艺形成的单层多晶硅结构非易失性存储器单元，存储晶体管通过一个选择晶体管与位线相连，存储晶体管的栅极不与其他存储晶体管共用，因此，存储晶体管在编程过程中受到的干扰大大降低，避免了采用标准CMOS工艺制造单层多晶硅结构的非易失性存储器单元易受栅极干扰的问题，即，存储晶体管栅极不与其他存储晶体管共用，且每一个字线都有一个选择晶体管，利用选择晶体管的设置和栅极独立规避了栅极干扰。对于未被选择的位线，施加到位线上的电位为电源电压VCC，选择晶体管不会发生带间隧穿，因此，存储晶体管也不会发生字线干扰。存储晶体管的第一导电类型的源极和第一导电类型的漏极设置在第二导电类型阱中，栅极电气浮置将电子电存储并保持在浮游状态，从而实现存储的非易失性，有效的改善了存储晶体管的保持特性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为现有技术提供的一种非易失性存储单元的横截面结构示意图；
图2为现有技术提供的一种单层多晶硅结构的非易失性存储单元的等效电路图；
图3为现有技术提供的一种单层多晶硅结构的非易失性存储单元的平面结构示意图；
图4为现有技术提供的一种单层多晶硅结构的非易失性存储单元的工作电压条件示意图；
图5a为现有技术提供的一种单层多晶硅结构的非易失性存储单元的横截面示意图；
图5b为现有技术提供的另一种单层多晶硅结构的非易失性存储单元的横截面示意图；
图5c为现有技术提供的另一种单层多晶硅结构的非易失性存储单元的横截面示意图；
图5d为现有技术提供的另一种单层多晶硅结构的非易失性存储单元的横截面示意图；
图6为本申请实施例提供的一种单层多晶硅结构的非易失性存储单元的截面结构示意图；
图7为本申请实施例提供的一种单层多晶硅结构的非易失性存储单元的等效电路图；
图8为本申请实施例提供的另一种单层多晶硅结构的非易失性存储单元的等效电路图；
图9为本申请实施例提供的一种非易失性存储单元的工作电压示意图；
图10为本申请实施例提供的一种非易失性存储单元的状态示意图；
图11为本申请实施例提供的一种单层多晶硅结构的非易失性存储单元的运行时序图；
图12为本申请实施例提供的另一种单层多晶硅结构的非易失性存储单元的截面结构示意图；
图13为本申请实施例提供的另一种单层多晶硅结构的非易失性存储单元的等效电路图；
图14为本申请实施例提供的另一种单层多晶硅结构的非易失性存储单元的等效电路图；
图15为本申请实施例提供的另一种非易失性存储单元的工作电压示意图；
图16为本申请实施例提供的另一种非易失性存储单元的状态示意图；
图17为本申请实施例提供的另一种单层多晶硅结构的非易失性存储单元的运行时序图。
具体实施方式
由背景技术可知，当前的可电擦写的非易失性存储元件成本较高，且制造工序较为复杂，应用场景受限。
参考日本出版的专利公报中的专利文献2006-66529中的记载，现有标准CMOS工艺制造的单层多晶硅结构的非易失性存储器单元，可通过在编程字线PWL上施加3.3V等正电压，然后在编程位线PBL上施加-2V等负电压，利用带间隧穿现象将产生的热电子注入浮动栅极来降低编程操作期间的功耗。
然而，使用现有标准CMOS工艺制造的单层多晶硅结构的非易失性存储单元，当多个存储单元排列成阵列形式时，由于相邻存储单元之间共用编程位线PBL和编程字线PWL，在一个存储单元的编程过程中，容易对相邻存储单元产生意外的错误编程，从而影响存储单元的存储的准确性。
此外，在使用现有技术标准CMOS工艺制造的单层多晶硅结构的非易失性存储单元中，由于编程操作利用了带间隧穿现象，因此在编程位线PBL中，有必要对编程位线PBL施加负电压如-2V，降低编程操作引起的带间隧穿现象的干扰，因此，需要一个外围电路向编程位线PBL施加负电压，这就增加了电路的数量。
另一方面，现有技术中还提出了一种具有浮动栅结构的非易失性存储器晶体管，该晶体管由P型沟道晶体管和一种利用带间隧穿现象的编程方法组成（例如专利文献1中的图5a至图5d），在编程过程中施加到存储晶体管的源极和漏极的电压可以是正的也可以是负的。在不使用负电压的情况下，在晶体管被选中时源极和漏极之间可设置约0V的正电压，在晶体管未被选中时源极和漏极之间可设置约1.8V的正电压。
在使用现有技术标准CMOS工艺制造的单层多晶硅结构非易失性存储单元的读取操作中，通过确定与浮动栅极相连的N型沟道晶体管处于导通状态还是关断状态，实现对储存晶体管储存数据的读取。同样，使用其他现有技术标准CMOS工艺制造的单层多晶硅结构非易失性存储单元，例如其他专利3-6所示，也具有将N型沟道晶体管的栅极连接到浮动栅极的结构。
然而，在非专利文献2的图12至图13中，发明人比较了具有由N型沟道晶体管和P型沟道晶体管组成的浮动栅结构的非易失性存储器晶体管的数据保持特性，发现P型通道晶体管组成的浮动栅结构的非易失性存储器晶体管在较高温度下，即使经过多次重写，也能显示出较高的数据保持特性。例如，在150°C高温下经过100万次重写后，数据保持时间超过10年。因此，由于浮动栅极与N型沟道晶体管电连接，使用现有技术标准CMOS工艺制造的单层多晶硅结构非易失性存储单元在重写后的数据保留可靠性方面存在问题。
其中，参考的文件中专利文件2为日本专利，公开号2009-239161；专利文件3为美国专利，公布号5440159；专利文件4为美国专利，公开号5504706；专利文件5为美国专利；公开号6631087，专利文件6为美国专利，公开号6166954。非专利文件1为2011年，“True6F2NOR闪存技术-浮动门B4闪存对NOR Scaling的影响"，S.Shimizu、S.Shukuri、N.Ajika、T.Ogura、M.Mihara、Y.Kawajiri、K.Kobayashi和M.Nakashima，IMW会议录，第95-96页；非专利文件2为2008年，“浮动栅极B4-Flash在循环后保持可靠性方面的优势-通过跨导变化进行表征”，S.Shukuri、N.Ajika、S.Shimizu、M.Mihara、Y.Kawajiri、T.Ogura、K.Kobayashi和M.Nakashima，NVSMW会议录，第16-19页。
本申请实施例一方面提供一种可电擦写的非易失性存储器单元，应用于外部接口电路和逻辑电路，具有至少一个具有单层栅极结构的MIS晶体管。可电擦写的非易失性存储单元包括：选择晶体管，选择晶体管包括在第一导电类型阱中具有第二导电类型的源极和第二导电类型的漏极的MIS晶体管；存储晶体管，存储晶体管包括在第二导电类型阱中具有第一导电类型的源极和第一导电类型的漏极的MIS晶体管；选择晶体管的源极与存储晶体管的漏极相连，选择晶体管的漏极与位线相连，选择晶体管的栅极与字线相连；存储晶体管的源极与源极线相连，存储晶体管的栅极电气浮置；存储晶体管与共享字线的另一存储晶体管共享第二导电类型阱。
其中，储存晶体管与共享字线的另一存储晶体管共享第二导电类型阱指的是，共享字线的各存储晶体管中，存储晶体管的第二导电类型阱的阱电位由同一根阱电位控制线进行控制，使得各共享字线的存储晶体管第二导电类型阱具有相同的阱电位。
参考图6，图6为一种单层多晶硅结构的非易失性存储单元的截面结构示意图，存储单元可以采用标准CMOS工艺制造。图6中以非易失性存储器单元形成在P型半导体衬底1上，第一导电类型阱为P型阱3，第二导电类型阱为N型阱4为例进行说明，图6所示的非易失性存储单元的部分结构与现有采用标准CMOS工艺形成的非易失性存储单元结构类似，相似的结构和内容在此就不再赘述。
此外，非易失性存储单元还可以形成在第一导电类型阱为N型阱，第二导电类型阱为P型阱的N型衬底上，相应的各掺杂区的类型进行适应性调整即可。
图6所示的非易失性存储单元中，N型掺杂区11、P型掺杂区7和P型掺杂区8被器件分离氧化膜2电隔离，分别布置在N型阱4中，P型掺杂区7作为存储晶体管（MT）的源极，P型掺杂区8作为存储器晶体管(MT)的漏极。而N型掺杂区9和N型掺杂区10则分别布置在P型阱3中，N型掺杂区9作为选中晶体管ST的源极，N型掺杂区10作为选择晶体管ST的漏极。此外，P型阱3中还形成了选择晶体管ST的栅极绝缘膜5和选择栅极12，栅极绝缘膜5位于P型阱3远离P型半导体衬底1的表面上，且分别与选择晶体管ST的源极和漏极相连，选择栅极12位于栅极绝缘膜5远离P型阱3的表面上。N型阱4和P型阱3通过位于N型阱4远离P型半导体衬底1的表面上的栅极绝缘膜5，形成了浮动栅极6，位于N型阱4上的栅极绝缘膜5分别与存储器晶体管MT的源极和漏极部分重叠。N型阱4和浮动栅极6之间的重叠区域具有存储晶体管MT通道，起到通道的作用。其中，浮动栅极6指的是栅极处于电气浮置状态。
此外，上述P型掺杂区8形成的存储晶体管MT的漏极和N型掺杂区9形成的选择晶体管ST的源极通过金属线连接。N型掺杂区10形成的选择晶体管ST的漏极连接到位线BL，选择晶体管ST的选择栅极12连接到字线WL，N型掺杂区9形成的选择晶体管ST的源极连接到源极线SL，N型掺杂区11连接到阱电位控制线VNW线，VNW线用于为N型阱4提供阱电位。
结合参考图6和图7，其中，图7为一种单层多晶硅结构的非易失性存储单元的等效电路图，图7显示了根据标准CMOS工艺制造的如图6所示的单层多晶硅结构的非易失性存储单元的等效电路图。不难发现，非易失性存储单元的存储器晶体管MT和选择晶体管ST串联连接，其中存储器晶体管MT的漏极连接到选择晶体管ST的源极，而选择晶体管ST的漏极连接到存储器晶体管MT的源极。选择晶体管ST的漏极连接到位线BL，选择晶体管ST的栅极12连接到字线WL，而储存晶体管MT的源极连接到源极线SL。在本实施例中，存储晶体管MT的栅极为浮动电位，即处于电气浮置状态。
参考图8，图8为一种单层多晶硅结构的非易失性存储单元的等效电路图，非易失性存储单元可通过上述实施例描述的使用标准CMOS工艺制造，非易失性存储单元包含的存储晶体管采用2x2阵列排列，包括四个存储晶体管：MT00、MT01、MT10和MT11，以及分别与对应存储晶体管组合设置的四个选择晶体管：ST00、ST01、ST10和ST11。图8所示的非易失性存储单元中，位线BL由BL0和BL1两条线组成，字线WL由WL0和WL1两条线组成，而源极线SL是共用的。每条字线WL都有对应的阱电位控制线VNW，其中，共享字线WL0的存储晶体管共享为N型阱提供阱电位的阱电位控制线VNW0，共享字线WL1的存储晶体管共享为N型阱提供阱电位的阱电位控制线VNW1。
结合参考图6、图8和图9，图9为一种非易失性存储单元的工作电压示意图，图9中展示了一种上述实施例中通过采用标准CMOS工艺形成，且具有单层多晶硅结构的非易失性存储单元在编程、擦除、读取和待机工作模式下的工作电压示例。其中，VCC为电源电压，VSS为公共接地电压，Vth为晶体管的阈值电压。
首先，在待机状态下，所有存储晶体管都被取消选择。因此，位线BL0和位线BL1是VSS，字线WL0和字线WL1也是VSS，源极线SL也是VSS，而VNW线中的阱电位控制线VNW0和阱电位控制线VNW1分别连接的是共享WL0和共享WL1的存储晶体管的N型阱，因此要施加电源电压VCC。
然后，在编程过程中，通过控制位线和字线选择进行编程操作的存储晶体管，为了便于理解，这里以对存储晶体管MT00进行编程为例进行说明。首先，BL0被选中并应用VSS，BL1取消选中并应用VCC。在字线WL中，WL0被选中并应用VCC，选择晶体管ST00变为导通状态，而WL1未被选中被应用VCC，因此选择晶体管ST01变为断开状态。此时，SL线路处于浮充状态。此外，在阱电位控制线中，VNW0被选中并施加编程操作过程中的N型阱电位VPNW，而VNW1未被选中，因此保持在VCC。这里，VCC=3.3V，VPNW假设约为5V。由于存储器晶体管MT00的漏极为VSS，其N型阱4的电位为VPNW，这种电压应用条件会导致所选的存储晶体管MT00出现带间隧穿现象，电子被注入存储晶体管MT00的浮动栅极6。在编程操作过程中，存储晶体管MT00的阈值电压Vth会发生正向变化，因此，在读取操作过程中，存储晶体管MT00可以被打开，即进入导通状态。
另一方面，在非选通的存储晶体管MT01中，由于WL1=VSS，BL0电位的VSS没有施加到存储晶体管MT01的漏极，存储晶体管MT01的漏极处于电浮动状态，并且由于VNW1也是非选中的，保持为VCC，因此存储晶体管MT01不会出现带间隧穿现象，也不会执行编程操作。在存储晶体管MT10中，WL0被选中并保持VCC，但由于BL1未被选中并保持VCC，存储晶体管MT10的漏极中的电压为VCC-Vth，因此，即使存储晶体管MT00编程操作过程中的N型阱电位被加到VNW0上，但存储晶体管MT10仍旧不会发生带间隧穿现象，存储晶体管MT10同样不执行编程操作。由于BL1、WL1和VNW1在MT11中均未被选中，存储晶体管MT11中的漏极被施加的电压为VCC-Vth，VCC被施加到VNW1上，因此存储晶体管MT11不会出现带间隧穿现象，不会执行编程操作。
在一些实施例中，可以同时擦除存储晶体管MT00和存储晶体管MT10。擦除的方法包括将BL0和BL1设置为VCC，被选中擦除的字线WL0设置为VCC，未被选中的WL1保持在VSS。然后将源极线SL设置为电浮动状态，与所选字线WL0相对应的阱电位控制线VNW0的电位被设置为VENW，VENW约5V至7V。因此，电子通过福勒-诺德海姆隧道现象从存储晶体管MT00的浮动栅极6和存储晶体管MT10的浮动栅极6发射出去。因此，在读取过程中，存储晶体管MT00和存储晶体管MT10的Vth变为负值，且存储晶体管MT10变为关断状态。
下面将进一步说明在选择对存储晶体管MT00进行读取操作的情况下，读取操作的工作电压条件。所选位线BL0连接至图中未显示的感应放大器电路，并施加读取时的电压VRBL，VRBL的电压可以是1V或者接近1V。选择字线WL0，并向存储晶体管MT00的漏极提供VRBL。另一方面，由于源极线路SL设置为VSS，感应放大器电路会根据存储晶体管MT00的阈值电压Vth确定电流是否流经感应放大器。换句话说，当存储晶体管MT00处于编程状态时，由于Vth为正且存储晶体管MT00导通，电流会流动；当存储晶体管MT00处于擦除状态时，由于Vth为负且存储晶体管MT00断开，电流不会流动。这种状态由感应放大器电路检测到，并分别判断为数据"0"（编程状态）和数据"1"（擦除状态）。存储晶体管Vth与数据之间的关系可以参考图10。
参考图9，当读取电压VRBL施加到存储晶体管的漏极时，存储晶体管可被识别为关或开，因此，可以通过正电压或者0V/GND实现所有的编程、擦除、读取和待机操作的控制，读取过程中无需向存储器晶体管的栅极施加负电压，因此，也不需要设置相应的负电压产生电路和负电压控制电路。
参考图11，图11为一种单层多晶硅结构的非易失性存储单元的运行时序图。图11显示了图9所示的2x2阵列构成的非易失性存储单元的运行时序图，该单层多晶硅结构的非易失性存储单元可使用上述实施例中提及的标准CMOS工艺制造形成。
首先，接通非易失性半导体存储单元的电源VCC，该非易失性存储单元包括根据前述实施例中采用标准CMOS工艺制造的单层多晶硅结构的非易失性存储单元，并将非易失性存储单元设置为待机状态。非易失性存储单元被设置为待机状态指的是，所有位线BL0、BL1，所有字线WL0、WL1以及源极线SL设置为VSS，VNW线VNW0和VNW1设置为VCC。
接下来，编程操作在时间t1开始。在此，对存储器晶体管MT00的编程操作描述与上述图8和图9相同。首先，在t1时刻，VSS被施加到选定的BL0，VCC被施加到未选定的BL1。接着，在时间t2，选定的WL0被设置为VCC，源极线SL被设置为电浮动状态，而未选定的WL1则保持在VSS。因此，存储晶体管MT00的漏极电压被设置为VSS。接下来，在t3时刻，选定的VNW0上升至VPNW。在这种情况下，在存储晶体管MT00的漏极附近发生了带间隧穿现象，电子被注入存储晶体管MT00的浮动栅极6。因此，存储晶体管MT00的阈值电压Vth变为正，并在读取过程中处于导通状态。最后，在时间t4，WL0从VCC降至VSS，VNW0从VPNW降至VCC，在时间t5，BL0从VCC降至VSS，源极线SL从电浮动状态变更为VSS，编程操作完成，状态保持到时间t6之前。
在同时擦除存储晶体管MT00和存储晶体管MT10的情况下，首先，在时间t6时，位线BL0和位线BL1设置为VCC，源极线SL设置为电浮动状态。同时，字线WL0和字线WL1保持在VSS。接下来，在t7时刻，选定的VNW0上升至擦除电压VENW（约7V）。此时，未选定的VNW1保持在VCC。因此，存储晶体管MT00的浮动栅极6和存储晶体管MT10的浮动栅极6所处的高电场导致F-N隧道现象，电子从存储晶体管MT00的浮动栅极6和存储晶体管MT10的浮动栅极6喷出。因此，存储晶体管MT00和存储晶体管MT10的阈值电压逐渐变为负值，并且存储晶体管在读取过程中变为关断状态。最后，在t8时，VNW0的电压从VENW降至VCC，随后在t9时，BL0和BL1的电位从VCC降至VSS，完成擦除操作并进入待机状态。
在对存储单元进行读取操作的情况下，依旧以读取存储晶体管MT00的数据为例进行说明的。首先，在t10时刻为选定的存储晶体管MT00选择位线BL0，并将其连接至检测放大器电路，位线BL0被充电至读取电压VRBL（约1V）。接着，在t11时刻，选择字线WL0被选中并设置为VCC。这导致选择晶体管接通，因此VRBL被设置在所选存储晶体管MT00的漏极。此时，源极线SL处于VSS电平，因此，存储晶体管MT00在编程状态（正Vth）下为"开"，而在擦除状态（负Vth）下为"关"。这样，感测放大器电路就能检测存储晶体管MT00是否有电流流过，并读取出存储晶体管MT00的数据为"0"或"1"。之后，在t12时刻，选择字线WL0从VCC降至VSS，选择位线BL0与感应放大器电路断开，其电位从VRBL降至VSS，读取操作完成。
本申请实施例另一方面还提供了另一种可电擦写的非易失性半导体存储装置，用于外部接口电路和逻辑电路，具有至少一个具有单层栅极结构的MIS晶体管，包括：选择晶体管，选择晶体管包括在第一导电类型阱中具有第二导电类型的源极和第二导电类型的漏极的MIS晶体管；存储晶体管，存储晶体管包括在第二导电类型的第一阱中具有第一导电类型的源极和第一导电类型的漏极的MIS晶体管；电容器，电容器包括在第二导电类型的第二阱中具有第一导电类型的源极和第一导电类型的漏极的MIS晶体管；选择晶体管的源极与存储晶体管的漏极相连，选择晶体管的漏极与位线相连，选择晶体管的栅极与字线相连；存储晶体管的源极与源极线相连，存储晶体管的栅极与电容器的栅极相连，且处于电气浮置状态；电容器的源极和漏极与第二阱相连；存储晶体管与共享字线的另一存储晶体管共享第二导电类型的第一阱；电容器的第二导电类型的第二阱不与其他存储晶体管和电容器共享。
其中，储存晶体管与共享字线的另一存储晶体管共享第二导电类型阱的第一阱指的是，共享字线的各存储晶体管中，存储晶体管第一阱的阱电位由同一根阱电位控制线进行控制，使得各共享字线的存储晶体管第二导电类型的第一阱具有相同的阱电位。
参考图12，图12为一种单层多晶硅结构的非易失性存储单元的横截面示意图。图12中以非易失性存储器单元形成在P型半导体衬底1上，第一导电类型阱为P型阱3，第二导电类型阱为N型阱4为例进行说明，图12所示的非易失性存储单元的部分结构与现有采用标准CMOS工艺形成的非易失性存储单元结构类似，相似的结构和内容在此就不再赘述。
此外，非易失性存储单元还可以形成在第一导电类型阱为N型阱，第二导电类型阱为P型阱的N型半导体衬底上，相应的各掺杂区的类型进行适应性调整即可。
非易失性半导体存储单元中，N型阱4和P型阱3形成于P型半导体衬底1上，与图6所示的非易失性存储单元类似，在N型阱4中，N型掺杂区11、P型掺杂区7和P型掺杂区8被器件分离氧化膜2电隔离，P型掺杂区7作为存储晶体管MT的源极， P型掺杂区用作存储器晶体管MT的漏极。在P型阱3中，形成了由器件分离氧化膜2电隔离的源极、漏极、栅极绝缘膜5和选择晶体管ST的选择栅极12，选择晶体管ST的源极由N型掺杂区9充当，漏极由N型掺杂区10充当。
非易失性储存单元通过栅极绝缘膜5在漏极和源极之间的N型阱4上布置了浮动栅极6，N型阱4和浮动栅极6之间的重叠区还具有存储器晶体管MT的通道，P型掺杂区8构成的存储晶体管MT的漏极和N型掺杂区9构成的选择晶体管ST的源极通过金属线连接。此外，N型阱14独立于N型阱4而形成，在N型阱14内被N型掺杂区16和器件分离氧化膜2电隔离的P型掺杂区17是PMOS晶体管的源极， P型掺杂区18是PMOS晶体管的漏极。在N型阱14上的栅极绝缘膜5的顶部，PMOS晶体管源极和漏极之间形成栅极15，栅极15通过金属布线与存储晶体管MT的浮动栅极6相连，并且电位浮动，即处于电气浮置状态。
此外，N型掺杂区10构成的选择晶体管ST的漏极连接到位线BL，选择晶体管ST的选择栅极12连接到字线WL，N型掺杂区9构成的选择晶体管ST的源极连接到源极线SL，N型掺杂区11连接到向N型阱4提供阱电位的阱电位控制线VNW。PMOS晶体管的源极和漏极分别通过金属布线连接至N型掺杂区16和读取字线RWL。因此，PMOS晶体管作为一种PMOS电容器PC。
这样，通过向PMOS电容器施加电压，就可以通过电容耦合控制存储晶体管MT的栅极电压。因此，与没有PMOS电容器时相比，在编程期间可向存储晶体管MT的浮动栅极6施加较高电压，而在擦除期间则施加较低电压，从而缩短编程和擦除时间。此外，存储晶体管的浮动栅极6在电气上是浮动的，通过存储和保留电子来实现非易失性存储器，如果存储在存储晶体管MT的浮动栅极6中的电荷通过栅极绝缘膜5释放，则存储器的保持性能会变差。而本申请实施例中，栅极绝缘膜5是在N型阱4处于P型掺杂区7和P型掺杂区8之间的部分上形成的，与栅极绝缘膜5与P型阱上的N型掺杂区接触的结构相比，存储晶体管MT的浮动栅极6受到的电场作用得到了缓解，因此，存储晶体管MT的保持特性能够得到改善。
结合参考图12和图13，其中，图13为一种单层多晶硅结构的非易失性存储单元的等效电路图，图13显示了根据标准CMOS工艺制造的如图12所示的单层多晶硅结构的非易失性存储单元的等效电路图.不难发现，存储晶体管MT和选择晶体管ST串联连接，其中存储晶体管MT的漏极连接到选择晶体管ST的源极，选择晶体管ST的漏极连接到位线BL，选择晶体管ST的栅极12连接到字线WL，存储晶体管MT的源极连接到源极线SL。PMOS电容器PC的栅极与存储晶体管MT的栅极相连，并均处于电气浮动状态，PMOS电容器PC的源极、漏极和N型阱14通常与PMOS电容器PC的另一个电极相连，后者与读取字线RWL相连。
参考图14，图14为一种单层多晶硅结构的非易失性存储单元的等效电路图，非易失性存储单元可通过上述实施例描述的使用标准CMOS工艺制造，非易失性存储单元包含的存储晶体管采用2x2阵列排列，包括四个存储晶体管：MT00、MT01、MT10和MT11，与对应存储晶体管组合设置的四个选择晶体管：ST00、ST01、ST10和ST11，以及设置在存储晶体管和读字线之间的四个电容器：PC00、PC01、PC10和PC11。图14所示的存储单元中，位线由BL0和BL1两条线组成，字线由WL0和WL1两条线组成，而源极线SL是共用的；为每条字线提供了对应的VNW线对共享字线的存储晶体管提供阱电位，其中VNW0由共享WL0的存储单元共享，VNW1由共享WL0的存储单元共享。每条字线还提供了读取字线RWL，读取字线PWL包括RWL0和RWL1。RWL0由共享WL0的存储单元共享，RWL1由共享WL1的存储单元共享。
结合参考图12和图15，图15为一种非易失性存储单元的工作电压示意图，图15中展示了一种上述实施例中通过采用标准CMOS工艺形成，且具有单层多晶硅结构的非易失性存储单元在编程、擦除、读取和待机工作模式下的工作电压示例。其中，各电压标识和前述实施例中提到的类似，在此就不再赘述。
首先，在待机状态下，所有存储单元都被取消选择。因此，位线BL0和位线BL1是VSS，字线WL0和字线WL1也是VSS，源极线SL也是VSS，VNW线中的VNW0和VNW1分别连接共享WL0和共享WL1的存储晶体管的N型阱，因此被施加电源电压VCC，读取字线RWL中RWL0和RWL1也被施加电源电压VCC。
然后，在编程过程中，通过控制位线和字线选择进行编程操作的存储晶体管，为了便于理解，这里以对存储晶体管MT00进行编程为例进行说明。首先，BL0被选中并应用VSS，而BL1未被选中并应用VCC。在字线WL中，WL0被选中并应用VCC，选择晶体管ST00处于导通状态，而WL1未被选中被应用VCC，因此选择晶体管ST01处于关断状态。此时，SL线路处于浮动状态。此外，在阱电位控制线VNW中，VNW0被选中并施加了VPNW（即编程操作时的负电位），VNW1未被选中，因此仍为VCC，而在读取字线RWL中，RWL0被选中并设置为VSS，在编程操作时的负电位被设置为VPNW后，VSS开始升至VCC。此时，由于PMOS电容器PC的电容耦合作用，所选存储晶体管MT00的栅极电位被VCC提高。另一方面，RWL1未被选中，保持在VCC位置。这里，VCC=3.3V，VPNW假设为5V。由于存储器晶体管MT的漏极为VSS，其N型阱4的阱电位为VPNW，这种电压应用条件会导致所选存储晶体管MT00出现带间隧穿现象，电子被注入存储晶体管MT的浮动栅极6，存储晶体管MT00的阈值电压Vth发生正向变化。在此实施例中，存储晶体管MT00编程状态的阈值电压Vth值为-|VCC|至0V之间的负值。
另一方面，在未被选择的存储晶体管MT01中，由于WL1=VSS，BL0电位的VSS没有施加到存储晶体管MTO1的漏极上，它处于电浮动状态，并且由于VNW1和RWL1也保持VCC，因此不会出现带间隧穿现象，也不会执行编程操作。在存储晶体管MT10中，WL0被选中并保持VCC，但BL1未被选中并保持VCC，因此存储晶体管MT10的漏极的电压为VCC-Vth（这里的Vth为选择晶体管ST的阈值电压）。因此，尽管VPNW被加到VNW0上，但存储晶体管MT10并没有发生带间隧穿现象，也就没有编程操作的执行。此外，由于BL1、WL1、VNW1和RWL1在MT11中均未被选中，存储晶体管MT11的漏极上被施加的电压为VCC-Vth，VCC被施加到VNW1上，因此不会出现带间隧穿现象，也不会执行编程操作。
在一些实施例中，可以同时擦除存储晶体管MT00和存储晶体管MT10。擦除的方法包括将BL0和BL1设置为VCC，对于字线WL，被选中擦除的WL0设置为VCC，而未被选中的WL1保持在VSS。接着，将源极线SL设置为电浮动状态，将与所选字线WL0相对应的阱电位控制线VNW0的电位设置为VENW（约5V至7V），然后将与所选字线WL0相对应的读取字线RWL0从VCC降至VSS。此时，由于RWL0的电位下降，浮动栅极6的电位因PMOS电容器PC的电容耦合而下降至VCC，与VNW0的电位差扩大。因此，由于F-N隧道现象，电子从存储晶体管MT00的浮动栅极6和存储晶体管MT10的浮动栅极6喷出，存储晶体管MT00和存储晶体管MT10的阈值电压Vth发生负向变化。在这示例中，擦除状态下的阈值电压Vth的电位值被控制为小于-|VCC|的电位值。
下面将进一步说明在选择对存储晶体管MT00进行读取操作的情况下，读取操作的工作电压条件。将选定的位线BL0连接到图中未显示的感应放大器电路，并施加读取时的电压VRBL，约为1V。选定字线WL0，并向存储晶体管MT00的漏极提供VRBL电压。接着，选择与所选字线WL0相对应的读取字线RWL0，并将电压从VCC降至VSS。由于PMOS电容器PC的电容耦合作用，这将导致存储晶体管的栅极电位下降|VCC|，即存储晶体管的栅极电位FG从Vfg变更为（Vfg-|VCC|）。另一方面，由于源极线SL设置为VSS，感应放大器电路会根据存储晶体管MT00的阈值电压Vth决定电流是否流经感应放大器。换句话说，当存储晶体管MT00处于编程状态时，阈值Vth为负，但如上所述，存储晶体管MTOO的栅极电位降至负值，因此它变为导通状态，有电流流过；当存储晶体管MT00处于擦除状态时，Vth为负，存储晶体管MT00的栅极电位降至负值，但它变为关断状态，无电流流过。这种状态由感应放大器电路检测到，并分别定义为数据"0"（编程状态）和数据"1"（擦除状态）。存储晶体管Vth与数据之间的关系可以参考图16。
由于存储晶体管的阈值电压 Vth 值在编程和擦除期间均为负值，因此在读取和待机期间，当存储晶体管的源极处于接地电位时，存储晶体管处于关断状态。因为在读取和待机期间，存储晶体管的浮动栅极6下的通道和漏极不处于接地电位，这就缓和了与浮动栅极6之间的电位差，存储晶体管的数据保持性能得以稳定。
参考图17，图17为一种单层多晶硅结构的非易失性存储单元的运行时序图。图17显示了图12所示的2x2阵列构成的非易失性存储单元的运行时序图，该单层多晶硅结构的非易失性存储单元可使用上述实施例中提及的标准CMOS工艺制造形成。
首先，打开包括非易失性存储单元在内的非易失性半导体存储设备的电源VCC，并将非易失性存储单元设置为待机状态。换言之，所有位线BL0、BL1和字线WL0、WL1、源极线SL设置为VSS，阱电位控制线VNW0、VNW1以及读取字线RWL0、RWL1均设置为VCC。
编程操作在时间t1开始。这里，对存储器晶体管MT00的编程操作描述与上述图13和图14相同。首先，在t1时刻，VSS被施加到选定的BL0，VCC被施加到未选定的BL1。接着，在时间t2时，选定的WL0被设置为VCC，源极线SL开始通电，而未选定的WL1则保持在VSS。因此存储器晶体管MT00的漏极的电压被设置为VSS，且选定的读取字线RWL0从VCC下降到VSS。接下来，在t3时刻，选定的阱电位控制线VNW0上升至VPNW（未选定的VNW1保持在VCC），在t4时刻，选定的RWL0从VSS上升至VCC。因此，由于VNW0和BL0之间的电位差，存储器晶体管MT00的漏极附近出现了带间隧穿现象，此外，由于电容耦合，RWL0的电位从VSS上升至VCC的过程中，存储器晶体管MT00的浮动栅极6的电位值会随之上升|VCC|，即浮动栅极6的电位FG从Vfg变更为（Vfg＋|VCC|），因此电子注入效率更高有效。因此，存储器晶体管MT00的阈值电压Vth在更短的编程时间内向正侧移动，本实施例中将编程状态的Vth从-|VCC|控制为0V（负Vth）。最后，在时间t5，WL0从VCC下降到VSS，VNW0从VPNW下降到VCC，在时间t6，BL0从VCC返回到VSS，源极线SL从浮动电返回到VSS，完成编程操作和待机状态，直到时间t7之前。
在同时擦除存储晶体管MT00和存储晶体管MT10的情况下，擦除操作与上述实施例基本类似，首先，在t8时刻，位线BL0和位线BL1设置为VCC，源极线SL设置为电浮动。同时，字线WL0和字线WL1保持在VSS。接下来，在t8时刻，选定的阱电位控制线VNW0升至擦除电压VENW（约7V）。此时，未选定的VNW1保持在VCC。接着，在t9时刻，对应于存储晶体管MT00和存储晶体管MT10的读取字线RWL0从VCC降至VSS。结果，由于PMOS电容器PC与存储晶体管MT00的浮动栅极6和存储晶体管MT10的浮动栅极6之间的电容耦合，存储晶体管MT00和存储晶体管MT10的浮动栅极6的电位值均下降了|VCC｜即，浮动栅极6的电位FG从Vfg变更为（Vfg-|VCC|），N型阱4与F-N之间的电位差也随之下降。在这种情况下，由于电容耦合作用，RWL0的电位从VCC下降到VSS时，存储晶体管MT00和存储晶体管MT10的浮动栅极6的电位FG均被设置为（Vfg-|VCC|），因此浮动栅极6的电子发射效率更高。因此，存储晶体管MT00和存储晶体管MT10的阈值电压Vth变为负值，本实施例中将擦除状态的阈值电压Vth控制为小于-|VCC|的负Vth。最后，在t10时，RWL0的电压返回到VCC，VNW0的电压从VENW下降到VCC，然后在t11时，BL0和BL1的电位从VCC下降到VSS，擦除操作完成，器件处于待机状态。
在对存储单元进行读取操作的情况下，依旧以读取存储晶体管MT00的数据为例进行说明的，对读取操作的解释与上述读取存储晶体管MT00的操作相似。首先，在时间t12选择位线BL0并连接到所选存储晶体管MT00的感应放大器电路，并将BL0充电至读取电压VRBL（约1V）。接着，在t13时刻，选定字线WL0，并将其设置为VCC，然后在t14时刻，选定读取字线RWL0从VCC降至VSS。这将所选存储晶体管MT00的漏极的电压设置为VRBL，进而导致选择晶体管ST00接通。此时，源极线SL处于VSS电平，因此存储晶体管MT00在编程状态（负Vth从-|VCC|到0V）下为On，在擦除状态（负Vth小于-|VCC|）下为Off。这样，感测放大器电路检测存储晶体管MT00是否有电流流过，并读取出存储晶体管MT00的数据为"0"或"1"。之后，在t15时刻，字线WL0从VCC降至VSS，读取字线RWL0从VSS返回VCC，位线BL0与感应放大器电路断开，其电位从VRBL降至VSS，读取操作完成。
这样就可以通过 PMOS 电容器的外加电压来降低上述非易失性存储器晶体管编程时的阱电位 VPNW和擦除时的阱电压 VENW，从而降低工作电压，即内部产生的编程电压和擦除电压，从而减少电压产生电路的面积。
本申请虽然以较佳实施例公开如上，但并不是用来限定权利要求，任何本领域技术人员在不脱离本申请构思的前提下，都可以做出若干可能的变动和修改，而不偏离本申请的精神和范围，因此本申请的保护范围应当以本申请权利要求所界定的范围为准。

Claims (6)

1.一种可电擦写的非易失性半导体存储装置，其特征在于，应用于外部接口电路和逻辑电路，具有至少一个具有单层栅极结构的MIS晶体管，包括：
选择晶体管，所述选择晶体管包括在第一导电类型阱中具有第二导电类型的源极和第二导电类型的漏极的所述MIS晶体管；
存储晶体管，所述存储晶体管包括在第二导电类型阱中具有第一导电类型的源极和第一导电类型的漏极的所述MIS晶体管；
所述选择晶体管的源极与所述存储晶体管的漏极相连，所述选择晶体管的漏极与位线相连，所述选择晶体管的栅极与字线相连；
所述存储晶体管的源极与源极线相连，所述存储晶体管的栅极电气浮置；
所述存储晶体管与共享所述字线的另一所述存储晶体管共享第二导电类型阱。
2.根据权利要求1所述的可电擦写的非易失性半导体存储装置，其特征在于，所述存储晶体管的阈值电压在所述存储晶体管处于编程状态下为正，在所述存储晶体管处于擦除状态下为负。
3.根据权利要求1或2所述的可电擦写的非易失性半导体存储装置，其特征在于，所述存储晶体管的控制方法包括：
在所述存储晶体管的编程过程中，将所述存储晶体管的漏极电位设置为公共接地端电位VSS，所述存储晶体管的阱电位设置为大于或等于电源电压VCC的值；
在所述存储晶体管的擦除过程中，将所述存储晶体管的漏极和源极电气浮置，将所述存储晶体管的阱电位设置为大于编程过程中阱电位的值。
4.一种可电擦写的非易失性半导体存储装置，其特征在于，应用于外部接口电路和逻辑电路，具有至少一个具有单层栅极结构的MIS晶体管，包括：
选择晶体管，所述选择晶体管包括在第一导电类型阱中具有第二导电类型的源极和第二导电类型的漏极的所述MIS晶体管；
存储晶体管，所述存储晶体管包括在第二导电类型的第一阱中具有第一导电类型的源极和第一导电类型的漏极的所述MIS晶体管；
电容器，所述电容器包括在第二导电类型的第二阱中具有第一导电类型的源极和第一导电类型的漏极的所述MIS晶体管；
所述选择晶体管的源极与所述存储晶体管的漏极相连，所述选择晶体管的漏极与位线相连，所述选择晶体管的栅极与字线相连；
所述存储晶体管的源极与源极线相连，所述存储晶体管的栅极与所述电容器的栅极相连，且处于电气浮置状态；
所述电容器的源极和漏极与所述第二阱相连；
所述存储晶体管与共享所述字线的另一所述存储晶体管共享第二导电类型的所述第一阱；
所述电容器的第二导电类型的所述第二阱不与其他所述存储晶体管和所述电容器共享。
5.根据权利要求4所述的可电擦写的非易失性半导体存储装置，其特征在于，所述存储晶体管的阈值电压在所述存储晶体管处于编程状态和擦除状态的情况下均为负。
6.根据权利要求4或5所述的可电擦写的非易失性半导体存储装置，其特征在于，所述存储晶体管的控制方法包括：
在所述存储晶体管的编程过程中，将所述存储晶体管的漏极电位设置为公共接地端电位VSS，将所述存储晶体管的阱电位的电位设置为大于或等于电源电压VCC的值，在选择所述字线后，将所述电容器的所述第二阱的电位设定为所述公共接地端电位VSS，并将所述第二阱的电位上升至所述电源电压；
在所述存储晶体管的擦除过程中，将所述存储晶体管的漏极和源极电气浮置，将所述存储晶体管的所述第一阱的电位值设置为一个大于编程过程中所述第一阱的电位值的值，将所述电容器的所述第二阱的电位从所述电源电压下降到所述公共接地端电位；
在读取所述存储晶体管的过程中，将所述电容器的所述第二阱的电位从所述电源电压下降到所述公共接地端电位。
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