CN101388344A - 多栅极场效应晶体管结构及其制造方法 - Google Patents

多栅极场效应晶体管结构及其制造方法 Download PDF

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Abstract

本发明涉及具有鳍状结构的多栅极场效应晶体管结构及其制造方法，该鳍状结构用于在其中形成该多栅极场效应晶体管结构的晶体管沟道，该鳍状结构是在SOI型结构的埋入绝缘体上从所述SOI型结构的至少一个有源半导体层起形成的，所述方法包括以下步骤：提供SOI型基板，该SOI型基板包括至少一个有源半导体层、一埋入绝缘体以及一载体基板；以及在所述绝缘体上从所述半导体层起形成一鳍状结构，所述鳍状结构形成了用于该多栅极场效应晶体管结构的晶体管沟道的区域。本发明的目的是提供一种多栅极场效应晶体管结构及其制造方法，其中，可以近乎理想地制备出这种多栅极场效应晶体管结构，从而解决几个相关问题。

Description

多栅极场效应晶体管结构及其制造方法
技术领域
本发明涉及具有鳍状结构的多栅极场效应晶体管结构及其制造方法，该鳍状结构用于在其中形成该多栅极场效应晶体管结构的晶体管沟道，该鳍状结构在SOI(Silicon-On-Insulator)(绝缘体上硅)型结构的埋入绝缘体上从所述SOI型结构的至少一个有源半导体层起形成，所述方法包括以下步骤：提供SOI型基板，该SOI型基板包括至少一个有源半导体层、一埋入绝缘体和一载体基板；以及在所述绝缘体上从所述半导体层起形成鳍状结构，所述鳍状结构形成了用于多栅极场效应晶体管结构的晶体管沟道的区域。
背景技术
器件尺寸的调整(scaling)是推动集成电路制造的改进的主要因素。由于调整栅极氧化物厚度和源极/漏极结深度的限制，即使有可能，将常规平面MOSFET器件调整到32nm工艺以上也很难。因此，已经开发出了像多个栅极或多栅极场效应晶体管(MuGFET)这样的新器件结构来解决这种技术挑战。多栅极场效应晶体管是一种将一个以上栅极并入到单个器件中的MOSFET。这意味着，沟道在多个表面上被几个栅极包围，从而能够更多地抑制“截止”状态漏电流。多个栅极还能增强“导通”状态下的驱动电流。这样就获得了较低的功耗和增强的器件性能。
所谓的双栅极MOSFET使用两个栅极来控制沟道，结果获得了可以极大地抑制短沟道效应的效果。非平面双栅极MOSFET的一个具体变型例是FinFET，这种FinFET由形成在垂直Si鳍部中的受该鳍部的两个纵侧上的双栅极控制的沟道构成。该鳍部从上方观看时足够薄，从而两个栅极能够控制整个全耗尽沟道膜。因而，该鳍部的尺度决定了晶体管器件的有效沟道长度。作为非平面器件，FinFET与常规平面MOS晶体管相比更紧凑，能够实现更高的晶体管密度和更小的整体微电子技术。在符合本发明原理的另一实现中，提供三栅极MOSFET作为另一变型例。三栅极MOSFET类似于前述FinFET结构，在三栅极MOSFET上，在鳍部的顶部添加了第三栅极，来补充形成在该鳍部的两个纵侧上的两个栅极。
FinFET通常构建在SOI(绝缘体上硅)基板上，其中，鳍部是从SOI基板的顶部上的有源半导体层起形成的。由载体基板、埋入二氧化硅层以及顶部有硅制成的有源半导体层构成的SOI晶片近来已经非常成功地被用于平面和非平面CMOS器件。SOI技术的实现使得COMS器件能够不断小型化。利用SOI基板，可以实现因与按匹配性能改进功耗的载体基板隔离而造成的低寄生电容。
在从SOI基板起制备FinFET期间，利用诸如电子束微影法的光刻法对鳍部进行构图，并且进行刻蚀。该鳍部通过横向修整和清洁步骤而大体完成，这些步骤旨在适当地调整鳍部的宽度，并且保持鳍部表面光滑和无污染。然而，这导致鳍部凹进或底切(undercut)。如果使用具有二氧化硅制成的常规埋入绝缘体的SOI基板，则在鳍部的每一侧上，该凹进或底切在垂直方向上大约为15nm到20nm之间而在水平方向上大约为6nm到8nm之间。作个比较，对于32nm工艺节点，必须实现大约15nm到20nm的鳍部宽度，并且针对三栅极MuGFET结构的大约50nm到60nm的鳍部高度或针对双栅极muGFET结构的更高的鳍部高度被认为是必须的。
鳍部尺寸的两个尺度，垂直方向(鳍部高度)和横向或水平方向(鳍部宽度)在驱动电流性能、短沟道效应以及栅极感应的漏极泄漏(GIDL)方面都有巨大影响。例如，更高的鳍部提供了更高的驱动电流，而减小的鳍部宽度改进了GIDL。而且，作为第二特征，鳍部外形必须尽可能笔直且垂直，并且所有的角都被抹圆，以局部地避免高电场并且保持GIDL较低。这意味着，相对于鳍部高度和鳍部宽度，上述底切值在增大鳍部由于严重底切和削弱而脱落(fall off)的风险方面占了很高的比例。
发明内容
总之，按照半导体工业的需求来成功地控制小鳍部尺度并且能够不断缩小这些尺度的挑战性非常高。因此，本发明的目的是提供一种多栅极场效应晶体管结构及其制造方法，其中，可以近乎理想地制备该多栅极场效应晶体管结构，从而解决几个相关问题。
该目的通过一种多栅极场效应晶体管结构和制造上述类型的多栅极场效应晶体管结构的方法来解决，其中，所述绝缘体包括由介电常数比二氧化硅更高的材料制成的至少一个高k层。此处的优点在于，在形成和清洁鳍部期间，SOI型基板的半导体层下面的高k层充当比二氧化硅更好的止刻蚀层，从而获得鳍部的承座(socket)上的较低凹进和底切效果。这样就获得了所形成的鳍部的更高稳定性，并且能够通过刻蚀和清洁步骤顺利地完成鳍部。结合二氧化硅的介电常数清楚地限定了高k材料。
在本发明的优选实施方式中，所述绝缘体包括至少一个氮化硅层。氮化硅的介电常数比二氧化硅更高，因此，尤其适于在刻蚀和清洁半导体鳍部期间充当止刻蚀层。从其形成鳍部的半导体层下方紧挨的氮化硅层获得了最小的垂直凹进和鳍部底切。然而，如果氮化硅被用作SOI型基板的半导体层下方紧挨的绝缘体材料，则鳍部的底角外形不是圆的，而是呈锥形，这可能导致对所得FET结构有不利影响。
因此，如果所述绝缘体在SOI型基板的半导体层与高k层之间包括薄二氧化硅层，将会特别有利。利用本发明的这种变型例，可以在形成并清洁鳍部期间对位于高k层上方的该二氧化硅层进行刻蚀和修整，其中，下面的高k层充当止刻蚀层，从而可以防止该鳍部进一步底切。这样，可以保留鳍部的底部的圆角的优点，其中，可以使制造工艺期间鳍部的凹进和底切最小化。因而，上部氧化物层和高k层的组合使得能够在刻蚀期间在场效应晶体管(FET)下面自动获取最优化的底切。
根据本发明的另一有利实施例，所述绝缘体在SOI型基板的载体基板与高k层之间包括二氧化硅层。高k层下面的下二氧化硅层解决了SOI型基板的载体基板与高k层之间的良好焊接，这在通过SmartCut工艺利用用于形成SOI型基板的焊接、植入和裂开步骤来制造SOI型结构的情况下尤其必要。
这在所述绝缘体包括由下二氧化硅层、氮化硅层和上二氧化硅层构成的层堆(layer stack)的情况下尤其有益。这种思想包括用作为SOI型基板的绝缘体的复合氧化物-氮化物-氧化物(ONO)堆来替代常规使用的SOI结构的埋入氧化物(BOx)。这不仅改进了鳍部的尺寸和外形的精确度，而且由于SOI型基板的载体基板与下氧化物层之间的良好焊接强度而增强了结构的稳定性。具体来说，通过上氧化物层，可以实现鳍部的底部处的圆角，并且通过将下面的氮化硅层用作硬止刻蚀层，在环绕鳍部整体地去除用作缓冲部的上氧化物层时可以完美地控制鳍部垂直凹进，由此，按照提出的来调节上氧化物层厚度是对鳍部下的外形和MuGFET器件的电特性进行最优化的最佳方式。
在本发明的有利构造中，所述氮化硅层被形成为10nm到200nm的厚度。利用这种厚度，可以将鳍部的底部的垂直凹进缩减为大约2nm到4nm，并且可以完整地消除水平凹进。
已经被证明有利的是，将上述上二氧化硅层形成为2nm到20nm的厚度，优选地为5nm到15nm的厚度，更优选地为3nm到12nm的厚度。因为鳍部的总高度是通过将用于制成该鳍部的半导体层的厚度加上该鳍部下面底切的二氧化硅层的厚度而给出的，所以上氧化物层越小，总鳍部高度差异就越小。另一方面，上氧化物层必须有一定厚度，以允许在鳍部制造工艺的刻蚀和清洁步骤期间在鳍部的底部处形成圆角。上述2nm到20nm的厚度值是上述需求之间的一个折衷，其中，厚度值为5nm到15nm的低底切可能结合了角部的良好圆度，而3nm到12nm的厚度值最佳地减小了底切，其中，角部基本上为圆形，从而提供良好FET特性。
在本发明的特定实施例中，所述下二氧化硅层被形成为大约10nm到100nm的厚度。尽管对于本发明的目的而言不是必须的，但因为该厚度范围保证了MuGFET结构的上部与载体基板之间的良好焊接强度，所以它有助于改进所得MuGEFT结构的机械稳定性。
根据本发明的方法的有益变型例，所述形成鳍状结构的步骤包括对该绝缘体进行过刻蚀。受控的过刻蚀可以得到改进的FET结构，因为它得到了鳍部下面增大的底切，其中，更大的水平凹进有助于改进FET器件下面的栅极电场的传播，从而得到更好的反向栅极(back-gate)效应。
附图说明
下面参照附图，对本发明的有利实施方式的特征和益处进行示范说明，附图中：
图1以FinFET结构为例示意性且在原理上示出了MuGFET结构的主要部分；
图2示意性示出了本发明的方法的一系列工艺步骤的实例；
图3示意性示出了根据本发明第一实施方式的鳍部几何形状；
图4示意性示出了根据本发明第二实施方式的鳍部几何形状；
图5示意性示出了根据本发明第三实施方式的鳍部几何形状；而
图6示意性示出了根据图5所示本发明第三实施方式的鳍部几何形状，同时示出了调节上氧化物层的厚度的效果。
具体实施方式
图1以FinFET结构1为例示意性且在原理上示出了MuGFET结构的主要部分。FinFET 1包括鳍状结构2，鳍状结构2是从SOI型基板的有源半导体顶层起形成的。在所示实例中，半导体顶层(进而鳍部2)由硅构成，其中在本发明的其他未示出的实施方式中，鳍部2可以由像应变硅、SiGe、SiC、Ge和/或A(III)-B(V)化合物那样的其它半导体材料构成。
作为改进，可以使用应变硅来替代SOI型基板的顶部硅层。使用应变硅层极大地改进了硅的(100)取向的电子迁移性，由此提供了更高晶体管电流。
在图1中，鳍部2的高度h大约为50nm，但在本发明的其他未示出的实施方式中可以在30nm到100nm之间。鳍部2的宽度w在所示实例中为大约20nm，但在本发明的其它实例中通常可以在10nm到25nm之间。鳍部2是FinFET的当FinFET 1工作时形成导电沟道的那个区域。因而，鳍部2的尺度决定了FinFET 1的有效沟道长度。
鳍部2的沿其纵向A的端部与FinFET 1的源极3和漏极4相连。
在鳍部2的两个纵向侧壁上设置有栅极5、5’。在图1所示实例中，栅极5、5’环绕鳍部2。
本发明还适用于制作带有多个漏极和多个源极的MuGFET，如三栅极FET、或除了栅极材料在所有侧上都包围沟道区以外与FinFET概念类似的全环绕栅极(Gate-All-Around)FET，其中，全环绕栅极FET根据设计不同而具有两个或四个有效栅极。当制成的栅极为独立栅极并且每个栅极都可以独立于其它栅极被电激活时，本发明还适用于任何类型的MuGFET。
形成有图1的鳍部2的基板在顶部有绝缘体，该绝缘体具有介电常数比二氧化硅更高的高k层，如氮化硅层7。高k层7形成在位于载体基板9上的下二氧化硅层8上。在所示实例中，载体基板9由块硅制成，但在本发明的没有示出的其他实施方式中可以由另一种材料制成。
作为改进，载体基板9可以是高电阻率基板。这样，所得MuGFET结构将能够应对针对低成本低功率的CMOS数字和RF应用的毫米波(MMW)应用和直达G波段(140GHz到220GHz)的更高频率的应用。
硅鳍部2的底部与氮化硅层7之间存在前上硅层(former upper siliconlayer)6的残留部分。上二氧化硅6在图1中的厚度为大约10nm，但根据本发明的其它实施方式，厚度可以为大约2nm到20nm，优选地为大约5nm到15nm，更优选地为大约3nm到12nm。
图1的氮化硅层7的厚度为20nm，在本发明的其它实例中为大约10nm到200nm。
下二氧化硅层8的厚度例如为大约10nm到100nm，优选地为大约70nm到80nm。
这样，就出现了图1中的鳍部2下面的由ONO(氧化物/氮化物/氧化物)结构构成的层堆。
图2a到2b示意性示出了本发明的方法的一系列工艺步骤。
参照图2a，该方法开始于提供SOI型基板的步骤，该SOI型基板在所示实例中是通过
Figure A200810215910D00101
工艺形成的，并且在该实例中由载体块硅基板9、下二氧化硅层8、氮化硅层7、上二氧化硅层6以及用于形成鳍部2的上硅层构成。用Si3N4和SiO2堆层10覆盖该硅层，然后通过电子束微影法进行构图构图，并进行刻蚀以获得鳍部2。
在刻蚀鳍部2期间，环绕鳍部2去除下面的二氧化硅层6以及氮化硅层7的一部分。由于对二氧化硅层6的刻蚀，鳍部2部分地被底蚀(underetch)。在形成鳍部2期间，氮化硅层7充当止刻蚀层，并且仅在鳍部2下面表现出可协商的底蚀效果。这意味着氮化硅层7的水平凹进是可以忽略的。刻蚀鳍部的结果在下面说明的图4中示范性示出。
如下面描述的图5中所示，通过对鳍部2的修整和随后的清洁而得到较大的二氧化硅层6的底蚀效果，完成了鳍部2。
在图2B中展示的下一个步骤中，淀积绝缘层11以充当今后的栅极氧化物。然后，环绕绝缘层11淀积由任意导电材料制成的栅电极层12。
要根据带有后续步骤的当前实践，来执行以下制造MuGFET器件的步骤，所述后续步骤例如是完成栅极堆淀积和栅极构图，然后是形成间隔体和形成源极/漏极。稍后实现与晶体管区和其它器件的接触，并且将适当数量的金属和绝缘体层布置在晶片上，并且经过通孔互连在一起，从而装配成集成电路。
图3示意性示出了根据本发明第一实施方式的鳍部2的几何形状。鳍部2以10nm到30nm的厚度形成在氮化硅层7的表面上，所述氮化硅层7以70nm到80nm的厚度形成在氧化物层8的顶部上。
在形成鳍部2期间，下面的氮化硅层7充当止刻蚀层，并由此极大地减小了鳍部2的垂直凹进V和水平凹进以及底切。根据一具体实例，已经示出了垂直凹进V从大约15nm变为2nm到4nm的范围，并且水平凹进完全反向。作为鳍部2的横向凹进或底切的外形反向的结果，鳍部2的底角外形从圆形变成可能造成不利影响的锥形。
图4示意性示出了根据本发明第二实施方式的鳍部2’的几何形状。鳍部2’形成在由下二氧化硅层8、氮化硅层7以及形成在紧挨鳍部2’下方的层堆的顶部上的二氧化硅层6构成的层堆上。这意味着，与图3所示实例相比，顶部氮化物层7被10nm到15nm范围的顶部氧化物层6所代替。借助于上二氧化硅层6，可以保留制造工艺期间刻蚀和随后清洁鳍部2’时的圆角的优点。如图4中所示，鳍部2’下方的区域中不仅存在垂直凹进V，而且存在水平凹进H，导致在鳍部2’的底部形成圆角。而且，当用作缓冲部的二氧化硅层6要环绕鳍部2’整体被去除时，所用的层结构通过以氮化硅层7为硬止刻蚀层来保持完美控制鳍部2’垂直凹进的益处。
图5示意性示出了根据本发明第三实施方式的鳍部2”的几何图形。鳍部2”是图4的鳍部2’的改进变型例。鳍部2”在过刻蚀方面进行了恰当控制，以便增加鳍部2”下面的底切。更大的水平凹进H有助于抹圆鳍部的底角，这有助于改进所得FinFET 1的栅极电场的传播，从而得到更好的反向栅极效应。
图6示出了根据图5所示本发明第三实施方式的鳍部2”的同一几何图形，只不过上二氧化硅层6的厚度减半。这样就使水平凹进H减小了大约相同的值，有助于实现所得鳍部2”’的凹进外形和圆底角之间的更好折衷。
H～1/2TSiO2Fin
鳍部2’、2”、2”’的包括该鳍部2’、2”、2”’的每一侧上的垂直凹进V的总高度H变动(variation)由用于制造鳍部2’、2”、2”’的硅层的厚度TSiFin加上鳍部2’、2”、2”’下面底切的二氧化硅层6的厚度TSiO2Fin加上氮化硅层7中的垂直凹进V的和来给出。
h＝TSiFin+TSiO2Fin+V
已知垂直凹进V非常小并且仅在几十纳米内变化，因此鳍部高度h的变动主要取决于制造工艺对用于制造鳍部2’、2”、2”’的硅层的厚度TSiFin和作为用于制造FinFET1的SOI型基板的由绝缘体(AlterBOx)制成的顶层的二氧化硅层6的厚度TSiO2Fin的控制。
这使得与图3所示的SOI型基板的由绝缘体(AlterBOx)制成的顶层为氮化硅层7的方法相比，本发明提出的反AlterBox工艺在维持鳍部2’、2”、2”’的底部处的圆角的横向凹进和底切外形控制方面远远胜出。所提出的工艺仍设置了氮化物止刻蚀层7，用于成功地控制垂直总鳍部高度变动。
而且，用复合的氧化物-氮化物-氧化物(ONO)替换常规埋入氧化物层(BOx)作为用于制造鳍部2’、2”、2”’的SOI型基板的绝缘体层，改进了所得MuGFET结构的许多特性，还可以为薄ONO堆增加控制基板电位，从而例如调节所生产的晶体管的阈电压的能力。
通过本发明而制造的MuGFET结构因轻掺杂主体而表现出非常良好的RDF(随机掺杂波动)，因改进的静电行为、几乎理想的sS(亚阈值斜度)以及良好DIBL(漏极感应的势垒下降)特性而表现出改进的短沟道效果。因为可以通过本发明来控制鳍部尺度和鳍部外形，故所得MuGFET结构的所有性能变动都可以被保持在紧预算内。与形成在常规SOI基板上的MuGFET结构的平面结构相比，这将确保本发明的MuGFET结构提供很强的强制性优点和持续晶体管尺寸调整。

Claims (18)

1、一种用于制造多栅极场效应晶体管结构(1)的方法，该方法包括以下步骤：
提供SOI型基板，该SOI型基板包括至少一个有源半导体层、一埋入绝缘体以及一载体基板(9)；以及
在所述绝缘体上从所述半导体层起形成鳍状结构(2)，所述鳍状结构(2)形成了用于该多栅极场效应晶体管结构(1)的晶体管沟道的区域，
其特征在于
所述绝缘体包括由介电常数比二氧化硅要高的材料制成的至少一个高k层。
2、根据权利要求1所述的方法，其中，从它那里形成该鳍状结构的所述半导体层包括由硅、应变硅、SiGe、SiC、Ge和/或A(III)-B(V)化合物制成的至少一个层。
3、根据权利要求1或2所述的方法，其中，所述绝缘体包括至少一个氮化硅层(7)。
4、根据前述权利要求中的一项所述的方法，其中，所述绝缘体包括位于该SOI型基板的半导体层与该高k层之间的二氧化硅层(6)。
5、根据前述权利要求中的一项所述的方法，其中，所述绝缘体包括位于该SOI型基板的该载体基板(9)与该高k层之间的二氧化硅层(8)。
6、根据前述权利要求中的一项所述的方法，其中，所述绝缘体包括由下二氧化硅层(8)、氮化硅层(7)和上二氧化硅层(6)构成的层堆。
7、根据权利要求6所述的方法，其中，所述氮化硅层(7)被形成为10nm到200nm的厚度(tSi3N4)。
8、根据权利要求6或7所述的方法，其中，所述上二氧化硅层(6)被形成为2nm到20nm的厚度(tSiO2Fin)，优选地为5nm到15nm的厚度(tSiO2Fin)，更优选地为3nm到12nm的厚度(tSiO2Fin)。
9、根据权利要求6到8中的一项所述的方法，其中，所述下二氧化硅层(8)被形成为大约10nm到100nm的厚度。
10、根据前述权利要求中的一项所述的方法，其中，所述形成鳍状结构(2)的步骤包括对该绝缘体进行过刻蚀。
11、一种具有鳍状结构(2)的多栅极场效应晶体管结构(1)，该鳍状结构用于在其中形成该多栅极场效应晶体管结构(1)的晶体管沟道，该鳍状结构(2)是在SOI型结构的埋入绝缘体上从所述SOI型结构的至少一个有源半导体层起形成的，
其特征在于
所述绝缘体包括由介电常数比二氧化硅要高的材料制成的至少一个高k层。
12、根据权利要求11所述的多栅极场效应晶体管结构，其中，所述绝缘体包括至少一个氮化硅层(7)。
13、根据权利要求11或12所述的多栅极场效应晶体管结构，其中，所述绝缘体包括位于该高k层与从该SOI型基板的半导体层起形成的该鳍状结构(2)的一部分之间的二氧化硅(6)。
14、根据权利要求11到13中的一项所述的多栅极场效应晶体管结构，其中，所述绝缘体包括位于该SOI型基板的载体基板(9)与该高k层之间的二氧化硅层(8)。
15、根据权利要求11到14中的一项所述的多栅极场效应晶体管结构，其中，所述绝缘体包括由下二氧化硅层(8)、氮化硅层(7)和上二氧化硅层(6)构成的层堆。
16、根据权利要求15所述的多栅极场效应晶体管结构，其中，所述氮化硅层(7)的厚度(tSi3N4)为10nm到200nm。
17、根据权利要求15或16所述的多栅极场效应晶体管结构，其中，所述上二氧化硅层(6)为3nm到20nm的厚度，优选地为5nm到15nm的厚度(tSiO2Fin)，更优选地为8nm到12nm的厚度(tSiO2Fin)。
18、根据权利要求15到17中的一项所述的多栅极场效应晶体管结构，其中，所述下二氧化硅层(8)的厚度为大约10nm到100nm。
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