JP2004006736A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）トランジスタを備える半導体装置において、ＧＡＡトランジスタの多層化と構造の微細化により、半導体装置の集積度を高めるための製造方法を得る。
【解決手段】基板１上に形成された絶縁膜２上に、ダミーパターン８を形成する第１の工程と、上記絶縁膜及び上記ダミーパターンに重ねてチャネル部材３を薄膜形成法により形成する第２の工程と、上記ダミー部材を除去し、上記チャネル部材と上記絶縁膜との間に空隙１０を設ける第３の工程と、上記チャネル部材の両側にチャネルを生じさせるトランジスタの制御電極としての薄膜６を、上記チャネル部材を覆うように上記チャネル部材及び上記空隙に形成する第４の工程とを備える。上記チャネル部材は複数であり、そのチャネル部材の幅はそれぞれ概略同じである。
【選択図】 図４
【解決手段】基板１上に形成された絶縁膜２上に、ダミーパターン８を形成する第１の工程と、上記絶縁膜及び上記ダミーパターンに重ねてチャネル部材３を薄膜形成法により形成する第２の工程と、上記ダミー部材を除去し、上記チャネル部材と上記絶縁膜との間に空隙１０を設ける第３の工程と、上記チャネル部材の両側にチャネルを生じさせるトランジスタの制御電極としての薄膜６を、上記チャネル部材を覆うように上記チャネル部材及び上記空隙に形成する第４の工程とを備える。上記チャネル部材は複数であり、そのチャネル部材の幅はそれぞれ概略同じである。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体薄膜により形成される半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図３１は、ＩＥＤＭ’９０（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ） Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ．５９５に示された、ＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）タイプの薄膜トランジスタを備える半導体装置の構成及びその製造方法を示す図である。図３１において、１はシリコン基板、２はシリコン基板１の上に形成され、トランジスタの電極を形成するための下地としての絶縁膜である第１のシリコン酸化膜、３はトランジスタの出力電極を形成するためのシリコン単結晶からなるチャネルシリコン膜である。同図のシリコン基板１、第１のシリコン酸化膜２及びチャネルシリコン膜３はＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）と呼ばれる製造方法によって形成される。ＳＩＭＯＸは、シリコン基板１中に酸素を高濃度イオン注入し、酸化膜を形成することによりシリコン基板１とチャネルシリコン膜３とを分離する方式である。
【０００３】
４は、第１のシリコン酸化膜２に設けられ、後述するように、ゲート電極６によりチャネルシリコン膜３を同図の上下方向（図３１（ｂ）におけるｑ、ｑ’方向）から挟みこむように覆うための開口部（穴）である。ゲート電極６をこのように形成する点が、このＧＡＡトランジスタの特徴的な部分である。５は、チャネルシリコン膜３とゲート電極６とを絶縁するためのゲート絶縁膜である第２のシリコン酸化膜、６はポリシリコン膜により形成されるゲート電極である。
【０００４】
図３２は、この半導体装置の製造方法を説明するための図であり、図３１（ｃ）に示すＡ−Ａ’線矢視断面（図３１（ａ）及び（ｂ）においても同様）を示しており、図３２（ｂ）は図３１（ａ）の断面を、図３２（ｃ）は図３１（ｂ）の断面を、図３２（ｅ）は図３１（ｃ）の断面をそれぞれ示している。
図３３は、図３１（ｃ）のＢ−Ｂ’線矢視断面を示す図である。
【０００５】
このような構造をもつＧＡＡトランジスタには、トランジスタがオンしたときの電流が大きいという特徴がある。ＧＡＡトランジスタにおいて、図３１（ｃ）、図３２（ｅ）及び図３３に示すようにチャネルシリコン膜３の両側（図３１（ｂ）、図３２（ｅ）及び図３３に示すようにチャネルシリコン膜３の両側（図３１（ｂ）、図３２（ｅ）、図３３におけるｑ、ｑ’方向）から挟み込むように、その上下にゲート電極６が形成されている。そして、ゲート電極６のバイアスによってチャネルシリコン膜３にチャネルが形成され、電流が流れるのであるから、図３１（ｃ）、図３２（ｅ）、図３３の構造においては、チャネルシリコン膜３のｑ、ｑ’方向の上下いずれの界面においてもチャネルが形成されることになる。したがって、トランジスタがオンした時の電流が、ゲート電極が片側しかない従来のトランジスタの場合に比べ、少なくとも２倍になる。さらに、チャネルシリコン膜３が薄い場合は、チャネルシリコン膜３全体にチャネルが形成され、より多くの電流が流れる。
【０００６】
次に、ＧＡＡトランジスタの製造法を説明する。まず、ＳＩＭＯＸウエハの表面シリコン膜２１を選択的にエッチングして所望のパターンを得（図３２（ａ））、そして、写真製版技術（リソグラフィー）により所定のパターンのチャネルシリコン膜３を形成する（図３１（ａ）、図３２（ｂ））。次にＧＡＡトランジスタのチャネルシリコン膜３におけるチャネルが形成される部分の下部の第１のシリコン酸化膜２を、ウエットエッチングにより除去して開口部４を設ける。この開口部４により、チャネルシリコン膜３のチャネルが形成される部分は、Ａ−Ａ’線矢視断面において空中に浮いたブリッジ状になる（図３１（ｂ）、図３２（ｃ））。
【０００７】
次に、トランジスタのゲート絶縁膜である第２のシリコン酸化膜５を形成する（図３２（ｄ））。このとき、第２のシリコン酸化膜５をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成するので、チャネルシリコン膜３の周囲を覆うように第２のシリコン酸化膜５が形成される。そして、ゲート電極６となるポリシリコン膜を、第２のシリコン酸化膜５上に堆積し、写真製版技術により所定のパターンにパターニングする。これにより、チャネルが形成されるチャネルシリコン膜３の上下両側にゲート電極６を備え、チャネルシリコン膜３の上下両側にチャネルが形成されるＧＡＡトランジスタが完成する（図３１（ｃ）、図３２（ｅ））。
【０００８】
図３３に、このように形成されたＧＡＡトランジスタの別の断面図（Ｂ−Ｂ’面）を示す。図３３から分かるように、ゲート電極６は、上方からエッチングされるので、チャネルシリコン膜３の下に形成されたゲート電極６ｂは、パターニングの際にエッチングされずに残る。したがって、チャネルシリコン膜３の上のゲート電極６ａより長くなる。
【０００９】
【発明が解決しようとする課題】
従来のこの種の半導体装置の製造方法は、ＳＩＭＯＸを用いて製造及び構成していた。これは、チャネルに電流が多く流れるように、チャネルシリコン膜３をシリコン単結晶により構成するためである。ところが、このように形成されたＧＡＡトランジスタの上に、さらに重ねてシリコン単結晶を形成することはできないから、せいぜい一層のＧＡＡトランジスタを形成できるのみで、多層に形成することはできず、集積度の向上は困難であった。
【００１０】
また、従来の半導体装置の製造方法において、まず単結晶シリコン膜２１からチャネルシリコン膜３を形成し、しかる後に、その薄膜トランジスタを構成する開口部４を形成する。したがって、開口部４を形成するためのエッチングにドライエッチングを用いることができず（チャネルシリコン膜３に隠れた部分の第１のシリコン酸化膜２の除去困難）、フッ酸等の液体を用いた湿式エッチング（ウエットエッチング）を用いていた。ところが、湿式エッチングは、全ての方向を平等にエッチングする等方性エッチングであるため、第１のシリコン酸化膜２をシリコン基板１の方向（図３２（ｃ）におけるｑ方向）にエッチングするのみならず、シリコン基板１に対し平行な方向（図３２（ｃ）におけるｐ方向。ｐ方向とｑ方向とは直交する）にもエッチングがなされる。したがって、リソグラフィ工程において設けられたレジスト膜のパターンよりも、ｐ方向に多少大きな開口部４が形成されることになる。よって、微細パターンに基づく開口部４を設けるのは困難で、ＧＡＡトランジスタの集積度の向上は困難であった。
【００１１】
この発明は、上記のような問題点を解消するためになされたもので、チャネルが形成される部分の構造を微細にできて、集積度が高くできる薄膜トランジスタの製造方法を得ることを目的としている。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、基板上に形成された絶縁膜上に、ダミーパターンを形成する第１の工程と、上記絶縁膜及び上記ダミーパターンに重ねてチャネル部材を薄膜形成法により形成する第２の工程と、上記ダミー部材を除去し、上記チャネル部材と上記絶縁膜との間に空隙を設ける第３の工程と、上記チャネル部材の両側にチャネルを生じさせるトランジスタの制御電極としての薄膜を、上記チャネル部材を覆うように上記チャネル部材及び上記空隙に形成する第４の工程とを備え、上記チャネル部材は複数であり、そのチャネル部材の幅はそれぞれ概略同じであることを特徴とするものである。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態を図について説明する。
図１及び図２は、この実施の形態による半導体装置の構造及びこの半導体装置の製造方法を説明するための図であり、便宜上、一連の製造工程を図１及び図２の２つの図面に分けて示している。すなわち図１（ｃ）に示す工程と図２（ａ）に示す工程とは連続している。
【００１４】
図１及び図２において、１はシリコン基板、２はシリコン基板１の上に形成され、トランジスタの電極を形成するための下地としての絶縁膜である第１のシリコン酸化膜、３は、薄膜形成法により形成される多結晶シリコン（ポリシリコン）からなり、トランジスタのチャネルを形成するためのチャネルシリコン膜、４は、ゲート電極６により第１のシリコン酸化膜２に設けられ、チャネルシリコン膜３を上下から挟むように覆うための開口部（穴）である。５はチャネルシリコン膜３とゲート電極６とを絶縁するための、ゲート絶縁膜である第２のシリコン酸化膜、６はポリシリコン膜により形成されるゲート電極、８はチャネルシリコン膜３が開口部４に入り込まないように、開口部４を一時的に埋めるためのダミー膜であるシリコン窒化膜である。
【００１５】
また、図３及び図４は、図１（ｃ）及び図２（ｄ）に示すＡ−Ａ’線矢視断面図（他の図においても同様）であり、図３（ａ）は図１（ａ）の断面、図３（ｃ）は図１（ｂ）の断面、図４（ａ）は図１（ｃ）の断面、図４（ｂ）は図２（ａ）の断面、図４（ｃ）は図２（ｂ）の断面、図４（ｄ）は図２（ｃ）（ｄ）の断面を、それぞれ示す。
【００１６】
この実施の形態による、チャネルシリコン膜３にポリシリコンを用いたＧＡＡトランジスタにおいて、トランジスタがオンしたときの電流が大きいという特徴があるのは従来例の場合と同じである。すなわち、チャネルシリコン膜３の上下いずれの界面（図４（ｄ）におけるｑ、ｑ’方向の界面）においてもチャネルが形成されることにより、トランジスタがオンした時の電流が、片側しかない従来のトランジスタの場合に比べ、ほぼ２倍になる。
【００１７】
一方、従来例のチャネルシリコン膜３をシリコン単結晶により形成した場合と比べ、この実施の形態のチャネルシリコン膜３をポリシリコンにより形成した場合では、トランジスタの構成に大幅に自由度が生じる。すなわち、従来のＧＡＡトランジスタにおいては、トランジスタを一層に形成することができるのみであったが、シリコン単結晶の代わりに用いたポリシリコンによりチャネルシリコン膜３を多層に形成することができ、この実施の形態のトランジスタの製造方法において、エピタキシャル層形成は不要となる。したがって、必要に応じて、トランジスタを重ねて何層でも形成することができる。
【００１８】
このことは、多層構造をとるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等についてＧＡＡトランジスタを応用する場合、必須の条件となる。
【００１９】
さらに、シリコン単結晶を成長させる必要はないから、基板は必ずしもシリコン基板であることを要しない。したがって、基板を選択する自由度が高くなり、用途が広がる。例えば、ガラス基板の上に形成することができるから、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）方式の液晶パネルに対してＧＡＡトランジスタを応用することが可能になる。
【００２０】
次に、この実施の形態の半導体装置の製造方法を、後述する工程Ａ〜Ｃについては図３を、工程Ｄ〜Ｈについては図４を主に参照しつつ製造方法を説明する。
工程Ａ
シリコン基板１上に、例えば熱酸化法によって所定の厚み（例えば１０００Å程度）をもつシリコン酸化膜を形成する。そして、写真製版技術により、所定のパターンのレジストを形成し、異方性ドライエッチング技術（例えば、反応性イオンエッチング法）を用いてこのシリコン酸化膜を除去し、所定の大きさの開口部４を設ける（図１（ａ）、図３（ａ））。エッチングがされた後の所望のパターンをもつシリコン酸化膜は第１のシリコン酸化膜２となる。ここで、異方性ドライエッチング技術を用いているので、エッチングはシリコン基板１の方向（図３（ａ）におけるｑ方向）に対して行われ、シリコン基板１と平行の方向（図３（ａ）におけるｐ方法）にエッチングされることがなく、したがって、開口部４がレジストのパターンより大きくなることがない。よって、微細な開口部４を設けることが可能である。
【００２１】
ここで、ドライエッチングにより開口部４を設ける際に、その部分の第１のシリコン酸化膜２を完全に除去し、シリコン基板１を露出させてもよいし、露出させなくてもよい。つまり、開口部４の深さ（図１〜図４における下方向）が所定の深さ（例えば１０００Å程度の深さ）があればよい。また、開口部４の大きさ（面積）は、製造しようとしている薄膜トランジスタのチャネル寸法（ＬとＷ）より少し大きな程度であればよい。
【００２２】
工程Ｂ
この開口部４に対し、減圧ＣＶＤ法（反応温度は例えば７００〜８００℃）をもちいて、シリコン窒化膜８を埋め込む（図３（ｂ））。これは、チャネルシリコン膜３を形成する際に、チャネルシリコン膜３が開口部４に落ち込み、埋まることを防止するためである。ここで、開口部４に入り込んだシリコン窒化膜８は、後の工程において、第１のシリコン酸化膜２やチャネルシリコン膜３等の他の部分に影響を与えることなく、除去する必要がある。そのために、開口部４に埋め込まれる物質は、ウエットエッチングで選択的に除去できるものでなければならない（例えば、シリコン酸化膜やポリシリコンよりもエッチングされやすい性質をもつこと）。そこで、このような条件を満足するものとして、シリコン窒化膜等を用い、そしてそれを除去するためのウエットエッチング液として、熱リン酸等を用いる。
【００２３】
シリコン窒化膜８は開口部４を埋めるように、例えば、図３（ｂ）に示すように開口部４の幅１／２以上の厚さに、減圧ＣＶＤ法で堆積させる（例えば、開口部の幅が０．５μｍなら、０．２５μｍ以上の厚さ）。
【００２４】
次に、異方性のエッチング（反応性イオンエッチング等）を用いて全面のエッチバックを行う。すなわち、エッチングによりシリコン窒化膜８を除去していき、図３（ｃ）のように第１のシリコン酸化膜２が露出したところでエッチングを停止する。このことにより、シリコン窒化膜８は開口部４にのみ残り、開口部４は埋められ、表面は平坦になる（図１（ｂ））。
【００２５】
工程Ｃ
この埋め込まれたシリコン窒化膜８の上に、ポリシリコンによりチャネルシリコン膜３を形成する。これは、減圧ＣＶＤ法等（例えば反応温度４００〜７００℃）により、不純物を添加しないポリシリコンを所定の厚み（例えば４００Å）堆積し（図３（ｄ））、写真製版技術とエッチング技術により形成する（図１（ｃ）、図４（ａ））。これが薄膜トランジスタの本体になる。
【００２６】
工程Ｄ
工程Ｂにおいて埋め込んだシリコン窒化膜８を除去する。例えば、１５０〜２００℃の熱リン酸中に浸して、シリコン窒化膜８を除去する。このことにより、第１のポリシリコン３の下に空隙１０が形成される（図２（ａ）、図４（ｂ））。この高さは、開口部４においてシリコン基板１が露出している場合、第１のシリコン酸化膜２の厚さに等しくなる。
【００２７】
工程Ｅ
減圧ＣＶＤ法（例えば反応温度６００〜９００℃）を用いて、第２のシリコン酸化膜５を所定の厚み（例えば２００Å）堆積させる。これにより、第１のシリコン酸化膜２の表面と、チャネルシリコン膜３の周囲と、開口部４の内部に、第２のシリコン酸化膜５が形成される（図２（ｂ）、図４（ｃ））。なお、このシリコン酸化膜５を熱酸化法（例えば反応温度８００〜１０００℃）により形成してもよい。
【００２８】
工程Ｆ
ゲート電極６を形成するために、工程Ｅで形成したシリコン酸化膜５上にリンを添加したポリシリコン膜１１を減圧ＣＶＤ法（例えば反応温度５００〜７００℃）を用いて、所定の厚み（例えば１５００Å程度）堆積させる（図２（ｃ））。この減圧ＣＶＤ法はカバレッジが非常に優れており、空隙１０の内部は、全てこのポリシリコン膜１１により埋め尽くされる。
【００２９】
工程Ｇ
このポリシリコン膜１１を、写真製版技術とエッチング技術により所定のパターンに形成する（図２（ｄ）、図４（ｄ））。このようにして、ＧＡＡトランジスタのゲート電極６が形成される。
【００３０】
工程Ｈ
イオン打ち込みにより、ポリシリコン膜（ゲート電極）６に覆われていないチャネルシリコン膜３にヒ素を注入すると、Ｎ型領域になり、薄膜トランジスタの出力電極であるソース・ドレイン領域が形成される。
【００３１】
以上のように、本実施の形態による半導体装置の製造方法において、ＧＡＡトランジスタのチャネルシリコン膜３の下部に設ける開口部４を、チャネルシリコン膜３を形成する前に形成するので、ウエットエッチングでなくて、異方性のあるドライエッチングにより形成でき、微細パターン（例えば、１．０μｍ程度）の形成が可能である。
【００３２】
なお、ウエットエッチングにより開口部４を形成する場合には、このような微細なパターンを形成することはできない。このことを図５を用いて説明する。
図５は、開口幅Ｄであるレジスト３１を用いて第１のシリコン酸化膜２をエッチングし、開口部４を形成する場合の断面図である。図５において、フッ酸液により第１のシリコン酸化膜２を除去する際に、縦方向とともに横方向についても距離ｄだけエッチングされる。この横方向へのエッチングはサイドエッチングと呼ばれる。このサイドエッチングにより、シリコン基板１が露出してエッチングが終了したとき、レジスト３１の開口幅Ｄよりも２ｄだけ大きなエッチング開口部３２が得られる。このようにウエットエッチングにおいてはサイドエッチングが生じるので、開口部はレジスト３１の所望の開口幅Ｄよりも大きくなる。
【００３３】
所望の開口幅Ｄのエッチング開口部３２を得るためには、サイドエッチングによる拡大分（２ｄ）だけレジスト３１の開口を小さくしておけばよい（Ｄ’＝Ｄ−２ｄ）。しかし、レジストの開口幅には一定の限界（開口限界）があり、リソグラフィにおける最小抜き幅より小さくすることができない。言い換えると、第１のシリコン酸化膜２に開口できる最小幅は、リソグラフィで決まる開口最小幅とサイドエッチングの幅の合計以下にすることはできない。
これに対して、ドライエッチングを用いる場合、サイドエッチングがないので開口最小幅と同程度のエッチング開口部３２が得られる。
【００３４】
したがって、この実施の形態１によりドライエッチングを用いてエッチングすることにより、１μｍ程度のレジストの開口限界以内の開口部を設けることが、初めて可能となる。
【００３５】
実施の形態２．
次に、この発明の他の実施の形態について説明する。この実施の形態２は、実施の形態１の開口部４を用いることなく、ＧＡＡトランジスタを製造するものである。
図６及び図７は、この実施の形態による半導体装置の構造及びこの半導体装置の製造方法を説明するための図であり、便宜上、一連の製造工程を図６及び図７の２つの図面に分けて説明している。すなわち、図６（ｃ）に示す工程と図７（ａ）に示す工程とは連続している。
【００３６】
図６及び図７において、９は第１のシリコン酸化膜２上に形成され、第１のシリコン酸化膜２とチャネルシリコン膜３との間に空隙１０を設けるためのシリコン窒化膜である。シリコン基板１、第１のシリコン酸化膜２、チャネルシリコン膜３、第２のシリコン酸化膜５、ゲート電極６は、実施の形態１の場合と同じものであり、説明を省略する。
【００３７】
また、図８は、図６（ｃ）及び図７（ｃ）に示すＡ−Ａ’線矢視断面図であり、図８（ａ）は図６（ａ）の断面、図８（ｂ）は図６（ｂ）の断面、図８（ｃ）は図６（ｃ）の断面、図８（ｄ）は図７（ａ）の断面、図８（ｅ）は図７（ｂ）及び（ｃ）の断面を、それぞれ示す。
また、図９は、図７（ｃ）のＢ−Ｂ’線矢視断面図である。
【００３８】
次に、この実施の形態の半導体装置の製造方法を、図８及び、工程Ａ〜Ｃについては図６を、工程Ｄ〜Ｆについては図７を参照しつつ説明する。
工程Ａ
シリコン基板１上に、例えば熱酸化法により所定の厚み（例えば１０００Å程度）の第１のシリコン酸化膜２を形成し、その表面に減圧ＣＶＤ法（例えば反応温度７００〜８００℃）により、シリコン窒化膜９を所定の厚み（例えば２０００Å程度）堆積させる。次に、このシリコン窒化膜９を、目的のトランジスタのチャネル長の幅に対応して、線状にパターニングする（図６（ａ）、図８（ａ））。
【００３９】
工程Ｂ
工程Ａで形成した第１のシリコン酸化膜２及びシリコン窒化膜９の上に、トランジスタのチャネルシリコン膜３となるポリシリコン膜を、減圧ＣＶＤ法（例えば反応温度５００〜７００℃）により所定の厚み（例えば５００Å）堆積させ、これを所望のパターンに形成する（図６（ｂ）、図８（ｂ））。
【００４０】
工程Ｃ
工程Ａにおいて形成したシリコン窒化膜９を除去する。例えば、１５０℃の高温のリン酸液に浸して、シリコン窒化膜９を全面的に除去する（図６（ｃ）、図８（ｃ））。このシリコン窒化膜９はチャネルシリコン膜３の下を通っており、シリコン窒化膜９の上のチャネルシリコン膜３の部分が持ち上げられているため、これが除去されると、同図のように、チャネルシリコン膜３の下に空隙１０が形成される。このようにして、実施の形態１の開口部４を設けなくても、チャネルシリコン膜３をゲート電極で挟むための空隙１０を作ることができる。リン酸液はシリコン酸化膜をエッチングしないため、シリコン基板１上の第１のシリコン酸化膜２はそのまま残る。
【００４１】
工程Ｄ
減圧ＣＶＤ法（例えば反応温度４００〜９００℃）を用いて、全面にゲート絶縁膜となる第２のシリコン酸化膜５を所定の厚み（例えば２００Å）堆積させる。これにより、第１のシリコン酸化膜２上はもとより、ブリッジ状になったチャネルシリコン膜３の周囲にも、第２のシリコン酸化膜５が形成される（図７（ａ）、図８（ｄ））。
【００４２】
工程Ｅ
減圧ＣＶＤ法（例えば反応温度５００〜７００℃で、ＰＨ３を含んだＳｉＨ４ガスを用いる方法）により、リンの添加された第２のポリシリコン膜（ドープトポリシリコン膜）１２を、工程Ｄにおいて形成した第２のシリコン酸化膜５上の全面に所定の厚さ（例えば２０００Å程度）堆積させると、ブリッジ状のチャネルシリコン膜３の下の空隙１０（高さ２０００Å程度）の中も、第２のポリシリコン膜１２で満たされる（図７（ｂ）、図８（ｅ））。これは減圧ＣＶＤ法による堆積膜のカバレッジが非常に優れているからである。
【００４３】
工程Ｆ
この第２のポリシリコン膜１２を、所望のパターンに加工することによりゲート電極６とする。すなわち、第２のドープトポリシリコン膜１２を所望のパターンに形成する（図７（ｃ））。このとき、図８（ｅ）に示すように、チャネルシリコン膜３はゲート電極６により覆われる。また、Ｂ−Ｂ’線矢視断面においては、図９に示すように、下側のゲート電極６ｂは上側のゲート電極６ａよりも長い。次に、チャネルシリコン膜３に重ねて形成されたゲート電極６をマスクにして、上方よりヒ素イオンを注入することにより、トランジスタのソース、ドレイン電極が形成され、ＧＡＡトランジスタが完成する。
【００４４】
以上のように、実施の形態２による半導体装置の製造方法において、開口部を設けずにチャネルシリコン膜３と第１のシリコン酸化膜２との間に空隙１０を設け、ＧＡＡトランジスタのゲート電極６を形成するので、開口部を設けるための工程を省略でき、製造が容易になるとともに、微細なトランジスタを形成でき、集積度が向上する。
【００４５】
なお、実施の形態１及び実施の形態２において、シリコン窒化膜を用いて空隙１０を形成したが、これに限らず、後の工程で浸式エッチングによりチャネルシリコン膜３等に影響を与えることなく、選択的に除去できる材料であれば何でもよい。もっとも、堆積と除去の間に入る減圧ＣＶＤ工程の温度（約６００℃）に耐えられることが望ましい。
【００４６】
また、シリコン窒化膜を除去する工程において、これを全て除去しなくてもよい。つまり、チャネルシリコン膜３の下部に、必要な空隙１０が存在し、ゲート電極６がチャネルシリコン膜３を挟むように形成できればよい。
【００４７】
なお、上記の説明において、ＧＡＡトランジスタを備える半導体装置を例にとり説明したが、薄膜トランジスタを有する半導体装置はもちろんのこと、さらには、他の開口部を有する半導体装置の製造についても適用できる。また減圧ＣＶＤを用いた場合について説明したが、他の薄膜形成法を用いてもよりことは、言うまでもない。
【００４８】
実施の形態３．
なお、上記実施の形態２において、図６（ｃ）のようにチャネルシリコン膜３をブリッジ状に形成した時点で、図１０に示すようにその中央部が垂れて第１のシリコン酸化膜２に接触してしまうこと（以下、単に「垂れ」と記す）がある。これは、主に、ブリッジの両端のチャネルシリコン膜３（シリコン基板１に垂直に設けられ、ブリッジを支える部分）が十分な厚みをもたず、ブリッジを支えきれないために生じるものであり、チャネル長（ブリッジ長）が長いほど、ブリッジの高さが低いほど、また、チャネルシリコン膜３が薄いほど発生しやすい。
【００４９】
この実施の形態３は、図１１（ｃ）に示すように、チャネルシリコン膜３のブリッジの支柱部分にシリコン酸化膜１３による枠パターン１４ａ，１４ｂを設け、ブリッジを十分に支えられるようにして垂れを防止するものである。このとき、チャネルシリコン膜３の支柱部分及び枠パターン１４ａ，１４ｂがブリッジ部分のチャネルシリコン膜３を支える。
【００５０】
次に、この実施の形態３の半導体装置の製造方法について説明する。
まず、実施の形態２の場合と同様にしてシリコン基板１、第１のシリコン酸化膜２に重ねて、チャネルシリコン膜３をブリッジ状にして空隙１０を設けるためのシリコン窒化膜９を形成する（図１１（ａ））。このときのＢ−Ｂ’矢視断面図を図１２（ａ）に示す。
【００５１】
次に、ＣＶＤ法により、全面にシリコン酸化膜１３を１０００Å程度堆積する（図１２（ｂ））。その後、ＲＩＥ等の異方性ドライエッチングによりシリコン酸化膜１３をエッチングすると、シリコン窒化膜９の側面にサイドウオール状にシリコン酸化膜１３が残る。これが枠パターン１４ａ，１４ｂとなる（図１２（ｃ））。
【００５２】
その後、チャネルシリコン膜３を堆積して所望のパターンに形成する（図１１（ｂ）、図１２（ｄ））。そして、シリコン窒化膜９を除去すると枠パターン１４ａ，１４ｂにより補強されたブリッジ状のチャネルシリコン膜３が得られる（図ユ１（ｃ），図１２（ｅ））。この枠パターン１４ａ，１４ｂがブリッジ部のチャネルシリコン膜３を支えるので垂れが生じにくくなる。
【００５３】
なお、枠パターン１４ａ，１４ｂは、ブリッジの両端に設けられるのでゲート電極６によるチャネル形成を妨げない。
【００５４】
実施の形態４．
実施の形態３では、ブリッジの両脇にシリコン酸化膜による枠パターンを設けることによりブリッジの垂れを防止したが、ブリッジとシリコン基板との間のシリコン窒化膜９を全て除去してしまわずにその一部を支柱部分として残し、ブリッジを支えるようにして垂れを防止してもよい。例えば、１００−Ａ程度の厚みのシリコン窒化膜を支柱部分として残せばブリッジ部分を支えることができる。
【００５５】
次に、この実施の形態４の半導体装置の製造方法について説明する。
実施の形態２の工程によりシリコン窒化膜９上にチャネルシリコン膜３を形成する（図１３（ｂ）、図１４（ｂ））。次のシリコン窒化膜９を熱リン酸で除去する工程において、エッチング液に浸す時間を、シリコン窒化膜９を完全に除去するために必要な時間より少し短く設定することにより、シリコン窒化膜９の一部をブリッジの支柱部分１５として残すことができる（図１３（ｃ）、図１４（ｃ））。ブリッジ部のシリコン窒化膜９に対するエッチングは、ブリッジの両側から行われるからブリッジのほぼ中央に支柱部分１５が形成される。
以下の工程は、実施の形態２の場合と同様である（図１４（ｄ）（ｅ））。
【００５６】
ところで、図１３（ｃ）からわかるように、支柱部分１５はブリッジの全長、すなわち、空隙１０側のチャネルの全長にわたって形成されているが、支柱部分１５はチャネルシリコン膜３中を流れる電流の方向と平行に設けられているので、支柱部分１５によりチャネルが形成されない部分が生じても、チャネルの電流の流れは妨げられないので問題はない。
【００５７】
なお、この実施の形態４は、実施の形態１に示される開口部をもつ半導体装置にも適用できる。
【００５８】
実施の形態５．
上記実施の形態３及び４において、枠パターン１４あるいは支柱部分１５によりブリッジ状のチャネルシリコン膜３を支えることによりその垂れを防止したが、垂れが生じないようにブリッジの形状を設計することにより垂れを防止してもよい。図１５に示すように、チャネル長をＬ、ブリッジ高さをｈ、チャネルシリコン膜３の厚みｔとしたとき、チャネルシリコン膜３の垂れはチャネル長Ｌが長い程発生しやすい。
【００５９】
いくつかの実験結果を図１６に示す。プロットＡ〜Ｃは、ブリッジの高さｈが０．２μｍの場合の実験結果である。プロットＡはチャネル長Ｌ＝１μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、このとき垂れは生じない。プロットＢはチャネル長Ｌ＝２μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、このときも垂れは生じない。プロットＣはチャネル長Ｌ＝８μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、このときは垂れが生じる。
【００６０】
この実験結果によると、ブリッジの高さｈが０．２μｍの場合において、チャネル長Ｌがチャネルシリコン膜３の厚さの４０倍以上のときに垂れが発生する。つまり、同図の実線の直線ｔ（μｍ）＝Ｌ（μｍ）／４０を境界として、下側の領域において垂れが生じるが、上側の領域において垂れは生じない。このことからわかるように、チャネル長Ｌをチャネルシリコン膜３の厚さｔの４０倍以内とすればよい。
Ｌ≦４０ｔ
【００６１】
なお、図１６には、ブリッジ高さｈ＝０．１μｍ及び０．３μｍの場合の垂れが生じる限界のグラフが一点鎖線で示されている。
【００６２】
なお、大きいチャネル長Ｌを備えるトランジスタが必要なときに、上記条件を満足できなくなる場合が考えられる。そのときは、図１７（ａ）、（ｂ）に示された断面図及び平面図のように、上記の条件を満足する短いチャネル長Ｌ／３を備える３つのトランジスタから１つのトランジスタを構成するようにしてもよい。このとき、３つのトランジスタのそれぞれのゲートは並列に接続され、３つのトランジスタは１つのゲート信号により駆動される。なお、分割数は３に限らず２，４，５、・・・でもよい。
【００６３】
なお、この実施の形態４は、実施の形態１に示される開口部をもつ半導体装置にも適用できる。
【００６４】
実施の形態６．
実施の形態５において、チャネル長Ｌとチャネルシリコン膜の厚さｔとの関係に着目したが、チャネル長Ｌとブリッジ高さｈとの関係に着目して垂れが生じないようにブリッジの形状を定めても良い。
【００６５】
一般的に、ブリッジの高さｈが高い場合、間隔が十分にあるから、チャネルシリコン膜３が垂れて第１のシリコン酸化膜２に接触することはなくなる。チャネルシリコン膜３と第１のシリコン酸化膜２とが接触しなければゲート電極６がチャネルシリコン膜３を包み込むように形成され、ＧＡＡトランジスタを構成することができる。図ユ６の実験結果において、垂れの生じる限界は、チャネルシリコン膜の厚みｔ＝０．１μｍのとき、チャネル長Ｌ＝４μｍ、ブリッジ高さｈ＝０．２μｍであり、ブリッジ高さｈが０．２μｍより高くなると垂れは生じず、逆に、０．２μｍより低くなると垂れが生じる。このように、ブリッジの高さｈがチャネル長Ｌの２０分の１以上あればよい。よって、ブリッジの高さｈをチャネル長Ｌの２０分の１以上とすればよい。
Ｌ≦ｈ／２０
【００６６】
なお、この実施の形態４は、実施の形態１に示される開口部をもつ半導体装置にも適用できる。
【００６７】
実施の形態７．
上記実施の形態１及び２において、熱リン酸でシリコン窒化膜９を除去した。このとき、チャネルシリコン膜３の下のシリコン窒化膜９は横方向からのみエッチングされる。したがって、この部分のシリコン窒化膜９を完全に除去するにはチャネル幅Ｗに対応して所定の時間だけエッチングする必要がある。しかし、１つのシリコン基板１上に形成される複数のトランジスタのチャネル幅Ｗが一定でなく、広狭さまざまである場合において、広いチャネル幅Ｗのシリコン窒化膜９を完全に除去できないという不都合があった。例えば、図１８（ａ）のようにチャネル幅Ｗが１μｍであるとき、エッチングによる侵食の幅ｔ’は０．５μｍ程度でよい。一方、チャネル幅Ｗが１０μｍであるとき、侵食の幅がｔ’＝０．５μｍ程度ではシリコン窒化膜９はほとんど除去されない。
【００６８】
そこで、広いチャネル幅Ｗのトランジスタが必要な場合において、狭いチャネル幅Ｗをもつ、いくつかのトランジスタに分割し、これらトランジスタから１つのトランジスタを構成することで解決できる。
【００６９】
例えば、図１９（ａ）、（ｂ）により示された断面図及び平面図のように、短いチャネル幅Ｗ／３を備える３つのトランジスタから１つのトランジスタを構成するようにしてもよい。このときのチャネル幅Ｗ／３は、図示しない他のトランジスタのチャネル幅と等しいとする。これら３つのトランジスタのそれぞれのソース及びドレインは並列に接続され、３つのトランジスタは共通の１つのゲート信号により駆動される。このときの分割数は３に限らず２，４，５、・・・でもよい。
【００７０】
なお、このときのチャネルシリコン膜３−１と３−２との間隔、及びチャネルシリコン膜３−２と３−３との間隔ａは、ウエットエッチングの熱リン酸が浸透する間隔でなければならないので、０．５μｍ以上が望ましい。
【００７１】
なお、この実施の形態４は、実施の形態１に示される開口部をもつ半導体装置にも適用できる。
【００７２】
実施の形態８．
チャネルシリコン膜３はポリシリコンであり、結晶中に多くのグレイン（結晶粒）を含む。この、グレインの境界である粒界や格子欠陥により、オフ時のリーク電流が増大したり、オン時のドレイン電流が減少してしまう問題があった。この実施の形態８は、実施の形態１及び実施の形態２の構造において、チャネルシリコン膜３に対して熱酸化処理を行い、電気特性を向上させることのできる製造方法を提供する。
【００７３】
具体的には、実施の形態１の場合、図２（ａ）のようにチャネルシリコン膜３が開口部４上に形成された工程Ｄの後に、７００℃〜１０００℃でｄｒｙ０２又はｗｅｔ０２雰囲気の下で熱酸化処理を行う。また、実施の形態２の場合、図６（ｃ）のようにチャネルシリコン膜３がブリリジ状に形成された工程Ｃの後に同様の処理を行えばよい。
【００７４】
この処理により、ブリッジ状のチャネルシリコン膜３は、上下左右の全面から熱酸化を受ける。すると、酸化された部分からシリコン原子が放出され、これは余剰シリコンとなる。この余剰シリコンは、格子欠陥の部分のシリコン原子と結合するので格子欠陥が解消される。同様に、余剰シリコンは粒界のシリコン原子と結合するので粒界の格子欠陥が低減されて、粒界による影響洲氏減される。
【００７５】
この熱酸化処理による結晶性の向上は、余剰シリコンが多いほど大きいから、酸化される面積が大きいほど結晶性が向上することになる。したがって、この熱酸化処理は、上述のようにチャネルシリコン膜３の４面が露出している状態で行うのが望ましい。この実施の形態８の製造方法では４面から処理を行うから、従来の上面からだけの熱酸化処理に比べ、非常に高い効果を得ることができる。
【００７６】
このように熱酸化処理を行うことにより、結晶性が向上し、電気特性が向上する。
なお、これにより形成された熱酸化膜は、そのままトランジスタのゲート絶縁膜として使ってもよいし、いったん除去して別途ゲート絶縁膜をＣＶＤ法等で形成してもよい。
【００７７】
実施の形態９．
実施の形態１及び実施の形態２において、図１（ｃ）及び図６（ｂ）に示されたように、チャネルシリコン膜３がダミー材料であるシリコン窒化膜９に直接接触している。この状態において、シリコン窒化膜９中の窒素がチャネルシリコン膜３の中に入り、ドナーになることがある。これにより、チャネルシリコン膜３の電気的特性が不安定になることがある。そこで、この実施の形態９は、両者の間に酸化膜を形成して直接接触を防止し、かかる弊害を防止するための半導体装置の製造方法である。
【００７８】
次に具体的な製造方法について説明する。説明の便宜上、実施の形態３のトランジスタを例に取り説明する。
まず、シリコン基板１、第１のシリコン酸化膜２に重ねてシリコン窒化膜９を形成する（図２０（ａ））。次に、シリコン酸化膜１３を形成する（図２０（ｂ））。次に、ＲＩＥによりシリコン酸化膜１３を除去し、シリコン窒化膜の側面にサイドウオール状の枠パターン１４ａ，１４ｂを形成する（図２０（ｃ））。ここまでの工程は、実施の形態３の場合と同じである。
【００７９】
次に、実施の形態３の場合と異なり、チャネルシリコン膜３を形成する前に、第１のシリコン酸化膜２、シリコン窒化膜９、枠パターン１４ａ，１４ｂの上にシリコン酸化膜１８をＣＶＤ法により２００Åの厚みに形成する（図２０（ｄ））。
【００８０】
その後、シリコン酸化膜１８の上にチャネルシリコン膜３を形成する（図２１（ａ））。次に、シリコン窒化膜９をエッチングにより除去する（図２１（ｂ））。さらに、空隙１０部分において露出したシリコン酸化膜１４を、フッ酸により除去する（図２１（ｃ））。その後、第２のシリコン酸化膜５、ゲート電極６を形成するのは実施の形態３の場合と同じである（図２１（ｄ））。
【００８１】
ここで、図２１（ｃ）においてブリッジ部分の酸化膜１８を除去するのは、チャネルが形成される部分におけるゲートの酸化膜の厚みが不均一になるのを防止するためである。もし酸化膜１８を除去しなければ、図２１（ｄ）において第２のシリコン酸化膜５を形成した際に、空隙１０側の酸化膜の厚みは、第２のシリコン酸化膜５の厚みと酸化膜１８の厚みの合計となる。一方、空隙１０の反対側の酸化膜の厚みは第２のシリコン酸化膜５の厚みとなる。したがってゲート電極６の酸化膜の厚みがチャネルシリコン膜３の上下で異なることになる。ＧＡＡトランジスタにおいて、酸化膜は薄い方が望ましく、かつ、チャネルの特性が上下で均一であることが望ましい。
【００８２】
なお、シリコン酸化膜１８の厚みが十分薄く、トランジスタの特性の点で問題が生じなければ、シリコン酸化膜１８を除去する図２１（ｃ）の工程を省略してもよい。
【００８３】
実施の形態１０．
実施の形態１及び２において、熱リン酸によるエッチングによりシリコン窒化膜９を除去するとき、そのエッチング速度は、１分間に５０Å程度と非常に小さいためエッチングの処理時間が長くかかっていた。例えば、トランジスタのゲート幅Ｗが０．６μｍである場合、エッチングに要する時間は約１２０分である。
【００８４】
そこで、この実施の形態１０は、実施の形態１の工程Ｂあるいは実施の形態２の工程Ａにおいて、シリコン窒化膜をＬＰ−ＣＶＤ法でなくプラズマＣＶＤ法で形成することにより、エッチングに要する時間を短縮するものである。プラズマＣＶＤ法により堆積されたシリコン窒化膜の密度が小さいため、熱リン酸によるエッチング速度はＬＰ−ＣＶＤ法の窒化膜に比べて５０％以上速くなる。したがって、実施の形態１及び実施の形態２においてシリコン窒化膜８、９を除去するための時間が、半分になる。
【００８５】
実施の形態１１．
また、実施の形態２の図６において、下地の第１のシリコン酸化膜２をＬＰ−ＣＶＤ法で形成したシリコン窒化膜に、そして、シリコン窒化膜９をＬＰ−ＣＶＤ法で形成したシリコン酸化膜に入れ換えてもよい。シリコン酸化膜はフッ酸によりエッチングできるので、フッ酸を用いてブリッジを形成することができる。そして、フッ酸によるシリコン酸化膜のエッチング速度は、５００から６０００Åと非常に速いため、短時間でブリッジ形成ができる。
【００８６】
なお、実施の形態１の図１において、下地の第１のシリコン酸化膜２をＬＰ−ＣＶＤ法で形成したシリコン窒化膜に、シリコン窒化膜８をＬＰ−ＣＶＤ法で形成したシリコン酸化膜に入れ換えても同様の効果を奏する。
【００８７】
実施の形態１２．
また、実施の形態２の図６において、下地の第１のシリコン酸化膜２をそのままに、そして、シリコン窒化膜９をＢＳＧ，ＰＳＧ等の不純物を含む膜を用いてもよい。ＢＳＧ（ボロンシリケートガラス）はボロンを含むシリコン酸化膜であり、ＰＳＧ（リンシリケートガラス）はリンを含むシリコン酸化膜であり、いずれもＣＶＤ法で形成される。これらＢＳＧ，ＰＳＧの膜のエッチングはフッ酸により行われ、そのエッチング速度はシリコン酸化膜のエッチング速度よりも２倍以上速い。さらに、このエッチングによりＢＳＧ，ＰＳＧを選択的に除去することができる。エッチングの際のＢＳＧとシリコン酸化膜との選択比は４０程度である。
【００８８】
したがって、この実施の形態によれば、実施の形態１においてシリコン窒化膜９を除去するための時間が、半分になる。
【００８９】
なお、実施の形態１の図１において、シリコン窒化膜８をＢＳＧ，ＰＳＧに入れ換えても同様の効果を奏する。
【００９０】
実施の形態１３．
実施の形態１及び実施の形態２において、チャネルシリコン膜を形成した後にゲートシリコン膜を形成したが、この順序を逆にして、ゲートシリコン膜を形成した後にチャネルシリコン膜を形成するようにしてもよい。
【００９１】
次に、この実施の形態のトランジスタの製造方法を、実施の形態２の図８と類似する図２１に基づき説明する。
シリコン基板１、第１のシリコン酸化膜２に重ねてシリコン窒化膜９を形成する（図２２（ａ））。その後、シリコン窒化膜９に重ねてポリシリコンを堆積しゲート電極６を形成する（図２２（ｂ））。次に、エッチングによりシリコン窒化膜９を除去してゲート電極６をブリッジ状に形成する（図２２（ｃ））。
【００９２】
以下、実施の形態２の場合と同様に、表面に第２のシリコン酸化膜５を形成する（図２２（ｄ））。その後、チャネルシリコン膜３をゲート電極６を覆うように形成する（図２２（ｅ））。
【００９３】
このように、実施の形態２において、チャネルシリコン膜３とゲートシリコン膜６の役割を入れ換えて形成することにより、この実施の形態によるトランジスタは、ゲート電極６のポリシリコン膜の周囲にチャネルシリコン膜３が巻き付いた構造になる。この実施の形態によるトランジスタにおいて、チャネルシリコン膜３の内部全体に電流が流れるので、実施の形態２のトランジスタの効果であるチャネルコンダクダンスが従来の２倍以上になるという効果は得られない。しかし、ゲート電極６の上下それぞれにチャネル面が形成され、ソースとドレイン間のチャネルが２つになるため、電流駆動能力が２倍になるという効果が得られる。
【００９４】
上記の説明において、実施の形態２の製造方法を例にとり説明したが、実施の形態１の製造方法にも適用できる。
【００９５】
実施の形態１４．
従来のＴＦＴにおいて、チャネルシリコン膜の厚みはＣＶＤ法でデポしたポリシリコンの厚みで決まっており、チャネル部だけ厚くすることはできなかった。この実施の形態１４では、上記実施の形態１３の製造方法に基づきチャネル部のみ厚くすることを可能にする。
【００９６】
この実施の形態のＴＦＴの特徴は、図２３に示すように、ブリッジ状に形成されたゲート電極６の高さｔ２をチャネルシリコン膜３の厚みｔ１の２倍以内とする点である。
【００９７】
次に、ゲート電極６の高さｔ２とチャネルシリコン膜３の厚みｔ１とが、ｔ２≦２ｔ１の関係を満足するように設定すると、図２３の構造のＴＦＴが得られることの理由について、図２５に基づいて説明する。
【００９８】
ゲート電極６のブリッジの高さｔ２が、後に堆積されるチャネルシリコン膜３の厚みｔ１の２倍であるとする（図２５（ａ））。ＣＶＤ法によるチャネルシリコン膜の堆積工程において、シリコン基板１上の第２のシリコン酸化膜５上にチャネルシリコン膜３が堆積されるとともに、ゲート電極６の全周にチャネルシリコン膜３が堆積される（図２５（ｂ））。このチャネルシリコン膜の堆積工程が継続するにつれて、その厚みは次第に増して来る（図２５（ｃ））。図から分かるように、空隙１０は、ゲート電極６の下面に堆積されたチャネルシリコン膜３と、シリコン基板１上に堆積されたチャネルシリコン膜３との両方により埋められる。したがって、空隙１０におけるチャネルシリコン膜３成長速度は、シリコン基板１上における成長速度やゲート電極６の上面における成長速度の２倍程度となる。このことより、ゲート電極６の高さがチャネルシリコン膜３の厚みの２倍であっても、空隙１０はチャネルシリコン膜３により隙間なく埋められるのである。
【００９９】
ところで、一般に、ポリシリコン膜のグレイン径は、ポリシリコン膜が厚いほど大きくなる（図２４）。したがって、この実施の形態１４のＴＦＴの構造によれば、チャネルが形成される部分であるシリコン基板１とゲート電極６との間のチャネルシリコン膜が他の部分に比べ厚いのであるから、このチャネル部分のチャネルシリコン膜３のグレインは他の蔀分に比べ大きくなり、このトランジスタのオン時のドレイン電流が向上する。また、オフ時のドレイン電流はドレイン端で発生し、その大きさは発生部分の体積で決まるので、オフ時のドレイン電流はチャネルシリコン膜３自体の厚みｔ１に関係し、チャネル部分の厚みｔ２に関係しない。したがって、オフ時のドレイン電流が大きくなることはない。
【０１００】
さらに、形成されるチャネルシリコン膜３の膜厚ｔ１は、チャネル部分の膜厚ｔ２の１／２であるから、全面に膜厚ｔ２のチャネルシリコン膜３を形成する場合と比ベエッチングしやすく、チャネルシリコン膜３のパターニングが容易になるという利点がある。
【０１０１】
なお、ゲート電極６のブリッジの高さｔ２がチャネルシリコン膜の厚さｔ１の２倍を越える場合には、ブリッジの下の空隙１０はチャネルシリコン膜により埋めつくされず、多少の隙間が生じる。
【０１０２】
以上のように、この実施の形態１４による方法により製造されたトランジスタは、オフ時のドレイン電流が大きくなることなくオン時のドレイン電流が増大するという特徴、及びトランジスタのパターニングが容易であるという優れた特徴を有する。
【０１０３】
実施の形態１５．
実施の形態１３及び１４において示されたゲート電極をチャネルシリコン膜の前に形成するプロセスにより製造されたトランジスタは、ＧＡＡ構造ではない。この実施の形態１５のトランジスタの製造方法は、ゲート電極を先に形成するプロセスを採用しつつ、チャネルシリコン膜の上下にゲート電極を設けることのできるものである。
【０１０４】
図２６及び図２７は、この実施の形態による半導体装置の構造及びこの半導体装置の製造方法を説明するための斜視図であり、図２８及び図２９は、図２６及び図２７のＡ−Ａ’矢視断面図である。これらの図において、２２はシリコン基板１の上の第１のシリコン酸化膜２に重ねて形成された第１のゲートシリコン膜、２３はシリコン窒化膜９及び第１のゲートシリコン膜２２に重ねて形成された第２のゲートシリコン膜、２４は第１のゲートシリコン膜２２及び第２のゲートシリコン膜２３を所定の形状にパターニングしてゲート電極を形成するためのレジスト膜である。
【０１０５】
次に製造方法について、図２６〜図２９に基づき説明する。
工程Ａ
シリコン基板１上に、例えば、熱酸化法によって１０００Å程度のシリコン酸化膜２を形成する。その表面に、減圧ＣＶＤ法（６００〜７００℃）によりリンを添加した第１のゲートシリコン膜２２を例えば１５００Å程度堆積させる。さらに、減圧ＣＶＤ法（６００〜７００℃）によりシリコン窒化膜９を例えば２０００Å堆積させる。
次に、このシリコン窒化膜９を、目的のトランジスタのチャネルの長さに対応して線状にパターニングする（図２６（ａ）、図２８（ａ））。
【０１０６】
工程Ｂ
次に、リンを添加した第２のゲートシリコン膜２３を減圧ＣＶＤ法により例えば１０００Å堆積させる（図２６（ｂ）、図２８（ｂ））。
【０１０７】
工程Ｃ
次に、表面にレジストを塗布した後に、リソグラフィ技術により、レジスト膜２４を形成すべきトランジスタの活性層のパターンに対応するようにパターニングする。そして、第２のゲートシリコン膜２３とこのレジストパターンとが同一になるようにエッチング加工を行う（図２６（ｃ）、図２８（ｃ））。
なお、図２６（ｃ）において、第２のゲートシリコン膜２３に対してのみエッチングを行っているが、このとき同時に下の第１のゲートシリコン膜２２の一部に対してエッチングしてもよい。
【０１０８】
工程Ｄ
次に、レジストパターン２４を残したまま、１５０℃程度のリン酸溶液に浸すことによりシリコン窒化膜９を全て除去する。これにより、第１のゲートシリコン膜２２と第２のゲートシリコン膜２３との間には空隙１０が形成され、第２のゲートシリコン膜２３はブリッジ状になる（図２７（ａ）、図２８（ｄ））。
【０１０９】
工程Ｅ
次に、レジストパターン２４をマスクとして用い、第１のゲートシリコン膜２２に対してプラズマによるポリシリコンェッチングを行い、第１のゲートシリコン膜２２を形成すべきトランジスタに対応してパターニングする。その後、レジスト２４を酸素プラズマにより全面的に除去する（図２７（ｂ）、図２９（ａ））。
【０１１０】
工程Ｆ
次に、減圧ＣＶＤ法（４００〜９００℃）を用いて、全面にゲート絶縁膜となる第２のシリコン酸化膜５を所定の厚み（例えば２００Å）堆積させる。この処理により、第１のシリコン酸化膜２上はもとより、第１のゲートシリコン膜２２上及び空隙１０の周囲に第２のシリコン酸化膜５が形成される（図２９（ｂ））。
次に減圧ＣＶＤ法により、チャネルシリコン膜３を、第２のシリコン酸化膜５上の全面に所定の厚さ（例えば２０００Å）堆積させる。このとき、ブリッジ状の第２のゲートシリコン膜２３の下の空隙ユＯの中も、チャネルシリコン膜３で満たされる（図２９（ｃ））。
【０１１１】
このチャネルシリコン膜３に対しリソグラフィを用いてパターニングを行い、所望のパターンに加工する（図２７（ｃ）、図２９（ｄ））。そして、後工程でヒ素イオンを注入することにより、トランジスタのソース部及びドレイン部を形成する。なお、この実施の形態による製造方法において、実施の形態２の場合と異なりソース・ドレインを形成するためのイオンの注入の際にゲート電極２２、２３をマスクにすることができないので、まずマスクとなるレジストパターンを形成し、それからヒ素イオンを注入する。
【０１１２】
なお、この実施の形態において、シリコン窒化膜９を、ＣＶＤ法によるシリコン酸化膜で置き換えることができる。シリコン酸化膜はエッチングレートの大きいフッ酸により除去できて、プロセスが容易になる。
【０１１３】
この実施の形態の製造方法によるトランジスタにおいて、形成されるチャネル面は合計３つになる。第１のゲートシリコン膜２２と第２のゲートシリコン膜２３とに挟まれたチャネルシリコン膜３において、チャネルは上下それぞれに生じる。また、第２のゲートシリコン膜２３の上に形成されたチャネルシリコン膜３において、チャネルはゲート電極側に１つ生じる。このように、チャネルが合計３面に生じることにより、この実施の形態の製造方法によるトランジスタは、非常に大きな電流駆動能力を備えることができる。また、この実施の形態の製造方法によれば、チャネルシリコン膜をゲートシリコン膜の後に形成するプロセスにおいても、ゲートオールアラウンド構造を実現することができる。
【０１１４】
実施の形態１６．
なお、実施の形態１５において、チャネルシリコン膜が３ａ，３ｂの２層からなるトランジスタを示したが、チャネルシリコン膜を３層、４層と多層にしてもよい。
【０１１５】
図３０にチャネルシリコン膜が５層からなるトランジスタの断面図を示す。同図において、１はシリコン基板、２はシリコン基板１の上に形成された第１のシリコン酸化膜である。２２、２３はそれぞれ第１、第２のゲートシリコン膜、２５〜２７は、それぞれ第３〜第５のゲートシリコン膜であり、これらは順番に堆積されている。第１のゲートシリコン膜２２と第２のゲートシリコン膜２３との間にはチャネルシリコン膜３ａが形成され、第２のゲートシリコン膜２３と第３のゲートシリコン膜２５との間にはチャネルシリコン膜３ｂが形成され、第３のゲートシリコン膜２５と第４のゲートシリコン膜２６との間にはチャネルシリコン膜３ｃが形成され、第４のゲートシリコン膜２６と第５のゲートシリコン膜２７との間にはチャネルシリコン膜３ｄが形成されている。さらに、第５のゲートシリコン膜２７の上にはチャネルシリコン膜３ｅが形成されている。
【０１１６】
図３０のトランジスタにおいて、第１のゲートシリコン膜２２及び第２のゲートシリコン膜２３により、チャネルシリコン膜３ａの両面にチャネル面が形成される。同様に、チャネルシリコン膜３ｂ〜３ｄの両面にチャネル面が形成される。そして、チャネルシリコン膜３ｅの下面に１つのチャネル面が形成される。したがって、図３０のトランジスタは、９つのチャネル面を有し、電流駆動能力が著しく向上する。
【０１１７】
次に、図３０のトランジスタの製造方法について説明する。実施の形態１５の工程を複数回繰り返すことにより、ゲートシリコン膜とシリコン窒化膜を多層に積み重ねることができる。その後、最も上にあるゲートシリコン膜からパターニングとシリコン窒化膜除去を繰り返すことによりブリッジ状のゲートシリコン膜を多層積み重ねた構造を得ることができる。その後、実施の形態１５と同様にゲート絶縁膜とチャネルシリコンとを順番に堆積すると、図３０に示すようにチャネルシリコン膜が５つ重ねられたトランジスタが形成できる。
なお、チャネルシリコン膜を５つ以上重ねる場合も同様である。
【０１１８】
【発明の効果】
以上のように、この発明によれば、半導体基板上に形成された絶縁膜上に、ダミーパターンを形成する第１の工程と、上記絶縁膜及び上記ダミーパターンに重ねてチャネル部材を薄膜形成法により形成する第２の工程と、上記ダミーパターンを除去し、上記チャネル部材と上記絶縁膜との間に空隙を設ける第３の工程と、上記チャネル部材の両側にチャネルを生じさせるトランジスタの制御電極としての薄膜を、上記チャネル部材を覆うように上記チャネル部材上及び上記空隙に形成する第４の工程とを備え、上記チャネル部材は複数であり、そのチャネル部材の幅はそれぞれ概略同じとするので、上記絶縁膜に開口部を設けるための工程を省くことができ、製造が容易になるとともに、微細なトランジスタを形成でき、半導体装置の集積度が向上する。また、チャネル部材の幅をそれぞれ概略同じとすることで除去時間は短くなり効率的になる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置及びその製造方法を示す図である。
【図２】この発明の実施の形態１め半導体装置及びその製造方法を示す図である。
【図３】この発明の実施の形態１の半導体装置及びその製造方法を示す断面図である。
【図４】この発明の実施の形態１の半導体装置及びその製造方法を示す断面図である。
【図５】この発明の実施の形態１における開口幅の説明図である。
【図６】この発明の実施の形態２の半導体装置及びその製造方法を示す図である。
【図７】この発明の実施の形態２の半導体装置及びその製造方法を示す図である。
【図８】この発明の実施の形態２の半導体装置及びその製造方法を示す断面図である。
【図９】この発明の実施の形態２の半導体装置及びその製造方法を示す断面図である。
【図１０】チャネルシリコン膜の垂れの説明図である。
【図１１】この発明の実施の形態３の半導体装置及びその製造方法を示す図である。
【図１２】この発明の実施の形態３の半導体装置及びその製造方法を示す断面図である。
【図１３】この発明の実施の形態４の半導体装置及びその製造方法を示す図である。
【図１４】この発明の実施の形態４の半導体装置及びその製造方法を示す断面図である。
【図１５】この発明の実施の形態５の半導体装置の説明図である。
【図１６】この発明の実施の形態５及び実施の形態６の半導体装置に係る、チャネル長Ｌ、チャネルシリコン膜ｔ、ブリッジ高さｈとブリッジの垂れの発生との関係を示す図である。
【図１７】この発明の実施の形態５の半導体装置を示す平面図及び断面図である。
【図１８】この発明の実施の形態７の半導体装置の説明図である。
【図１９】この発明の実施の形態７の半導体装置を示す平面図及び断面図である。
【図２０】この発甲の実施の形態９の半導体装置の製造方法を示す図である。
【図２１】この発明の実施の形態９の半導体装置の製造方法を示す図である。
【図２２】この発明の実施の形態１３の半導体装置の製造方法を示す図である。
【図２３】この発明の実施の形態１４の半導体装置を示す断面図である。
【図２４】この発明の実施の形態１４の半導体装置に係る、ポリシリコン膜厚とポリシリコンの粒径との関係を示す図である。
【図２５】この発明の実施の形態１４の半導体装置の製造方法を示す断面図である。
【図２６】この発明の実施の形態１５の半導体装置及びその製造方法を示す図である。
【図２７】この発明の実施の形態１５の半導体装置及びその製造方法を示す図である。
【図２８】この発明の実施の形態１５の半導体装置及びその製造方法を示す断面図である。
【図２９】この発明の実施の形態１５の半導体装置及びその製造方法を示す断面図である。
【図３０】この発明の実施の形態１６の半導体装置を示す断面図である。
【図３１】従来の半導体装置及びその製造方法を示す図である。
【図３２】従来の半導体装置及びその製造方法を示す断面図である。
【図３３】従来の半導体装置及びその製造方法を示す断面図である。
【符号の説明】
１ シリコン基板、２ 第１のシリコン酸化膜、３ チャネルシリコン膜、４開口部、５ 第２のシリコン酸化膜、６ ゲート電極、８ シリコン窒化膜、９ シリコン窒化膜、１０ 空隙、１１ ポリシリコン膜、１２ 第２のポリシリコン膜、１３ シリコン酸化膜、１４ 枠パターン、１５ 支柱部分、１６ レジスト、１７ エッチング開口部、１８ シリコン酸化膜、２１ 単結晶シリコン膜、２２ 第１のゲートシリコン膜、２３ 第２のゲートシリコン膜、２４
レジストパターン。
【発明の属する技術分野】
この発明は、半導体薄膜により形成される半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図３１は、ＩＥＤＭ’９０（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ） Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ．５９５に示された、ＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）タイプの薄膜トランジスタを備える半導体装置の構成及びその製造方法を示す図である。図３１において、１はシリコン基板、２はシリコン基板１の上に形成され、トランジスタの電極を形成するための下地としての絶縁膜である第１のシリコン酸化膜、３はトランジスタの出力電極を形成するためのシリコン単結晶からなるチャネルシリコン膜である。同図のシリコン基板１、第１のシリコン酸化膜２及びチャネルシリコン膜３はＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）と呼ばれる製造方法によって形成される。ＳＩＭＯＸは、シリコン基板１中に酸素を高濃度イオン注入し、酸化膜を形成することによりシリコン基板１とチャネルシリコン膜３とを分離する方式である。
【０００３】
４は、第１のシリコン酸化膜２に設けられ、後述するように、ゲート電極６によりチャネルシリコン膜３を同図の上下方向（図３１（ｂ）におけるｑ、ｑ’方向）から挟みこむように覆うための開口部（穴）である。ゲート電極６をこのように形成する点が、このＧＡＡトランジスタの特徴的な部分である。５は、チャネルシリコン膜３とゲート電極６とを絶縁するためのゲート絶縁膜である第２のシリコン酸化膜、６はポリシリコン膜により形成されるゲート電極である。
【０００４】
図３２は、この半導体装置の製造方法を説明するための図であり、図３１（ｃ）に示すＡ−Ａ’線矢視断面（図３１（ａ）及び（ｂ）においても同様）を示しており、図３２（ｂ）は図３１（ａ）の断面を、図３２（ｃ）は図３１（ｂ）の断面を、図３２（ｅ）は図３１（ｃ）の断面をそれぞれ示している。
図３３は、図３１（ｃ）のＢ−Ｂ’線矢視断面を示す図である。
【０００５】
このような構造をもつＧＡＡトランジスタには、トランジスタがオンしたときの電流が大きいという特徴がある。ＧＡＡトランジスタにおいて、図３１（ｃ）、図３２（ｅ）及び図３３に示すようにチャネルシリコン膜３の両側（図３１（ｂ）、図３２（ｅ）及び図３３に示すようにチャネルシリコン膜３の両側（図３１（ｂ）、図３２（ｅ）、図３３におけるｑ、ｑ’方向）から挟み込むように、その上下にゲート電極６が形成されている。そして、ゲート電極６のバイアスによってチャネルシリコン膜３にチャネルが形成され、電流が流れるのであるから、図３１（ｃ）、図３２（ｅ）、図３３の構造においては、チャネルシリコン膜３のｑ、ｑ’方向の上下いずれの界面においてもチャネルが形成されることになる。したがって、トランジスタがオンした時の電流が、ゲート電極が片側しかない従来のトランジスタの場合に比べ、少なくとも２倍になる。さらに、チャネルシリコン膜３が薄い場合は、チャネルシリコン膜３全体にチャネルが形成され、より多くの電流が流れる。
【０００６】
次に、ＧＡＡトランジスタの製造法を説明する。まず、ＳＩＭＯＸウエハの表面シリコン膜２１を選択的にエッチングして所望のパターンを得（図３２（ａ））、そして、写真製版技術（リソグラフィー）により所定のパターンのチャネルシリコン膜３を形成する（図３１（ａ）、図３２（ｂ））。次にＧＡＡトランジスタのチャネルシリコン膜３におけるチャネルが形成される部分の下部の第１のシリコン酸化膜２を、ウエットエッチングにより除去して開口部４を設ける。この開口部４により、チャネルシリコン膜３のチャネルが形成される部分は、Ａ−Ａ’線矢視断面において空中に浮いたブリッジ状になる（図３１（ｂ）、図３２（ｃ））。
【０００７】
次に、トランジスタのゲート絶縁膜である第２のシリコン酸化膜５を形成する（図３２（ｄ））。このとき、第２のシリコン酸化膜５をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成するので、チャネルシリコン膜３の周囲を覆うように第２のシリコン酸化膜５が形成される。そして、ゲート電極６となるポリシリコン膜を、第２のシリコン酸化膜５上に堆積し、写真製版技術により所定のパターンにパターニングする。これにより、チャネルが形成されるチャネルシリコン膜３の上下両側にゲート電極６を備え、チャネルシリコン膜３の上下両側にチャネルが形成されるＧＡＡトランジスタが完成する（図３１（ｃ）、図３２（ｅ））。
【０００８】
図３３に、このように形成されたＧＡＡトランジスタの別の断面図（Ｂ−Ｂ’面）を示す。図３３から分かるように、ゲート電極６は、上方からエッチングされるので、チャネルシリコン膜３の下に形成されたゲート電極６ｂは、パターニングの際にエッチングされずに残る。したがって、チャネルシリコン膜３の上のゲート電極６ａより長くなる。
【０００９】
【発明が解決しようとする課題】
従来のこの種の半導体装置の製造方法は、ＳＩＭＯＸを用いて製造及び構成していた。これは、チャネルに電流が多く流れるように、チャネルシリコン膜３をシリコン単結晶により構成するためである。ところが、このように形成されたＧＡＡトランジスタの上に、さらに重ねてシリコン単結晶を形成することはできないから、せいぜい一層のＧＡＡトランジスタを形成できるのみで、多層に形成することはできず、集積度の向上は困難であった。
【００１０】
また、従来の半導体装置の製造方法において、まず単結晶シリコン膜２１からチャネルシリコン膜３を形成し、しかる後に、その薄膜トランジスタを構成する開口部４を形成する。したがって、開口部４を形成するためのエッチングにドライエッチングを用いることができず（チャネルシリコン膜３に隠れた部分の第１のシリコン酸化膜２の除去困難）、フッ酸等の液体を用いた湿式エッチング（ウエットエッチング）を用いていた。ところが、湿式エッチングは、全ての方向を平等にエッチングする等方性エッチングであるため、第１のシリコン酸化膜２をシリコン基板１の方向（図３２（ｃ）におけるｑ方向）にエッチングするのみならず、シリコン基板１に対し平行な方向（図３２（ｃ）におけるｐ方向。ｐ方向とｑ方向とは直交する）にもエッチングがなされる。したがって、リソグラフィ工程において設けられたレジスト膜のパターンよりも、ｐ方向に多少大きな開口部４が形成されることになる。よって、微細パターンに基づく開口部４を設けるのは困難で、ＧＡＡトランジスタの集積度の向上は困難であった。
【００１１】
この発明は、上記のような問題点を解消するためになされたもので、チャネルが形成される部分の構造を微細にできて、集積度が高くできる薄膜トランジスタの製造方法を得ることを目的としている。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、基板上に形成された絶縁膜上に、ダミーパターンを形成する第１の工程と、上記絶縁膜及び上記ダミーパターンに重ねてチャネル部材を薄膜形成法により形成する第２の工程と、上記ダミー部材を除去し、上記チャネル部材と上記絶縁膜との間に空隙を設ける第３の工程と、上記チャネル部材の両側にチャネルを生じさせるトランジスタの制御電極としての薄膜を、上記チャネル部材を覆うように上記チャネル部材及び上記空隙に形成する第４の工程とを備え、上記チャネル部材は複数であり、そのチャネル部材の幅はそれぞれ概略同じであることを特徴とするものである。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態を図について説明する。
図１及び図２は、この実施の形態による半導体装置の構造及びこの半導体装置の製造方法を説明するための図であり、便宜上、一連の製造工程を図１及び図２の２つの図面に分けて示している。すなわち図１（ｃ）に示す工程と図２（ａ）に示す工程とは連続している。
【００１４】
図１及び図２において、１はシリコン基板、２はシリコン基板１の上に形成され、トランジスタの電極を形成するための下地としての絶縁膜である第１のシリコン酸化膜、３は、薄膜形成法により形成される多結晶シリコン（ポリシリコン）からなり、トランジスタのチャネルを形成するためのチャネルシリコン膜、４は、ゲート電極６により第１のシリコン酸化膜２に設けられ、チャネルシリコン膜３を上下から挟むように覆うための開口部（穴）である。５はチャネルシリコン膜３とゲート電極６とを絶縁するための、ゲート絶縁膜である第２のシリコン酸化膜、６はポリシリコン膜により形成されるゲート電極、８はチャネルシリコン膜３が開口部４に入り込まないように、開口部４を一時的に埋めるためのダミー膜であるシリコン窒化膜である。
【００１５】
また、図３及び図４は、図１（ｃ）及び図２（ｄ）に示すＡ−Ａ’線矢視断面図（他の図においても同様）であり、図３（ａ）は図１（ａ）の断面、図３（ｃ）は図１（ｂ）の断面、図４（ａ）は図１（ｃ）の断面、図４（ｂ）は図２（ａ）の断面、図４（ｃ）は図２（ｂ）の断面、図４（ｄ）は図２（ｃ）（ｄ）の断面を、それぞれ示す。
【００１６】
この実施の形態による、チャネルシリコン膜３にポリシリコンを用いたＧＡＡトランジスタにおいて、トランジスタがオンしたときの電流が大きいという特徴があるのは従来例の場合と同じである。すなわち、チャネルシリコン膜３の上下いずれの界面（図４（ｄ）におけるｑ、ｑ’方向の界面）においてもチャネルが形成されることにより、トランジスタがオンした時の電流が、片側しかない従来のトランジスタの場合に比べ、ほぼ２倍になる。
【００１７】
一方、従来例のチャネルシリコン膜３をシリコン単結晶により形成した場合と比べ、この実施の形態のチャネルシリコン膜３をポリシリコンにより形成した場合では、トランジスタの構成に大幅に自由度が生じる。すなわち、従来のＧＡＡトランジスタにおいては、トランジスタを一層に形成することができるのみであったが、シリコン単結晶の代わりに用いたポリシリコンによりチャネルシリコン膜３を多層に形成することができ、この実施の形態のトランジスタの製造方法において、エピタキシャル層形成は不要となる。したがって、必要に応じて、トランジスタを重ねて何層でも形成することができる。
【００１８】
このことは、多層構造をとるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等についてＧＡＡトランジスタを応用する場合、必須の条件となる。
【００１９】
さらに、シリコン単結晶を成長させる必要はないから、基板は必ずしもシリコン基板であることを要しない。したがって、基板を選択する自由度が高くなり、用途が広がる。例えば、ガラス基板の上に形成することができるから、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）方式の液晶パネルに対してＧＡＡトランジスタを応用することが可能になる。
【００２０】
次に、この実施の形態の半導体装置の製造方法を、後述する工程Ａ〜Ｃについては図３を、工程Ｄ〜Ｈについては図４を主に参照しつつ製造方法を説明する。
工程Ａ
シリコン基板１上に、例えば熱酸化法によって所定の厚み（例えば１０００Å程度）をもつシリコン酸化膜を形成する。そして、写真製版技術により、所定のパターンのレジストを形成し、異方性ドライエッチング技術（例えば、反応性イオンエッチング法）を用いてこのシリコン酸化膜を除去し、所定の大きさの開口部４を設ける（図１（ａ）、図３（ａ））。エッチングがされた後の所望のパターンをもつシリコン酸化膜は第１のシリコン酸化膜２となる。ここで、異方性ドライエッチング技術を用いているので、エッチングはシリコン基板１の方向（図３（ａ）におけるｑ方向）に対して行われ、シリコン基板１と平行の方向（図３（ａ）におけるｐ方法）にエッチングされることがなく、したがって、開口部４がレジストのパターンより大きくなることがない。よって、微細な開口部４を設けることが可能である。
【００２１】
ここで、ドライエッチングにより開口部４を設ける際に、その部分の第１のシリコン酸化膜２を完全に除去し、シリコン基板１を露出させてもよいし、露出させなくてもよい。つまり、開口部４の深さ（図１〜図４における下方向）が所定の深さ（例えば１０００Å程度の深さ）があればよい。また、開口部４の大きさ（面積）は、製造しようとしている薄膜トランジスタのチャネル寸法（ＬとＷ）より少し大きな程度であればよい。
【００２２】
工程Ｂ
この開口部４に対し、減圧ＣＶＤ法（反応温度は例えば７００〜８００℃）をもちいて、シリコン窒化膜８を埋め込む（図３（ｂ））。これは、チャネルシリコン膜３を形成する際に、チャネルシリコン膜３が開口部４に落ち込み、埋まることを防止するためである。ここで、開口部４に入り込んだシリコン窒化膜８は、後の工程において、第１のシリコン酸化膜２やチャネルシリコン膜３等の他の部分に影響を与えることなく、除去する必要がある。そのために、開口部４に埋め込まれる物質は、ウエットエッチングで選択的に除去できるものでなければならない（例えば、シリコン酸化膜やポリシリコンよりもエッチングされやすい性質をもつこと）。そこで、このような条件を満足するものとして、シリコン窒化膜等を用い、そしてそれを除去するためのウエットエッチング液として、熱リン酸等を用いる。
【００２３】
シリコン窒化膜８は開口部４を埋めるように、例えば、図３（ｂ）に示すように開口部４の幅１／２以上の厚さに、減圧ＣＶＤ法で堆積させる（例えば、開口部の幅が０．５μｍなら、０．２５μｍ以上の厚さ）。
【００２４】
次に、異方性のエッチング（反応性イオンエッチング等）を用いて全面のエッチバックを行う。すなわち、エッチングによりシリコン窒化膜８を除去していき、図３（ｃ）のように第１のシリコン酸化膜２が露出したところでエッチングを停止する。このことにより、シリコン窒化膜８は開口部４にのみ残り、開口部４は埋められ、表面は平坦になる（図１（ｂ））。
【００２５】
工程Ｃ
この埋め込まれたシリコン窒化膜８の上に、ポリシリコンによりチャネルシリコン膜３を形成する。これは、減圧ＣＶＤ法等（例えば反応温度４００〜７００℃）により、不純物を添加しないポリシリコンを所定の厚み（例えば４００Å）堆積し（図３（ｄ））、写真製版技術とエッチング技術により形成する（図１（ｃ）、図４（ａ））。これが薄膜トランジスタの本体になる。
【００２６】
工程Ｄ
工程Ｂにおいて埋め込んだシリコン窒化膜８を除去する。例えば、１５０〜２００℃の熱リン酸中に浸して、シリコン窒化膜８を除去する。このことにより、第１のポリシリコン３の下に空隙１０が形成される（図２（ａ）、図４（ｂ））。この高さは、開口部４においてシリコン基板１が露出している場合、第１のシリコン酸化膜２の厚さに等しくなる。
【００２７】
工程Ｅ
減圧ＣＶＤ法（例えば反応温度６００〜９００℃）を用いて、第２のシリコン酸化膜５を所定の厚み（例えば２００Å）堆積させる。これにより、第１のシリコン酸化膜２の表面と、チャネルシリコン膜３の周囲と、開口部４の内部に、第２のシリコン酸化膜５が形成される（図２（ｂ）、図４（ｃ））。なお、このシリコン酸化膜５を熱酸化法（例えば反応温度８００〜１０００℃）により形成してもよい。
【００２８】
工程Ｆ
ゲート電極６を形成するために、工程Ｅで形成したシリコン酸化膜５上にリンを添加したポリシリコン膜１１を減圧ＣＶＤ法（例えば反応温度５００〜７００℃）を用いて、所定の厚み（例えば１５００Å程度）堆積させる（図２（ｃ））。この減圧ＣＶＤ法はカバレッジが非常に優れており、空隙１０の内部は、全てこのポリシリコン膜１１により埋め尽くされる。
【００２９】
工程Ｇ
このポリシリコン膜１１を、写真製版技術とエッチング技術により所定のパターンに形成する（図２（ｄ）、図４（ｄ））。このようにして、ＧＡＡトランジスタのゲート電極６が形成される。
【００３０】
工程Ｈ
イオン打ち込みにより、ポリシリコン膜（ゲート電極）６に覆われていないチャネルシリコン膜３にヒ素を注入すると、Ｎ型領域になり、薄膜トランジスタの出力電極であるソース・ドレイン領域が形成される。
【００３１】
以上のように、本実施の形態による半導体装置の製造方法において、ＧＡＡトランジスタのチャネルシリコン膜３の下部に設ける開口部４を、チャネルシリコン膜３を形成する前に形成するので、ウエットエッチングでなくて、異方性のあるドライエッチングにより形成でき、微細パターン（例えば、１．０μｍ程度）の形成が可能である。
【００３２】
なお、ウエットエッチングにより開口部４を形成する場合には、このような微細なパターンを形成することはできない。このことを図５を用いて説明する。
図５は、開口幅Ｄであるレジスト３１を用いて第１のシリコン酸化膜２をエッチングし、開口部４を形成する場合の断面図である。図５において、フッ酸液により第１のシリコン酸化膜２を除去する際に、縦方向とともに横方向についても距離ｄだけエッチングされる。この横方向へのエッチングはサイドエッチングと呼ばれる。このサイドエッチングにより、シリコン基板１が露出してエッチングが終了したとき、レジスト３１の開口幅Ｄよりも２ｄだけ大きなエッチング開口部３２が得られる。このようにウエットエッチングにおいてはサイドエッチングが生じるので、開口部はレジスト３１の所望の開口幅Ｄよりも大きくなる。
【００３３】
所望の開口幅Ｄのエッチング開口部３２を得るためには、サイドエッチングによる拡大分（２ｄ）だけレジスト３１の開口を小さくしておけばよい（Ｄ’＝Ｄ−２ｄ）。しかし、レジストの開口幅には一定の限界（開口限界）があり、リソグラフィにおける最小抜き幅より小さくすることができない。言い換えると、第１のシリコン酸化膜２に開口できる最小幅は、リソグラフィで決まる開口最小幅とサイドエッチングの幅の合計以下にすることはできない。
これに対して、ドライエッチングを用いる場合、サイドエッチングがないので開口最小幅と同程度のエッチング開口部３２が得られる。
【００３４】
したがって、この実施の形態１によりドライエッチングを用いてエッチングすることにより、１μｍ程度のレジストの開口限界以内の開口部を設けることが、初めて可能となる。
【００３５】
実施の形態２．
次に、この発明の他の実施の形態について説明する。この実施の形態２は、実施の形態１の開口部４を用いることなく、ＧＡＡトランジスタを製造するものである。
図６及び図７は、この実施の形態による半導体装置の構造及びこの半導体装置の製造方法を説明するための図であり、便宜上、一連の製造工程を図６及び図７の２つの図面に分けて説明している。すなわち、図６（ｃ）に示す工程と図７（ａ）に示す工程とは連続している。
【００３６】
図６及び図７において、９は第１のシリコン酸化膜２上に形成され、第１のシリコン酸化膜２とチャネルシリコン膜３との間に空隙１０を設けるためのシリコン窒化膜である。シリコン基板１、第１のシリコン酸化膜２、チャネルシリコン膜３、第２のシリコン酸化膜５、ゲート電極６は、実施の形態１の場合と同じものであり、説明を省略する。
【００３７】
また、図８は、図６（ｃ）及び図７（ｃ）に示すＡ−Ａ’線矢視断面図であり、図８（ａ）は図６（ａ）の断面、図８（ｂ）は図６（ｂ）の断面、図８（ｃ）は図６（ｃ）の断面、図８（ｄ）は図７（ａ）の断面、図８（ｅ）は図７（ｂ）及び（ｃ）の断面を、それぞれ示す。
また、図９は、図７（ｃ）のＢ−Ｂ’線矢視断面図である。
【００３８】
次に、この実施の形態の半導体装置の製造方法を、図８及び、工程Ａ〜Ｃについては図６を、工程Ｄ〜Ｆについては図７を参照しつつ説明する。
工程Ａ
シリコン基板１上に、例えば熱酸化法により所定の厚み（例えば１０００Å程度）の第１のシリコン酸化膜２を形成し、その表面に減圧ＣＶＤ法（例えば反応温度７００〜８００℃）により、シリコン窒化膜９を所定の厚み（例えば２０００Å程度）堆積させる。次に、このシリコン窒化膜９を、目的のトランジスタのチャネル長の幅に対応して、線状にパターニングする（図６（ａ）、図８（ａ））。
【００３９】
工程Ｂ
工程Ａで形成した第１のシリコン酸化膜２及びシリコン窒化膜９の上に、トランジスタのチャネルシリコン膜３となるポリシリコン膜を、減圧ＣＶＤ法（例えば反応温度５００〜７００℃）により所定の厚み（例えば５００Å）堆積させ、これを所望のパターンに形成する（図６（ｂ）、図８（ｂ））。
【００４０】
工程Ｃ
工程Ａにおいて形成したシリコン窒化膜９を除去する。例えば、１５０℃の高温のリン酸液に浸して、シリコン窒化膜９を全面的に除去する（図６（ｃ）、図８（ｃ））。このシリコン窒化膜９はチャネルシリコン膜３の下を通っており、シリコン窒化膜９の上のチャネルシリコン膜３の部分が持ち上げられているため、これが除去されると、同図のように、チャネルシリコン膜３の下に空隙１０が形成される。このようにして、実施の形態１の開口部４を設けなくても、チャネルシリコン膜３をゲート電極で挟むための空隙１０を作ることができる。リン酸液はシリコン酸化膜をエッチングしないため、シリコン基板１上の第１のシリコン酸化膜２はそのまま残る。
【００４１】
工程Ｄ
減圧ＣＶＤ法（例えば反応温度４００〜９００℃）を用いて、全面にゲート絶縁膜となる第２のシリコン酸化膜５を所定の厚み（例えば２００Å）堆積させる。これにより、第１のシリコン酸化膜２上はもとより、ブリッジ状になったチャネルシリコン膜３の周囲にも、第２のシリコン酸化膜５が形成される（図７（ａ）、図８（ｄ））。
【００４２】
工程Ｅ
減圧ＣＶＤ法（例えば反応温度５００〜７００℃で、ＰＨ３を含んだＳｉＨ４ガスを用いる方法）により、リンの添加された第２のポリシリコン膜（ドープトポリシリコン膜）１２を、工程Ｄにおいて形成した第２のシリコン酸化膜５上の全面に所定の厚さ（例えば２０００Å程度）堆積させると、ブリッジ状のチャネルシリコン膜３の下の空隙１０（高さ２０００Å程度）の中も、第２のポリシリコン膜１２で満たされる（図７（ｂ）、図８（ｅ））。これは減圧ＣＶＤ法による堆積膜のカバレッジが非常に優れているからである。
【００４３】
工程Ｆ
この第２のポリシリコン膜１２を、所望のパターンに加工することによりゲート電極６とする。すなわち、第２のドープトポリシリコン膜１２を所望のパターンに形成する（図７（ｃ））。このとき、図８（ｅ）に示すように、チャネルシリコン膜３はゲート電極６により覆われる。また、Ｂ−Ｂ’線矢視断面においては、図９に示すように、下側のゲート電極６ｂは上側のゲート電極６ａよりも長い。次に、チャネルシリコン膜３に重ねて形成されたゲート電極６をマスクにして、上方よりヒ素イオンを注入することにより、トランジスタのソース、ドレイン電極が形成され、ＧＡＡトランジスタが完成する。
【００４４】
以上のように、実施の形態２による半導体装置の製造方法において、開口部を設けずにチャネルシリコン膜３と第１のシリコン酸化膜２との間に空隙１０を設け、ＧＡＡトランジスタのゲート電極６を形成するので、開口部を設けるための工程を省略でき、製造が容易になるとともに、微細なトランジスタを形成でき、集積度が向上する。
【００４５】
なお、実施の形態１及び実施の形態２において、シリコン窒化膜を用いて空隙１０を形成したが、これに限らず、後の工程で浸式エッチングによりチャネルシリコン膜３等に影響を与えることなく、選択的に除去できる材料であれば何でもよい。もっとも、堆積と除去の間に入る減圧ＣＶＤ工程の温度（約６００℃）に耐えられることが望ましい。
【００４６】
また、シリコン窒化膜を除去する工程において、これを全て除去しなくてもよい。つまり、チャネルシリコン膜３の下部に、必要な空隙１０が存在し、ゲート電極６がチャネルシリコン膜３を挟むように形成できればよい。
【００４７】
なお、上記の説明において、ＧＡＡトランジスタを備える半導体装置を例にとり説明したが、薄膜トランジスタを有する半導体装置はもちろんのこと、さらには、他の開口部を有する半導体装置の製造についても適用できる。また減圧ＣＶＤを用いた場合について説明したが、他の薄膜形成法を用いてもよりことは、言うまでもない。
【００４８】
実施の形態３．
なお、上記実施の形態２において、図６（ｃ）のようにチャネルシリコン膜３をブリッジ状に形成した時点で、図１０に示すようにその中央部が垂れて第１のシリコン酸化膜２に接触してしまうこと（以下、単に「垂れ」と記す）がある。これは、主に、ブリッジの両端のチャネルシリコン膜３（シリコン基板１に垂直に設けられ、ブリッジを支える部分）が十分な厚みをもたず、ブリッジを支えきれないために生じるものであり、チャネル長（ブリッジ長）が長いほど、ブリッジの高さが低いほど、また、チャネルシリコン膜３が薄いほど発生しやすい。
【００４９】
この実施の形態３は、図１１（ｃ）に示すように、チャネルシリコン膜３のブリッジの支柱部分にシリコン酸化膜１３による枠パターン１４ａ，１４ｂを設け、ブリッジを十分に支えられるようにして垂れを防止するものである。このとき、チャネルシリコン膜３の支柱部分及び枠パターン１４ａ，１４ｂがブリッジ部分のチャネルシリコン膜３を支える。
【００５０】
次に、この実施の形態３の半導体装置の製造方法について説明する。
まず、実施の形態２の場合と同様にしてシリコン基板１、第１のシリコン酸化膜２に重ねて、チャネルシリコン膜３をブリッジ状にして空隙１０を設けるためのシリコン窒化膜９を形成する（図１１（ａ））。このときのＢ−Ｂ’矢視断面図を図１２（ａ）に示す。
【００５１】
次に、ＣＶＤ法により、全面にシリコン酸化膜１３を１０００Å程度堆積する（図１２（ｂ））。その後、ＲＩＥ等の異方性ドライエッチングによりシリコン酸化膜１３をエッチングすると、シリコン窒化膜９の側面にサイドウオール状にシリコン酸化膜１３が残る。これが枠パターン１４ａ，１４ｂとなる（図１２（ｃ））。
【００５２】
その後、チャネルシリコン膜３を堆積して所望のパターンに形成する（図１１（ｂ）、図１２（ｄ））。そして、シリコン窒化膜９を除去すると枠パターン１４ａ，１４ｂにより補強されたブリッジ状のチャネルシリコン膜３が得られる（図ユ１（ｃ），図１２（ｅ））。この枠パターン１４ａ，１４ｂがブリッジ部のチャネルシリコン膜３を支えるので垂れが生じにくくなる。
【００５３】
なお、枠パターン１４ａ，１４ｂは、ブリッジの両端に設けられるのでゲート電極６によるチャネル形成を妨げない。
【００５４】
実施の形態４．
実施の形態３では、ブリッジの両脇にシリコン酸化膜による枠パターンを設けることによりブリッジの垂れを防止したが、ブリッジとシリコン基板との間のシリコン窒化膜９を全て除去してしまわずにその一部を支柱部分として残し、ブリッジを支えるようにして垂れを防止してもよい。例えば、１００−Ａ程度の厚みのシリコン窒化膜を支柱部分として残せばブリッジ部分を支えることができる。
【００５５】
次に、この実施の形態４の半導体装置の製造方法について説明する。
実施の形態２の工程によりシリコン窒化膜９上にチャネルシリコン膜３を形成する（図１３（ｂ）、図１４（ｂ））。次のシリコン窒化膜９を熱リン酸で除去する工程において、エッチング液に浸す時間を、シリコン窒化膜９を完全に除去するために必要な時間より少し短く設定することにより、シリコン窒化膜９の一部をブリッジの支柱部分１５として残すことができる（図１３（ｃ）、図１４（ｃ））。ブリッジ部のシリコン窒化膜９に対するエッチングは、ブリッジの両側から行われるからブリッジのほぼ中央に支柱部分１５が形成される。
以下の工程は、実施の形態２の場合と同様である（図１４（ｄ）（ｅ））。
【００５６】
ところで、図１３（ｃ）からわかるように、支柱部分１５はブリッジの全長、すなわち、空隙１０側のチャネルの全長にわたって形成されているが、支柱部分１５はチャネルシリコン膜３中を流れる電流の方向と平行に設けられているので、支柱部分１５によりチャネルが形成されない部分が生じても、チャネルの電流の流れは妨げられないので問題はない。
【００５７】
なお、この実施の形態４は、実施の形態１に示される開口部をもつ半導体装置にも適用できる。
【００５８】
実施の形態５．
上記実施の形態３及び４において、枠パターン１４あるいは支柱部分１５によりブリッジ状のチャネルシリコン膜３を支えることによりその垂れを防止したが、垂れが生じないようにブリッジの形状を設計することにより垂れを防止してもよい。図１５に示すように、チャネル長をＬ、ブリッジ高さをｈ、チャネルシリコン膜３の厚みｔとしたとき、チャネルシリコン膜３の垂れはチャネル長Ｌが長い程発生しやすい。
【００５９】
いくつかの実験結果を図１６に示す。プロットＡ〜Ｃは、ブリッジの高さｈが０．２μｍの場合の実験結果である。プロットＡはチャネル長Ｌ＝１μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、このとき垂れは生じない。プロットＢはチャネル長Ｌ＝２μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、このときも垂れは生じない。プロットＣはチャネル長Ｌ＝８μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、このときは垂れが生じる。
【００６０】
この実験結果によると、ブリッジの高さｈが０．２μｍの場合において、チャネル長Ｌがチャネルシリコン膜３の厚さの４０倍以上のときに垂れが発生する。つまり、同図の実線の直線ｔ（μｍ）＝Ｌ（μｍ）／４０を境界として、下側の領域において垂れが生じるが、上側の領域において垂れは生じない。このことからわかるように、チャネル長Ｌをチャネルシリコン膜３の厚さｔの４０倍以内とすればよい。
Ｌ≦４０ｔ
【００６１】
なお、図１６には、ブリッジ高さｈ＝０．１μｍ及び０．３μｍの場合の垂れが生じる限界のグラフが一点鎖線で示されている。
【００６２】
なお、大きいチャネル長Ｌを備えるトランジスタが必要なときに、上記条件を満足できなくなる場合が考えられる。そのときは、図１７（ａ）、（ｂ）に示された断面図及び平面図のように、上記の条件を満足する短いチャネル長Ｌ／３を備える３つのトランジスタから１つのトランジスタを構成するようにしてもよい。このとき、３つのトランジスタのそれぞれのゲートは並列に接続され、３つのトランジスタは１つのゲート信号により駆動される。なお、分割数は３に限らず２，４，５、・・・でもよい。
【００６３】
なお、この実施の形態４は、実施の形態１に示される開口部をもつ半導体装置にも適用できる。
【００６４】
実施の形態６．
実施の形態５において、チャネル長Ｌとチャネルシリコン膜の厚さｔとの関係に着目したが、チャネル長Ｌとブリッジ高さｈとの関係に着目して垂れが生じないようにブリッジの形状を定めても良い。
【００６５】
一般的に、ブリッジの高さｈが高い場合、間隔が十分にあるから、チャネルシリコン膜３が垂れて第１のシリコン酸化膜２に接触することはなくなる。チャネルシリコン膜３と第１のシリコン酸化膜２とが接触しなければゲート電極６がチャネルシリコン膜３を包み込むように形成され、ＧＡＡトランジスタを構成することができる。図ユ６の実験結果において、垂れの生じる限界は、チャネルシリコン膜の厚みｔ＝０．１μｍのとき、チャネル長Ｌ＝４μｍ、ブリッジ高さｈ＝０．２μｍであり、ブリッジ高さｈが０．２μｍより高くなると垂れは生じず、逆に、０．２μｍより低くなると垂れが生じる。このように、ブリッジの高さｈがチャネル長Ｌの２０分の１以上あればよい。よって、ブリッジの高さｈをチャネル長Ｌの２０分の１以上とすればよい。
Ｌ≦ｈ／２０
【００６６】
なお、この実施の形態４は、実施の形態１に示される開口部をもつ半導体装置にも適用できる。
【００６７】
実施の形態７．
上記実施の形態１及び２において、熱リン酸でシリコン窒化膜９を除去した。このとき、チャネルシリコン膜３の下のシリコン窒化膜９は横方向からのみエッチングされる。したがって、この部分のシリコン窒化膜９を完全に除去するにはチャネル幅Ｗに対応して所定の時間だけエッチングする必要がある。しかし、１つのシリコン基板１上に形成される複数のトランジスタのチャネル幅Ｗが一定でなく、広狭さまざまである場合において、広いチャネル幅Ｗのシリコン窒化膜９を完全に除去できないという不都合があった。例えば、図１８（ａ）のようにチャネル幅Ｗが１μｍであるとき、エッチングによる侵食の幅ｔ’は０．５μｍ程度でよい。一方、チャネル幅Ｗが１０μｍであるとき、侵食の幅がｔ’＝０．５μｍ程度ではシリコン窒化膜９はほとんど除去されない。
【００６８】
そこで、広いチャネル幅Ｗのトランジスタが必要な場合において、狭いチャネル幅Ｗをもつ、いくつかのトランジスタに分割し、これらトランジスタから１つのトランジスタを構成することで解決できる。
【００６９】
例えば、図１９（ａ）、（ｂ）により示された断面図及び平面図のように、短いチャネル幅Ｗ／３を備える３つのトランジスタから１つのトランジスタを構成するようにしてもよい。このときのチャネル幅Ｗ／３は、図示しない他のトランジスタのチャネル幅と等しいとする。これら３つのトランジスタのそれぞれのソース及びドレインは並列に接続され、３つのトランジスタは共通の１つのゲート信号により駆動される。このときの分割数は３に限らず２，４，５、・・・でもよい。
【００７０】
なお、このときのチャネルシリコン膜３−１と３−２との間隔、及びチャネルシリコン膜３−２と３−３との間隔ａは、ウエットエッチングの熱リン酸が浸透する間隔でなければならないので、０．５μｍ以上が望ましい。
【００７１】
なお、この実施の形態４は、実施の形態１に示される開口部をもつ半導体装置にも適用できる。
【００７２】
実施の形態８．
チャネルシリコン膜３はポリシリコンであり、結晶中に多くのグレイン（結晶粒）を含む。この、グレインの境界である粒界や格子欠陥により、オフ時のリーク電流が増大したり、オン時のドレイン電流が減少してしまう問題があった。この実施の形態８は、実施の形態１及び実施の形態２の構造において、チャネルシリコン膜３に対して熱酸化処理を行い、電気特性を向上させることのできる製造方法を提供する。
【００７３】
具体的には、実施の形態１の場合、図２（ａ）のようにチャネルシリコン膜３が開口部４上に形成された工程Ｄの後に、７００℃〜１０００℃でｄｒｙ０２又はｗｅｔ０２雰囲気の下で熱酸化処理を行う。また、実施の形態２の場合、図６（ｃ）のようにチャネルシリコン膜３がブリリジ状に形成された工程Ｃの後に同様の処理を行えばよい。
【００７４】
この処理により、ブリッジ状のチャネルシリコン膜３は、上下左右の全面から熱酸化を受ける。すると、酸化された部分からシリコン原子が放出され、これは余剰シリコンとなる。この余剰シリコンは、格子欠陥の部分のシリコン原子と結合するので格子欠陥が解消される。同様に、余剰シリコンは粒界のシリコン原子と結合するので粒界の格子欠陥が低減されて、粒界による影響洲氏減される。
【００７５】
この熱酸化処理による結晶性の向上は、余剰シリコンが多いほど大きいから、酸化される面積が大きいほど結晶性が向上することになる。したがって、この熱酸化処理は、上述のようにチャネルシリコン膜３の４面が露出している状態で行うのが望ましい。この実施の形態８の製造方法では４面から処理を行うから、従来の上面からだけの熱酸化処理に比べ、非常に高い効果を得ることができる。
【００７６】
このように熱酸化処理を行うことにより、結晶性が向上し、電気特性が向上する。
なお、これにより形成された熱酸化膜は、そのままトランジスタのゲート絶縁膜として使ってもよいし、いったん除去して別途ゲート絶縁膜をＣＶＤ法等で形成してもよい。
【００７７】
実施の形態９．
実施の形態１及び実施の形態２において、図１（ｃ）及び図６（ｂ）に示されたように、チャネルシリコン膜３がダミー材料であるシリコン窒化膜９に直接接触している。この状態において、シリコン窒化膜９中の窒素がチャネルシリコン膜３の中に入り、ドナーになることがある。これにより、チャネルシリコン膜３の電気的特性が不安定になることがある。そこで、この実施の形態９は、両者の間に酸化膜を形成して直接接触を防止し、かかる弊害を防止するための半導体装置の製造方法である。
【００７８】
次に具体的な製造方法について説明する。説明の便宜上、実施の形態３のトランジスタを例に取り説明する。
まず、シリコン基板１、第１のシリコン酸化膜２に重ねてシリコン窒化膜９を形成する（図２０（ａ））。次に、シリコン酸化膜１３を形成する（図２０（ｂ））。次に、ＲＩＥによりシリコン酸化膜１３を除去し、シリコン窒化膜の側面にサイドウオール状の枠パターン１４ａ，１４ｂを形成する（図２０（ｃ））。ここまでの工程は、実施の形態３の場合と同じである。
【００７９】
次に、実施の形態３の場合と異なり、チャネルシリコン膜３を形成する前に、第１のシリコン酸化膜２、シリコン窒化膜９、枠パターン１４ａ，１４ｂの上にシリコン酸化膜１８をＣＶＤ法により２００Åの厚みに形成する（図２０（ｄ））。
【００８０】
その後、シリコン酸化膜１８の上にチャネルシリコン膜３を形成する（図２１（ａ））。次に、シリコン窒化膜９をエッチングにより除去する（図２１（ｂ））。さらに、空隙１０部分において露出したシリコン酸化膜１４を、フッ酸により除去する（図２１（ｃ））。その後、第２のシリコン酸化膜５、ゲート電極６を形成するのは実施の形態３の場合と同じである（図２１（ｄ））。
【００８１】
ここで、図２１（ｃ）においてブリッジ部分の酸化膜１８を除去するのは、チャネルが形成される部分におけるゲートの酸化膜の厚みが不均一になるのを防止するためである。もし酸化膜１８を除去しなければ、図２１（ｄ）において第２のシリコン酸化膜５を形成した際に、空隙１０側の酸化膜の厚みは、第２のシリコン酸化膜５の厚みと酸化膜１８の厚みの合計となる。一方、空隙１０の反対側の酸化膜の厚みは第２のシリコン酸化膜５の厚みとなる。したがってゲート電極６の酸化膜の厚みがチャネルシリコン膜３の上下で異なることになる。ＧＡＡトランジスタにおいて、酸化膜は薄い方が望ましく、かつ、チャネルの特性が上下で均一であることが望ましい。
【００８２】
なお、シリコン酸化膜１８の厚みが十分薄く、トランジスタの特性の点で問題が生じなければ、シリコン酸化膜１８を除去する図２１（ｃ）の工程を省略してもよい。
【００８３】
実施の形態１０．
実施の形態１及び２において、熱リン酸によるエッチングによりシリコン窒化膜９を除去するとき、そのエッチング速度は、１分間に５０Å程度と非常に小さいためエッチングの処理時間が長くかかっていた。例えば、トランジスタのゲート幅Ｗが０．６μｍである場合、エッチングに要する時間は約１２０分である。
【００８４】
そこで、この実施の形態１０は、実施の形態１の工程Ｂあるいは実施の形態２の工程Ａにおいて、シリコン窒化膜をＬＰ−ＣＶＤ法でなくプラズマＣＶＤ法で形成することにより、エッチングに要する時間を短縮するものである。プラズマＣＶＤ法により堆積されたシリコン窒化膜の密度が小さいため、熱リン酸によるエッチング速度はＬＰ−ＣＶＤ法の窒化膜に比べて５０％以上速くなる。したがって、実施の形態１及び実施の形態２においてシリコン窒化膜８、９を除去するための時間が、半分になる。
【００８５】
実施の形態１１．
また、実施の形態２の図６において、下地の第１のシリコン酸化膜２をＬＰ−ＣＶＤ法で形成したシリコン窒化膜に、そして、シリコン窒化膜９をＬＰ−ＣＶＤ法で形成したシリコン酸化膜に入れ換えてもよい。シリコン酸化膜はフッ酸によりエッチングできるので、フッ酸を用いてブリッジを形成することができる。そして、フッ酸によるシリコン酸化膜のエッチング速度は、５００から６０００Åと非常に速いため、短時間でブリッジ形成ができる。
【００８６】
なお、実施の形態１の図１において、下地の第１のシリコン酸化膜２をＬＰ−ＣＶＤ法で形成したシリコン窒化膜に、シリコン窒化膜８をＬＰ−ＣＶＤ法で形成したシリコン酸化膜に入れ換えても同様の効果を奏する。
【００８７】
実施の形態１２．
また、実施の形態２の図６において、下地の第１のシリコン酸化膜２をそのままに、そして、シリコン窒化膜９をＢＳＧ，ＰＳＧ等の不純物を含む膜を用いてもよい。ＢＳＧ（ボロンシリケートガラス）はボロンを含むシリコン酸化膜であり、ＰＳＧ（リンシリケートガラス）はリンを含むシリコン酸化膜であり、いずれもＣＶＤ法で形成される。これらＢＳＧ，ＰＳＧの膜のエッチングはフッ酸により行われ、そのエッチング速度はシリコン酸化膜のエッチング速度よりも２倍以上速い。さらに、このエッチングによりＢＳＧ，ＰＳＧを選択的に除去することができる。エッチングの際のＢＳＧとシリコン酸化膜との選択比は４０程度である。
【００８８】
したがって、この実施の形態によれば、実施の形態１においてシリコン窒化膜９を除去するための時間が、半分になる。
【００８９】
なお、実施の形態１の図１において、シリコン窒化膜８をＢＳＧ，ＰＳＧに入れ換えても同様の効果を奏する。
【００９０】
実施の形態１３．
実施の形態１及び実施の形態２において、チャネルシリコン膜を形成した後にゲートシリコン膜を形成したが、この順序を逆にして、ゲートシリコン膜を形成した後にチャネルシリコン膜を形成するようにしてもよい。
【００９１】
次に、この実施の形態のトランジスタの製造方法を、実施の形態２の図８と類似する図２１に基づき説明する。
シリコン基板１、第１のシリコン酸化膜２に重ねてシリコン窒化膜９を形成する（図２２（ａ））。その後、シリコン窒化膜９に重ねてポリシリコンを堆積しゲート電極６を形成する（図２２（ｂ））。次に、エッチングによりシリコン窒化膜９を除去してゲート電極６をブリッジ状に形成する（図２２（ｃ））。
【００９２】
以下、実施の形態２の場合と同様に、表面に第２のシリコン酸化膜５を形成する（図２２（ｄ））。その後、チャネルシリコン膜３をゲート電極６を覆うように形成する（図２２（ｅ））。
【００９３】
このように、実施の形態２において、チャネルシリコン膜３とゲートシリコン膜６の役割を入れ換えて形成することにより、この実施の形態によるトランジスタは、ゲート電極６のポリシリコン膜の周囲にチャネルシリコン膜３が巻き付いた構造になる。この実施の形態によるトランジスタにおいて、チャネルシリコン膜３の内部全体に電流が流れるので、実施の形態２のトランジスタの効果であるチャネルコンダクダンスが従来の２倍以上になるという効果は得られない。しかし、ゲート電極６の上下それぞれにチャネル面が形成され、ソースとドレイン間のチャネルが２つになるため、電流駆動能力が２倍になるという効果が得られる。
【００９４】
上記の説明において、実施の形態２の製造方法を例にとり説明したが、実施の形態１の製造方法にも適用できる。
【００９５】
実施の形態１４．
従来のＴＦＴにおいて、チャネルシリコン膜の厚みはＣＶＤ法でデポしたポリシリコンの厚みで決まっており、チャネル部だけ厚くすることはできなかった。この実施の形態１４では、上記実施の形態１３の製造方法に基づきチャネル部のみ厚くすることを可能にする。
【００９６】
この実施の形態のＴＦＴの特徴は、図２３に示すように、ブリッジ状に形成されたゲート電極６の高さｔ２をチャネルシリコン膜３の厚みｔ１の２倍以内とする点である。
【００９７】
次に、ゲート電極６の高さｔ２とチャネルシリコン膜３の厚みｔ１とが、ｔ２≦２ｔ１の関係を満足するように設定すると、図２３の構造のＴＦＴが得られることの理由について、図２５に基づいて説明する。
【００９８】
ゲート電極６のブリッジの高さｔ２が、後に堆積されるチャネルシリコン膜３の厚みｔ１の２倍であるとする（図２５（ａ））。ＣＶＤ法によるチャネルシリコン膜の堆積工程において、シリコン基板１上の第２のシリコン酸化膜５上にチャネルシリコン膜３が堆積されるとともに、ゲート電極６の全周にチャネルシリコン膜３が堆積される（図２５（ｂ））。このチャネルシリコン膜の堆積工程が継続するにつれて、その厚みは次第に増して来る（図２５（ｃ））。図から分かるように、空隙１０は、ゲート電極６の下面に堆積されたチャネルシリコン膜３と、シリコン基板１上に堆積されたチャネルシリコン膜３との両方により埋められる。したがって、空隙１０におけるチャネルシリコン膜３成長速度は、シリコン基板１上における成長速度やゲート電極６の上面における成長速度の２倍程度となる。このことより、ゲート電極６の高さがチャネルシリコン膜３の厚みの２倍であっても、空隙１０はチャネルシリコン膜３により隙間なく埋められるのである。
【００９９】
ところで、一般に、ポリシリコン膜のグレイン径は、ポリシリコン膜が厚いほど大きくなる（図２４）。したがって、この実施の形態１４のＴＦＴの構造によれば、チャネルが形成される部分であるシリコン基板１とゲート電極６との間のチャネルシリコン膜が他の部分に比べ厚いのであるから、このチャネル部分のチャネルシリコン膜３のグレインは他の蔀分に比べ大きくなり、このトランジスタのオン時のドレイン電流が向上する。また、オフ時のドレイン電流はドレイン端で発生し、その大きさは発生部分の体積で決まるので、オフ時のドレイン電流はチャネルシリコン膜３自体の厚みｔ１に関係し、チャネル部分の厚みｔ２に関係しない。したがって、オフ時のドレイン電流が大きくなることはない。
【０１００】
さらに、形成されるチャネルシリコン膜３の膜厚ｔ１は、チャネル部分の膜厚ｔ２の１／２であるから、全面に膜厚ｔ２のチャネルシリコン膜３を形成する場合と比ベエッチングしやすく、チャネルシリコン膜３のパターニングが容易になるという利点がある。
【０１０１】
なお、ゲート電極６のブリッジの高さｔ２がチャネルシリコン膜の厚さｔ１の２倍を越える場合には、ブリッジの下の空隙１０はチャネルシリコン膜により埋めつくされず、多少の隙間が生じる。
【０１０２】
以上のように、この実施の形態１４による方法により製造されたトランジスタは、オフ時のドレイン電流が大きくなることなくオン時のドレイン電流が増大するという特徴、及びトランジスタのパターニングが容易であるという優れた特徴を有する。
【０１０３】
実施の形態１５．
実施の形態１３及び１４において示されたゲート電極をチャネルシリコン膜の前に形成するプロセスにより製造されたトランジスタは、ＧＡＡ構造ではない。この実施の形態１５のトランジスタの製造方法は、ゲート電極を先に形成するプロセスを採用しつつ、チャネルシリコン膜の上下にゲート電極を設けることのできるものである。
【０１０４】
図２６及び図２７は、この実施の形態による半導体装置の構造及びこの半導体装置の製造方法を説明するための斜視図であり、図２８及び図２９は、図２６及び図２７のＡ−Ａ’矢視断面図である。これらの図において、２２はシリコン基板１の上の第１のシリコン酸化膜２に重ねて形成された第１のゲートシリコン膜、２３はシリコン窒化膜９及び第１のゲートシリコン膜２２に重ねて形成された第２のゲートシリコン膜、２４は第１のゲートシリコン膜２２及び第２のゲートシリコン膜２３を所定の形状にパターニングしてゲート電極を形成するためのレジスト膜である。
【０１０５】
次に製造方法について、図２６〜図２９に基づき説明する。
工程Ａ
シリコン基板１上に、例えば、熱酸化法によって１０００Å程度のシリコン酸化膜２を形成する。その表面に、減圧ＣＶＤ法（６００〜７００℃）によりリンを添加した第１のゲートシリコン膜２２を例えば１５００Å程度堆積させる。さらに、減圧ＣＶＤ法（６００〜７００℃）によりシリコン窒化膜９を例えば２０００Å堆積させる。
次に、このシリコン窒化膜９を、目的のトランジスタのチャネルの長さに対応して線状にパターニングする（図２６（ａ）、図２８（ａ））。
【０１０６】
工程Ｂ
次に、リンを添加した第２のゲートシリコン膜２３を減圧ＣＶＤ法により例えば１０００Å堆積させる（図２６（ｂ）、図２８（ｂ））。
【０１０７】
工程Ｃ
次に、表面にレジストを塗布した後に、リソグラフィ技術により、レジスト膜２４を形成すべきトランジスタの活性層のパターンに対応するようにパターニングする。そして、第２のゲートシリコン膜２３とこのレジストパターンとが同一になるようにエッチング加工を行う（図２６（ｃ）、図２８（ｃ））。
なお、図２６（ｃ）において、第２のゲートシリコン膜２３に対してのみエッチングを行っているが、このとき同時に下の第１のゲートシリコン膜２２の一部に対してエッチングしてもよい。
【０１０８】
工程Ｄ
次に、レジストパターン２４を残したまま、１５０℃程度のリン酸溶液に浸すことによりシリコン窒化膜９を全て除去する。これにより、第１のゲートシリコン膜２２と第２のゲートシリコン膜２３との間には空隙１０が形成され、第２のゲートシリコン膜２３はブリッジ状になる（図２７（ａ）、図２８（ｄ））。
【０１０９】
工程Ｅ
次に、レジストパターン２４をマスクとして用い、第１のゲートシリコン膜２２に対してプラズマによるポリシリコンェッチングを行い、第１のゲートシリコン膜２２を形成すべきトランジスタに対応してパターニングする。その後、レジスト２４を酸素プラズマにより全面的に除去する（図２７（ｂ）、図２９（ａ））。
【０１１０】
工程Ｆ
次に、減圧ＣＶＤ法（４００〜９００℃）を用いて、全面にゲート絶縁膜となる第２のシリコン酸化膜５を所定の厚み（例えば２００Å）堆積させる。この処理により、第１のシリコン酸化膜２上はもとより、第１のゲートシリコン膜２２上及び空隙１０の周囲に第２のシリコン酸化膜５が形成される（図２９（ｂ））。
次に減圧ＣＶＤ法により、チャネルシリコン膜３を、第２のシリコン酸化膜５上の全面に所定の厚さ（例えば２０００Å）堆積させる。このとき、ブリッジ状の第２のゲートシリコン膜２３の下の空隙ユＯの中も、チャネルシリコン膜３で満たされる（図２９（ｃ））。
【０１１１】
このチャネルシリコン膜３に対しリソグラフィを用いてパターニングを行い、所望のパターンに加工する（図２７（ｃ）、図２９（ｄ））。そして、後工程でヒ素イオンを注入することにより、トランジスタのソース部及びドレイン部を形成する。なお、この実施の形態による製造方法において、実施の形態２の場合と異なりソース・ドレインを形成するためのイオンの注入の際にゲート電極２２、２３をマスクにすることができないので、まずマスクとなるレジストパターンを形成し、それからヒ素イオンを注入する。
【０１１２】
なお、この実施の形態において、シリコン窒化膜９を、ＣＶＤ法によるシリコン酸化膜で置き換えることができる。シリコン酸化膜はエッチングレートの大きいフッ酸により除去できて、プロセスが容易になる。
【０１１３】
この実施の形態の製造方法によるトランジスタにおいて、形成されるチャネル面は合計３つになる。第１のゲートシリコン膜２２と第２のゲートシリコン膜２３とに挟まれたチャネルシリコン膜３において、チャネルは上下それぞれに生じる。また、第２のゲートシリコン膜２３の上に形成されたチャネルシリコン膜３において、チャネルはゲート電極側に１つ生じる。このように、チャネルが合計３面に生じることにより、この実施の形態の製造方法によるトランジスタは、非常に大きな電流駆動能力を備えることができる。また、この実施の形態の製造方法によれば、チャネルシリコン膜をゲートシリコン膜の後に形成するプロセスにおいても、ゲートオールアラウンド構造を実現することができる。
【０１１４】
実施の形態１６．
なお、実施の形態１５において、チャネルシリコン膜が３ａ，３ｂの２層からなるトランジスタを示したが、チャネルシリコン膜を３層、４層と多層にしてもよい。
【０１１５】
図３０にチャネルシリコン膜が５層からなるトランジスタの断面図を示す。同図において、１はシリコン基板、２はシリコン基板１の上に形成された第１のシリコン酸化膜である。２２、２３はそれぞれ第１、第２のゲートシリコン膜、２５〜２７は、それぞれ第３〜第５のゲートシリコン膜であり、これらは順番に堆積されている。第１のゲートシリコン膜２２と第２のゲートシリコン膜２３との間にはチャネルシリコン膜３ａが形成され、第２のゲートシリコン膜２３と第３のゲートシリコン膜２５との間にはチャネルシリコン膜３ｂが形成され、第３のゲートシリコン膜２５と第４のゲートシリコン膜２６との間にはチャネルシリコン膜３ｃが形成され、第４のゲートシリコン膜２６と第５のゲートシリコン膜２７との間にはチャネルシリコン膜３ｄが形成されている。さらに、第５のゲートシリコン膜２７の上にはチャネルシリコン膜３ｅが形成されている。
【０１１６】
図３０のトランジスタにおいて、第１のゲートシリコン膜２２及び第２のゲートシリコン膜２３により、チャネルシリコン膜３ａの両面にチャネル面が形成される。同様に、チャネルシリコン膜３ｂ〜３ｄの両面にチャネル面が形成される。そして、チャネルシリコン膜３ｅの下面に１つのチャネル面が形成される。したがって、図３０のトランジスタは、９つのチャネル面を有し、電流駆動能力が著しく向上する。
【０１１７】
次に、図３０のトランジスタの製造方法について説明する。実施の形態１５の工程を複数回繰り返すことにより、ゲートシリコン膜とシリコン窒化膜を多層に積み重ねることができる。その後、最も上にあるゲートシリコン膜からパターニングとシリコン窒化膜除去を繰り返すことによりブリッジ状のゲートシリコン膜を多層積み重ねた構造を得ることができる。その後、実施の形態１５と同様にゲート絶縁膜とチャネルシリコンとを順番に堆積すると、図３０に示すようにチャネルシリコン膜が５つ重ねられたトランジスタが形成できる。
なお、チャネルシリコン膜を５つ以上重ねる場合も同様である。
【０１１８】
【発明の効果】
以上のように、この発明によれば、半導体基板上に形成された絶縁膜上に、ダミーパターンを形成する第１の工程と、上記絶縁膜及び上記ダミーパターンに重ねてチャネル部材を薄膜形成法により形成する第２の工程と、上記ダミーパターンを除去し、上記チャネル部材と上記絶縁膜との間に空隙を設ける第３の工程と、上記チャネル部材の両側にチャネルを生じさせるトランジスタの制御電極としての薄膜を、上記チャネル部材を覆うように上記チャネル部材上及び上記空隙に形成する第４の工程とを備え、上記チャネル部材は複数であり、そのチャネル部材の幅はそれぞれ概略同じとするので、上記絶縁膜に開口部を設けるための工程を省くことができ、製造が容易になるとともに、微細なトランジスタを形成でき、半導体装置の集積度が向上する。また、チャネル部材の幅をそれぞれ概略同じとすることで除去時間は短くなり効率的になる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置及びその製造方法を示す図である。
【図２】この発明の実施の形態１め半導体装置及びその製造方法を示す図である。
【図３】この発明の実施の形態１の半導体装置及びその製造方法を示す断面図である。
【図４】この発明の実施の形態１の半導体装置及びその製造方法を示す断面図である。
【図５】この発明の実施の形態１における開口幅の説明図である。
【図６】この発明の実施の形態２の半導体装置及びその製造方法を示す図である。
【図７】この発明の実施の形態２の半導体装置及びその製造方法を示す図である。
【図８】この発明の実施の形態２の半導体装置及びその製造方法を示す断面図である。
【図９】この発明の実施の形態２の半導体装置及びその製造方法を示す断面図である。
【図１０】チャネルシリコン膜の垂れの説明図である。
【図１１】この発明の実施の形態３の半導体装置及びその製造方法を示す図である。
【図１２】この発明の実施の形態３の半導体装置及びその製造方法を示す断面図である。
【図１３】この発明の実施の形態４の半導体装置及びその製造方法を示す図である。
【図１４】この発明の実施の形態４の半導体装置及びその製造方法を示す断面図である。
【図１５】この発明の実施の形態５の半導体装置の説明図である。
【図１６】この発明の実施の形態５及び実施の形態６の半導体装置に係る、チャネル長Ｌ、チャネルシリコン膜ｔ、ブリッジ高さｈとブリッジの垂れの発生との関係を示す図である。
【図１７】この発明の実施の形態５の半導体装置を示す平面図及び断面図である。
【図１８】この発明の実施の形態７の半導体装置の説明図である。
【図１９】この発明の実施の形態７の半導体装置を示す平面図及び断面図である。
【図２０】この発甲の実施の形態９の半導体装置の製造方法を示す図である。
【図２１】この発明の実施の形態９の半導体装置の製造方法を示す図である。
【図２２】この発明の実施の形態１３の半導体装置の製造方法を示す図である。
【図２３】この発明の実施の形態１４の半導体装置を示す断面図である。
【図２４】この発明の実施の形態１４の半導体装置に係る、ポリシリコン膜厚とポリシリコンの粒径との関係を示す図である。
【図２５】この発明の実施の形態１４の半導体装置の製造方法を示す断面図である。
【図２６】この発明の実施の形態１５の半導体装置及びその製造方法を示す図である。
【図２７】この発明の実施の形態１５の半導体装置及びその製造方法を示す図である。
【図２８】この発明の実施の形態１５の半導体装置及びその製造方法を示す断面図である。
【図２９】この発明の実施の形態１５の半導体装置及びその製造方法を示す断面図である。
【図３０】この発明の実施の形態１６の半導体装置を示す断面図である。
【図３１】従来の半導体装置及びその製造方法を示す図である。
【図３２】従来の半導体装置及びその製造方法を示す断面図である。
【図３３】従来の半導体装置及びその製造方法を示す断面図である。
【符号の説明】
１ シリコン基板、２ 第１のシリコン酸化膜、３ チャネルシリコン膜、４開口部、５ 第２のシリコン酸化膜、６ ゲート電極、８ シリコン窒化膜、９ シリコン窒化膜、１０ 空隙、１１ ポリシリコン膜、１２ 第２のポリシリコン膜、１３ シリコン酸化膜、１４ 枠パターン、１５ 支柱部分、１６ レジスト、１７ エッチング開口部、１８ シリコン酸化膜、２１ 単結晶シリコン膜、２２ 第１のゲートシリコン膜、２３ 第２のゲートシリコン膜、２４
レジストパターン。
Claims (1)
- 基板上に形成された絶縁膜上に、ダミーパターンを形成する第１の工程と、上記絶縁膜及び上記ダミーパターンに重ねてチャネル部材を薄膜形成法により形成する第２の工程と、上記ダミー部材を除去し、上記チャネル部材と上記絶縁膜との間に空隙を設ける第３の工程と、上記チャネル部材の両側にチャネルを生じさせるトランジスタの制御電極としての薄膜を、上記チャネル部材を覆うように上記チャネル部材及び上記空隙に形成する第４の工程とを備え、上記チャネル部材は複数であり、そのチャネル部材の幅はそれぞれ概略同じであることを特徴とする半導体装置の製造方法。
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