JP3499859B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体薄膜によ
り形成される半導体装置に関するものである。

【０００２】

【従来の技術】図３１は、IEDM'90(International Elec
tron Devices Meeting) Technical Digest p.595に示さ
れた、ＧＡＡ(Gate All Around)タイプの薄膜トランジ
スタを備える半導体装置の構成及びその製造方法を示す
図である。図３１において、１はシリコン基板、２はシ
リコン基板１の上に形成され、トランジスタの電極を形
成するための下地としての絶縁膜である第１のシリコン
酸化膜、３はトランジスタの出力電極を形成するための
シリコン単結晶からなるチャネルシリコン膜である。同
図のシリコン基板１、第１のシリコン酸化膜２及びチャ
ネルシリコン膜３はＳＩＭＯＸ（Separation by IMplan
ted OXygen）と呼ばれる製造方法によって形成される。
ＳＩＭＯＸは、シリコン基板１中に酸素を高濃度イオン
注入し、酸化膜を形成することによりシリコン基板１と
チャネルシリコン膜３とを分離する方式である。

【０００３】４は、第１のシリコン酸化膜２に設けら
れ、後述するように、ゲート電極６によりチャネルシリ
コン膜３を同図の上下方向（図３１(b)におけるｑ、
ｑ’方向）から挟みこむように覆うための開口部（穴）
である。ゲート電極６をこのように形成する点が、この
ＧＡＡトランジスタの特徴的な部分である。５は、チャ
ネルシリコン膜３とゲート電極６とを絶縁するためのゲ
ート絶縁膜である第２のシリコン酸化膜、６はポリシリ
コン膜により形成されるゲート電極である。

【０００４】図３２は、この半導体装置の製造方法を説
明するための図であり、図３１(c)に示すＡ−Ａ’線矢
視断面（図３１(a)及び(b)においても同様）を示してお
り、図３２(b)は図３１(a)の断面を、図３２(c)は図３
１(b)の断面を、図３２(e)は図３１(c)の断面をそれぞ
れ示している。図３３は、図３１(c)のＢ−Ｂ’線矢視
断面を示す図である。

【０００５】このような構造をもつＧＡＡトランジスタ
には、トランジスタがオンしたときの電流が大きいとい
う特徴がある。ＧＡＡトランジスタにおいて、図３１
(c)、図３２(e)及び図３３に示すようにチャネルシリコ
ン膜３の両側（図３１(b)、図３２(e)及び図３３に示す
ようにチャネルシリコン膜３の両側（図３１(ｂ)、図３
２(e)、図３３におけるｑ、ｑ’方向）から挟み込むよ
うに、その上下にゲート電極６が形成されている。そし
て、ゲート電極６のバイアスによってチャネルシリコン
膜３にチャネルが形成され、電流が流れるのであるか
ら、図３１(c)、図３２(e)、図３３の構造においては、
チャネルシリコン膜３のｑ、ｑ’方向の上下いずれの界
面においてもチャネルが形成されることになる。したが
って、トランジスタがオンした時の電流が、ゲート電極
が片側しかない従来のトランジスタの場合に比べ、少な
くとも２倍になる。さらに、チャネルシリコン膜３が薄
い場合は、チャネルシリコン膜３全体にチャネルが形成
され、より多くの電流が流れる。

【０００６】次に、ＧＡＡトランジスタの製造法を説明
する。まず、ＳＩＭＯＸウエハの表面シリコン膜２１を
選択的にエッチングして所望のパターンを得（図３２
(a)）、そして、写真製版技術（リソグラフィー）によ
り所定のパターンのチャネルシリコン膜３を形成する
（図３１(a)、図３２(b)）。次にＧＡＡトランジスタの
チャネルシリコン膜３におけるチャネルが形成される部
分の下部の第１のシリコン酸化膜２を、ウエットエッチ
ングにより除去して開口部４を設ける。この開口部４に
より、チャネルシリコン膜３のチャネルが形成される部
分は、Ａ−Ａ’線矢視断面において空中に浮いたブリッ
ジ状になる（図３１(b)、図３２(c)）。

【０００７】次に、トランジスタのゲート絶縁膜である
第２のシリコン酸化膜５を形成する（図３２(d)）。こ
のとき、第２のシリコン酸化膜５をＣＶＤ(Chemical Va
por Deposition)法で形成するので、チャネルシリコン
膜３の周囲を覆うように第２のシリコン酸化膜５が形成
される。そして、ゲート電極６となるポリシリコン膜
を、第２のシリコン酸化膜５上に堆積し、写真製版技術
により所定のパターンにパターニングする。これによ
り、チャネルが形成されるチャネルシリコン膜３の上下
両側にゲート電極６を備え、チャネルシリコン膜３の上
下両側にチャネルが形成されるＧＡＡトランジスタが完
成する（図３１(c)、図３２(e)）。

【０００８】図３３に、このように形成されたＧＡＡト
ランジスタの別の断面図（Ｂ−Ｂ’面）を示す。図３３
から分かるように、ゲート電極６は、上方からエッチン
グされるので、チャネルシリコン膜３の下に形成された
ゲート電極６ｂは、パターニングの際にエッチングされ
ずに残る。したがって、チャネルシリコン膜３の上のゲ
ート電極６ａより長くなる。

【０００９】

【発明が解決しようとする課題】従来のこの種の半導体
装置及びその製造方法は、ＳＩＭＯＸを用いて製造及び
構成していた。これは、チャネルに電流が多く流れるよ
うに、チャネルシリコン膜３をシリコン単結晶により構
成するためである。ところが、このように形成されたＧ
ＡＡトランジスタの上に、さらに重ねてシリコン単結晶
を形成することはできないから、せいぜい一層のＧＡＡ
トランジスタを形成できるのみで、多層に形成すること
はできず、集積度の向上は困難であった。

【００１０】また、従来の半導体装置の製造方法におい
て、まず単結晶シリコン膜２１からチャネルシリコン膜
３を形成し、しかる後に、その薄膜トランジスタを構成
する開口部４を形成する。したがって、開口部４を形成
するためのエッチングにドライエッチングを用いること
ができず（チャネルシリコン膜３に隠れた部分の第１の
シリコン酸化膜２の除去困難）、フッ酸等の液体を用い
た湿式エッチング（ウエットエッチング）を用いてい
た。ところが、湿式エッチングは、全ての方向を平等に
エッチングする等方性エッチングであるため、第１のシ
リコン酸化膜２をシリコン基板１の方向（図３２(c)に
おけるｑ方向）にエッチングするのみならず、シリコン
基板１に対し平行な方向（図３２(c)におけるｐ方向。
ｐ方向とｑ方向とは直交する）にもエッチングがなされ
る。したがって、リソグラフィー工程において設けられ
たレジスト膜のパターンよりも、ｐ方向に多少大きな開
口部４が形成されることになる。よって、微細パターン
に基づく開口部４を設けるのは困難で、ＧＡＡトランジ
スタの集積度の向上は困難であった。

【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、チャネルが形成される部分の
構造を微細にできて、集積度が高くできる薄膜トランジ
スタの構造を得ることを目的としている。

【００１２】

【課題を解決するための手段】この発明に係る半導体装
置は、絶縁膜が形成された半導体基板との間に空間部を
設けて形成された制御電極と、上記制御電極を覆うよう
に薄膜形成法により形成され、上記制御電極により複数
のチャネルを生じるチャネル部材とをもつトランジスタ
を備えたものである。

【００１３】また、上記半導体基板と上記制御電極との
間隔を、上記チャネル部材の厚みより大きく、かつ、形
成時に隙間が生じない間隔としたものである。

【００１４】

【発明の実施の形態】実施の形態１．以下、この発明の
一実施の形態を図について説明する。図１及び図２は、
この実施の形態による半導体装置の構造及びこの半導体
装置の製造方法を説明するための図であり、便宜上、一
連の製造工程を図１及び図２の２つの図面に分けて示し
ている。すなわち図１(c)に示す工程と図２(a)に示す工
程とは連続している。

【００１５】図１及び図２において、１はシリコン基
板、２はシリコン基板１の上に形成され、トランジスタ
の電極を形成するための下地としての絶縁膜である第１
のシリコン酸化膜、３は、薄膜形成法により形成される
多結晶シリコン（ポリシリコン）からなり、トランジス
タのチャネルを形成するためのチャネルシリコン膜、４
は、ゲート電極６により第１のシリコン酸化膜２に設け
られ、チャネルシリコン膜３を上下から挟むように覆う
ための開口部（穴）である。５はチャネルシリコン膜３
とゲート電極６とを絶縁するための、ゲート絶縁膜であ
る第２のシリコン酸化膜、６はポリシリコン膜により形
成されるゲート電極、８はチャネルシリコン膜３が開口
部４に入り込まないように、開口部４を一時的に埋める
ためのダミー膜であるシリコン窒化膜である。

【００１６】また、図３及び図４は、図１(c)及び図２
(d)に示すＡ−Ａ’線矢視断面図（他の図においても同
様）であり、図３(a)は図１(a)の断面、図３(c)は図１
(b)の断面、図４(a)は図１(c)の断面、図４(b)は図２
(a)の断面、図４(c)は図２(b)の断面、図４(d)は図２
(c)(d)の断面を、それぞれ示す。

【００１７】この実施の形態による、チャネルシリコン
膜３にポリシリコンを用いたＧＡＡトランジスタにおい
て、トランジスタがオンしたときの電流が大きいという
特徴があるのは従来例の場合と同じである。すなわち、
チャネルシリコン膜３の上下いずれの界面（図４(d)に
おけるｑ、ｑ’方向の界面）においてもチャネルが形成
されることにより、トランジスタがオンした時の電流
が、片側しかない従来のトランジスタの場合に比べ、ほ
ぼ２倍になる。

【００１８】一方、従来例のチャネルシリコン膜３をシ
リコン単結晶により形成した場合と比べ、この実施の形
態のチャネルシリコン膜３をポリシリコンにより形成し
た場合では、トランジスタの構成に大幅に自由度が生じ
る。すなわち、従来のＧＡＡトランジスタにおいては、
トランジスタを一層に形成することができるのみであっ
たが、シリコン単結晶の代わりに用いたポリシリコンに
よりチャネルシリコン膜３を多層に形成することがで
き、この実施の形態のトランジスタの製造方法におい
て、エピタキシャル層形成は不要となる。したがって、
必要に応じて、トランジスタを重ねて何層でも形成する
ことができる。

【００１９】このことは、多層構造をとるＳＲＡＭ(Sta
tic Random Access Memory)等についてＧＡＡトランジ
スタを応用する場合、必須の条件となる。

【００２０】さらに、シリコン単結晶を成長させる必要
はないから、基板は必ずしもシリコン基板であることを
要しない。したがって、基板を選択する自由度が高くな
り、用途が広がる。例えば、ガラス基板の上に形成する
ことができるから、ＴＦＴ(Thin Film Transistor)方式
の液晶パネルに対してＧＡＡトランジスタを応用するこ
とが可能になる。

【００２１】次に、この実施の形態の半導体装置の製造
方法を、後述する工程Ａ〜Ｃについては図３を、工程Ｄ
〜Ｈについては図４を主に参照しつつ製造方法を説明す
る。 工程Ａ シリコン基板１上に、例えば熱酸化法によって所定の厚
み（例えば１０００Å程度）をもつシリコン酸化膜を形
成する。そして、写真製版技術により、所定のパターン
のレジストを形成し、異方性ドライエッチング技術（例
えば、反応性イオンエッチング法）を用いてこのシリコ
ン酸化膜を除去し、所定の大きさの開口部４を設ける
（図１(a)、図３(a)）。エッチングがされた後の所望の
パターンをもつシリコン酸化膜は第１のシリコン酸化膜
２となる。ここで、異方性ドライエッチング技術を用い
ているので、エッチングはシリコン基板１の方向（図３
(a)におけるｑ方向）に対して行われ、シリコン基板１
と平行の方向（図３(a)におけるｐ方法）にエッチング
されることがなく、したがって、開口部４がレジストの
パターンより大きくなることがない。よって、微細な開
口部４を設けることが可能である。

【００２２】ここで、ドライエッチングにより開口部４
を設ける際に、その部分の第１のシリコン酸化膜２を完
全に除去し、シリコン基板１を露出させてもよいし、露
出させなくてもよい。つまり、開口部４の深さ（図１〜
図４における下方向）が所定の深さ（例えば１０００Å
程度の深さ）があればよい。また、開口部４の大きさ
（面積）は、製造しようとしている薄膜トランジスタの
チャネル寸法（ＬとＷ）より少し大きな程度であればよ
い。

【００２３】工程Ｂ この開口部４に対し、減圧ＣＶＤ法（反応温度は例えば
７００〜８００℃）をもちいて、シリコン窒化膜８を埋
め込む（図３(b)）。これは、チャネルシリコン膜３を
形成する際に、チャネルシリコン膜３が開口部４に落ち
込み、埋まることを防止するためである。ここで、開口
部４に入り込んだシリコン窒化膜８は、後の工程におい
て、第１のシリコン酸化膜２やチャネルシリコン膜３等
の他の部分に影響を与えることなく、除去する必要があ
る。そのために、開口部４に埋め込まれる物質は、ウエ
ットエッチングで選択的に除去できるものでなければな
らない（例えば、シリコン酸化膜やポリシリコンよりも
エッチングされやすい性質をもつこと）。そこで、この
ような条件を満足するものとして、シリコン窒化膜等を
用い、そしてそれを除去するためのウエットエッチング
液として、熱リン酸等を用いる。

【００２４】シリコン窒化膜８は開口部４を埋めるよう
に、例えば、図３(b)に示すように開口部４の幅１／２
以上の厚さに、減圧ＣＶＤ法で堆積させる（例えば、開
口部の幅が０．５μｍなら、０．２５μｍ以上の厚
さ）。

【００２５】次に、異方性のエッチング（反応性イオン
エッチング等）を用いて全面のエッチバックを行う。す
なわち、エッチングによりシリコン窒化膜８を除去して
いき、図３(c)のように第１のシリコン酸化膜２が露出
したところでエッチングを停止する。このことにより、
シリコン窒化膜８は開口部４にのみ残り、開口部４は埋
められ、表面は平坦になる（図１(b)）。

【００２６】工程Ｃ この埋め込まれたシリコン窒化膜８の上に、ポリシリコ
ンによりチャネルシリコン膜３を形成する。これは、減
圧ＣＶＤ法等（例えば反応温度４００〜７００℃）によ
り、不純物を添加しないポリシリコンを所定の厚み（例
えば４００Å）堆積し（図３(d)）、写真製版技術とエ
ッチング技術により形成する（図１(c)、図４(a)）。こ
れが薄膜トランジスタの本体になる。

【００２７】工程Ｄ 工程Ｂにおいて埋め込んだシリコン窒化膜８を除去す
る。例えば、１５０〜２００℃の熱リン酸中に浸して、
シリコン窒化膜８を除去する。このことにより、第１の
ポリシリコン３の下に空隙１０が形成される（図２
(a)、図４(b)）。この高さは、開口部４においてシリコ
ン基板１が露出している場合、第１のシリコン酸化膜２
の厚さに等しくなる。

【００２８】工程Ｅ 減圧ＣＶＤ法（例えば反応温度６００〜９００℃）を用
いて、第２のシリコン酸化膜５を所定の厚み（例えば２
００Å）堆積させる。これにより、第１のシリコン酸化
膜２の表面と、チャネルシリコン膜３の周囲と、開口部
４の内部に、第２のシリコン酸化膜５が形成される（図
２(b)、図４(c)）。なお、このシリコン酸化膜５を熱酸
化法（例えば反応温度８００〜１０００℃）により形成
してもよい。

【００２９】工程Ｆ ゲート電極６を形成するために、工程Ｅで形成したシリ
コン酸化膜５上にリンを添加したポリシリコン膜１１を
減圧ＣＶＤ法（例えば反応温度５００〜７００℃）を用
いて、所定の厚み（例えば１５００Å程度）堆積させる
（図２(c)）。この減圧ＣＶＤ法はカバレッジが非常に
優れており、空隙１０の内部は、全てこのポリシリコン
膜１１により埋め尽くされる。

【００３０】工程Ｇ このポリシリコン膜１１を、写真製版技術とエッチング
技術により所定のパターンに形成する（図２(d)、図４
(d)）。このようにして、ＧＡＡトランジスタのゲート
電極６が形成される。

【００３１】工程Ｈ イオン打ち込みにより、ポリシリコン膜（ゲート電極）
６に覆われていないチャネルシリコン膜３にヒ素を注入
すると、Ｎ型領域になり、薄膜トランジスタの出力電極
であるソース・ドレイン領域が形成される。

【００３２】以上のように、本実施の形態による半導体
装置の製造方法において、ＧＡＡトランジスタのチャネ
ルシリコン膜３の下部に設ける開口部４を、チャネルシ
リコン膜３を形成する前に形成するので、ウエットエッ
チングでなくて、異方性のあるドライエッチングにより
形成でき、微細パターン（例えば、１．０μｍ程度）の
形成が可能である。

【００３３】なお、ウエットエッチングにより開口部４
を形成する場合には、このような微細なパターンを形成
することはできない。このことを図５を用いて説明す
る。図５は、開口幅Ｄであるレジスト３１を用いて第１
のシリコン酸化膜２をエッチングし、開口部４を形成す
る場合の断面図である。図５において、フッ酸液により
第１のシリコン酸化膜２を除去する際に、縦方向ととも
に横方向についても距離ｄだけエッチングされる。この
横方向へのエッチングはサイドエッチングと呼ばれる。
このサイドエッチングにより、シリコン基板１が露出し
てエッチングが終了したとき、レジスト３１の開口幅Ｄ
よりも２ｄだけ大きなエッチング開口部３２が得られ
る。このようにウエットエッチングにおいてはサイドエ
ッチングが生じるので、開口部はレジスト３１の所望の
開口幅Ｄよりも大きくなる。

【００３４】所望の開口幅Ｄのエッチング開口部３２を
得るためには、サイドエッチングによる拡大分（２ｄ）
だけレジスト３１の開口を小さくしておけばよい（Ｄ’
＝Ｄ−２ｄ）。しかし、レジストの開口幅には一定の限
界（開口限界）があり、リソグラフィにおける最小抜き
幅より小さくすることができない。言い換えると、第１
のシリコン酸化膜２に開口できる最小幅は、リソグラフ
ィで決まる開口最小幅とサイドエッチングの幅の合計以
下にすることはできない。これに対して、ドライエッチ
ングを用いる場合、サイドエッチングがないので開口最
小幅と同程度のエッチング開口部３２が得られる。

【００３５】したがって、この実施の形態１によりドラ
イエッチングを用いてエッチングすることにより、１μ
ｍ程度のレジストの開口限界以内の開口部を設けること
が、初めて可能となる。

【００３６】実施の形態２．次に、この発明の他の実施
の形態について説明する。この実施の形態２は、実施の
形態１の開口部４を用いることなく、ＧＡＡトランジス
タを製造するものである。図６及び図７は、この実施の
形態による半導体装置の構造及びこの半導体装置の製造
方法を説明するための図であり、便宜上、一連の製造工
程を図６及び図７の２つの図面に分けて説明している。
すなわち、図６(c)に示す工程と図７(a)に示す工程とは
連続している。

【００３７】図６及び図７において、９は第１のシリコ
ン酸化膜２上に形成され、第１のシリコン酸化膜２とチ
ャネルシリコン膜３との間に空隙１０を設けるためのシ
リコン窒化膜である。シリコン基板１、第１のシリコン
酸化膜２、チャネルシリコン膜３、第２のシリコン酸化
膜５、ゲート電極６は、実施の形態１の場合と同じもの
であり、説明を省略する。

【００３８】また、図８は、図６(c)及び図７(c)に示す
Ａ−Ａ’線矢視断面図であり、図８(a)は図６(a)の断
面、図８(b)は図６(b)の断面、図８(c)は図６(c)の断
面、図８(d)は図７(a)の断面、図８(e)は図７(b)及び
(c)の断面を、それぞれ示す。また、図９は、図７(c)の
Ｂ−Ｂ’線矢視断面図である。

【００３９】次に、この実施の形態の半導体装置の製造
方法を、図８及び、工程Ａ〜Ｃについては図６を、工程
Ｄ〜Ｆについては図７を参照しつつ説明する。 工程Ａ シリコン基板１上に、例えば熱酸化法により所定の厚み
（例えば１０００Å程度）の第１のシリコン酸化膜２を
形成し、その表面に減圧ＣＶＤ法（例えば反応温度７０
０〜８００℃）により、シリコン窒化膜９を所定の厚み
（例えば２０００Å程度）堆積させる。次に、このシリ
コン窒化膜９を、目的のトランジスタのチャネル長の幅
に対応して、線状にパターニングする（図６(a)、図８
(a)）。

【００４０】工程Ｂ 工程Ａで形成した第１のシリコン酸化膜２及びシリコン
窒化膜９の上に、トランジスタのチャネルシリコン膜３
となるポリシリコン膜を、減圧ＣＶＤ法（例えば反応温
度５００〜７００℃）により所定の厚み（例えば５００
Å）堆積させ、これを所望のパターンに形成する（図６
(b)、図８(b)）。

【００４１】工程Ｃ 工程Ａにおいて形成したシリコン窒化膜９を除去する。
例えば、１５０℃の高温のリン酸液に浸して、シリコン
窒化膜９を全面的に除去する（図６(c)、図８(c)）。こ
のシリコン窒化膜９はチャネルシリコン膜３の下を通っ
ており、シリコン窒化膜９の上のチャネルシリコン膜３
の部分が持ち上げられているため、これが除去される
と、同図のように、チャネルシリコン膜３の下に空隙１
０が形成される。このようにして、実施の形態１の開口
部４を設けなくても、チャネルシリコン膜３をゲート電
極で挟むための空隙１０を作ることができる。リン酸液
はシリコン酸化膜をエッチングしないため、シリコン基
板１上の第１のシリコン酸化膜２はそのまま残る。

【００４２】工程Ｄ 減圧ＣＶＤ法（例えば反応温度４００〜９００℃）を用
いて、全面にゲート絶縁膜となる第２のシリコン酸化膜
５を所定の厚み（例えば２００Å）堆積させる。これに
より、第１のシリコン酸化膜２上はもとより、ブリッジ
状になったチャネルシリコン膜３の周囲にも、第２のシ
リコン酸化膜５が形成される（図７(a)、図８(d)）。

【００４３】工程Ｅ 減圧ＣＶＤ法（例えば反応温度５００〜７００℃で、Ｐ
Ｈ_３を含んだＳｉＨ_４ガスを用いる方法）により、リン
の添加された第２のポリシリコン膜（ドープトポリシリ
コン膜）１２を、工程Ｄにおいて形成した第２のシリコ
ン酸化膜５上の全面に所定の厚さ（例えば２０００Å程
度）堆積させると、ブリッジ状のチャネルシリコン膜３
の下の空隙１０（高さ２０００Å程度）の中も、第２の
ポリシリコン膜１２で満たされる（図７(b)、図８
(e)）。これは減圧ＣＶＤ法による堆積膜のカバレッジ
が非常に優れているからである。

【００４４】工程Ｆ この第２のポリシリコン膜１２を、所望のパターンに加
工することによりゲート電極６とする。すなわち、第２
のドープトポリシリコン膜１２を所望のパターンに形成
する（図７(c)）。このとき、図８(e)に示すように、チ
ャネルシリコン膜３はゲート電極６により覆われる。ま
た、Ｂ−Ｂ’線矢視断面においては、図９に示すよう
に、下側のゲート電極６ｂは上側のゲート電極６ａより
も長い。次に、チャネルシリコン膜３に重ねて形成され
たゲート電極６をマスクにして、上方よりヒ素イオンを
注入することにより、トランジスタのソース、ドレイン
電極が形成され、ＧＡＡトランジスタが完成する。

【００４５】以上のように、実施の形態２による半導体
装置の製造方法において、開口部を設けずにチャネルシ
リコン膜３と第１のシリコン酸化膜２との間に空隙１０
を設け、ＧＡＡトランジスタのゲート電極６を形成する
ので、開口部を設けるための工程を省略でき、製造が容
易になるとともに、微細なトランジスタを形成でき、集
積度が向上する。

【００４６】なお、実施の形態１及び実施の形態２にお
いて、シリコン窒化膜を用いて空隙１０を形成したが、
これに限らず、後の工程で浸式エッチングによりチャネ
ルシリコン膜３等に影響を与えることなく、選択的に除
去できる材料であれば何でもよい。もっとも、堆積と除
去の間に入る減圧ＣＶＤ工程の温度（約６００℃）に耐
えられることが望ましい。

【００４７】また、シリコン窒化膜を除去する工程にお
いて、これを全て除去しなくてもよい。つまり、チャネ
ルシリコン膜３の下部に、必要な空隙１０が存在し、ゲ
ート電極６がチャネルシリコン膜３を挟むように形成で
きればよい。

【００４８】なお、上記の説明において、ＧＡＡトラン
ジスタを備える半導体装置を例にとり説明したが、薄膜
トランジスタを有する半導体装置はもちろんのこと、さ
らには、他の開口部を有する半導体装置の製造について
も適用できる。また減圧ＣＶＤを用いた場合について説
明したが、他の薄膜形成法を用いてもよりことは、言う
までもない。

【００４９】実施の形態３．なお、上記実施の形態２に
おいて、図６（ｃ）のようにチャネルシリコン膜３をブ
リッジ状に形成した時点で、図１０に示すようにその中
央部が垂れて第１のシリコン酸化膜２に接触してしまう
こと（以下、単に「垂れ」と記す）がある。これは、主
に、ブリッジの両端のチャネルシリコン膜３（シリコン
基板１に垂直に設けられ、ブリッジを支える部分）が十
分な厚みをもたず、ブリッジを支えきれないために生じ
るものであり、チャネル長（ブリッジ長）が長いほど、
ブリッジの高さが低いほど、また、チャネルシリコン膜
３が薄いほど発生しやすい。

【００５０】この実施の形態３は、図１１（ｃ）に示す
ように、チャネルシリコン膜３のブリッジの支柱部分に
シリコン酸化膜１３による枠パターン１４ａ，１４ｂを
設け、ブリッジを十分に支えられるようにして垂れを防
止するものである。このとき、チャネルシリコン膜３の
支柱部分及び枠パターン１４ａ，１４ｂがブリッジ部分
のチャネルシリコン膜３を支える。

【００５１】次に、この実施の形態３の半導体装置の製
造方法について説明する。まず、実施の形態２の場合と
同様にしてシリコン基板１、第１のシリコン酸化膜２に
重ねて、チャネルシリコン膜３をブリッジ状にして空隙
１０を設けるためのシリコン窒化膜９を形成する（図１
１（ａ））。このときのＢ−Ｂ’矢視断面図を図１２
（ａ）に示す。

【００５２】次に、ＣＶＤ法により、全面にシリコン酸
化膜１３を１０００Å程度堆積する（図１２（ｂ））。
その後、ＲＩＥ等の異方性ドライエッチングによりシリ
コン酸化膜１３をエッチングすると、シリコン窒化膜９
の側面にサイドウオール状にシリコン酸化膜１３が残
る。これが枠パターン１４ａ，１４ｂとなる（図１２
（ｃ））。

【００５３】その後、チャネルシリコン膜３を堆積して
所望のパターンに形成する（図１１（ｂ）、図１２
（ｄ））。そして、シリコン窒化膜９を除去すると枠パ
ターン１４ａ，１４ｂにより補強されたブリッジ状のチ
ャネルシリコン膜３が得られる（図ユ１（ｃ），図１２
（ｅ））。この枠パターン１４ａ，１４ｂがブリッジ部
のチャネルシリコン膜３を支えるので垂れが生じにくく
なる。

【００５４】なお、枠パターン１４ａ，１４ｂは、ブリ
ッジの両端に設けられるのでゲート電極６によるチャネ
ル形成を妨げない。

【００５５】実施の形態４．実施の形態３では、ブリッ
ジの両脇にシリコン酸化膜による枠パターンを設けるこ
とによりブリッジの垂れを防止したが、ブリッジとシリ
コン基板との間のシリコン窒化膜９を全て除去してしま
わずにその一部を支柱部分として残し、ブリッジを支え
るようにして垂れを防止してもよい。例えば、１００−
Ａ程度の厚みのシリコン窒化膜を支柱部分として残せば
ブリッジ部分を支えることができる。

【００５６】次に、この実施の形態４の半導体装置の製
造方法について説明する。実施の形態２の工程によりシ
リコン窒化膜９上にチャネルシリコン膜３を形成する
（図１３（ｂ）、図１４（ｂ））。次のシリコン窒化膜
９を熱リン酸で除去する工程において、エッチング液に
浸す時間を、シリコン窒化膜９を完全に除去するために
必要な時間より少し短く設定することにより、シリコン
窒化膜９の一部をブリッジの支柱部分１５として残すこ
とができる（図１３（ｃ）、図１４（ｃ））。ブリッジ
部のシリコン窒化膜９に対するエッチングは、ブリッジ
の両側から行われるからブリッジのほぼ中央に支柱部分
１５が形成される。以下の工程は、実施の形態２の場合
と同様である（図１４（ｄ）（ｅ））。

【００５７】ところで、図１３（ｃ）からわかるよう
に、支柱部分１５はブリッジの全長、すなわち、空隙１
０側のチャネルの全長にわたって形成されているが、支
柱部分１５はチャネルシリコン膜３中を流れる電流の方
向と平行に設けられているので、支柱部分１５によりチ
ャネルが形成されない部分が生じても、チャネルの電流
の流れは妨げられないので問題はない。

【００５８】なお、この実施の形態４は、実施の形態１
に示される開口部をもつ半導体装置にも適用できる。

【００５９】実施の形態５．上記実施の形態３及び４に
おいて、枠パターン１４あるいは支柱部分１５によりブ
リッジ状のチャネルシリコン膜３を支えることによりそ
の垂れを防止したが、垂れが生じないようにブリッジの
形状を設計することにより垂れを防止してもよい。図１
５に示すように、チャネル長をＬ、ブリッジ高さをｈ、
チャネルシリコン膜３の厚みｔとしたとき、チャネルシ
リコン膜３の垂れはチャネル長Ｌが長い程発生しやす
い。

【００６０】いくつかの実験結果を図１６に示す。プロ
ットＡ〜Ｃは、ブリッジの高さｈが０．２μｍの場合の
実験結果である。プロットＡはチャネル長Ｌ＝１μｍで
チャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、
このとき垂れは生じない。プロットＢはチャネル長Ｌ＝
２μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの
場合で、このときも垂れは生じない。プロットＣはチャ
ネル長Ｌ＝８μｍでチャネルシリコン膜の厚みｔ＝０．
０６μｍの場合で、このときは垂れが生じる。

【００６１】この実験結果によると、ブリッジの高さｈ
が０．２μｍの場合において、チャネル長Ｌがチャネル
シリコン膜３の厚さの４０倍以上のときに垂れが発生す
る。つまり、同図の実線の直線ｔ（μｍ）＝Ｌ（μｍ）
／４０を境界として、下側の領域において垂れが生じる
が、上側の領域において垂れは生じない。このことから
わかるように、チャネル長Ｌをチャネルシリコン膜３の
厚さｔの４０倍以内とすればよい。 Ｌ≦４０ｔ

【００６２】なお、図１６には、ブリッジ高さｈ＝０．
１μｍ及び０．３μｍの場合の垂れが生じる限界のグラ
フが一点鎖線で示されている。

【００６３】なお、大きいチャネル長Ｌを備えるトラン
ジスタが必要なときに、上記条件を満足できなくなる場
合が考えられる。そのときは、図１７（ａ）、（ｂ）に
示された断面図及び平面図のように、上記の条件を満足
する短いチャネル長Ｌ／３を備える３つのトランジスタ
から１つのトランジスタを構成するようにしてもよい。
このとき、３つのトランジスタのそれぞれのゲートは並
列に接続され、３つのトランジスタは１つのゲート信号
により駆動される。なお、分割数は３に限らず２，４，
５、・・・でもよい。

【００６４】なお、この実施の形態４は、実施の形態１
に示される開口部をもつ半導体装置にも適用できる。

【００６５】実施の形態６．実施の形態５において、チ
ャネル長Ｌとチャネルシリコン膜の厚さｔとの関係に着
目したが、チャネル長Ｌとブリッジ高さｈとの関係に着
目して垂れが生じないようにブリッジの形状を定めても
良い。

【００６６】一般的に、ブリッジの高さｈが高い場合、
間隔が十分にあるから、チャネルシリコン膜３が垂れて
第１のシリコン酸化膜２に接触することはなくなる。チ
ャネルシリコン膜３と第１のシリコン酸化膜２とが接触
しなければゲート電極６がチャネルシリコン膜３を包み
込むように形成され、ＧＡＡトランジスタを構成するこ
とができる。図ユ６の実験結果において、垂れの生じる
限界は、チャネルシリコン膜の厚みｔ＝０．１μｍのと
き、チャネル長Ｌ＝４μｍ、ブリッジ高さｈ＝０．２μ
ｍであり、ブリッジ高さｈが０．２μｍより高くなると
垂れは生じず、逆に、０．２μｍより低くなると垂れが
生じる。このように、ブリッジの高さｈがチャネル長Ｌ
の２０分の１以上あればよい。よって、ブリッジの高さ
ｈをチャネル長Ｌの２０分の１以上とすればよい。 Ｌ≦ｈ／２０

【００６７】なお、この実施の形態４は、実施の形態１
に示される開口部をもつ半導体装置にも適用できる。

【００６８】実施の形態７．上記実施の形態１及び２に
おいて、熱リン酸でシリコン窒化膜９を除去した。この
とき、チャネルシリコン膜３の下のシリコン窒化膜９は
横方向からのみエッチングされる。したがって、この部
分のシリコン窒化膜９を完全に除去するにはチャネル幅
Ｗに対応して所定の時間だけエッチングする必要があ
る。しかし、１つのシリコン基板１上に形成される複数
のトランジスタのチャネル幅Ｗが一定でなく、広狭さま
ざまである場合において、広いチャネル幅Ｗのシリコン
窒化膜９を完全に除去できないという不都合があった。
例えば、図１８（ａ）のようにチャネル幅Ｗが１μｍで
あるとき、エッチングによる侵食の幅ｔ’は０．５μｍ
程度でよい。一方、チャネル幅Ｗが１０μｍであると
き、侵食の幅がｔ’＝０．５μｍ程度ではシリコン窒化
膜９はほとんど除去されない。

【００６９】そこで、広いチャネル幅Ｗのトランジスタ
が必要な場合において、狭いチャネル幅Ｗをもつ、いく
つかのトランジスタに分割し、これらトランジスタから
１つのトランジスタを構成することで解決できる。

【００７０】例えば、図１９（ａ）、（ｂ）により示さ
れた断面図及び平面図のように、短いチャネル幅Ｗ／３
を備える３つのトランジスタから１つのトランジスタを
構成するようにしてもよい。このときのチャネル幅Ｗ／
３は、図示しない他のトランジスタのチャネル幅と等し
いとする。これら３つのトランジスタのそれぞれのソー
ス及びドレインは並列に接続され、３つのトランジスタ
は共通の１つのゲート信号により駆動される。このとき
の分割数は３に限らず２，４，５、・・・でもよい。

【００７１】なお、このときのチャネルシリコン膜３−
１と３−２との間隔、及びチャネルシリコン膜３−２と
３−３との間隔ａは、ウエットエッチングの熱リン酸が
浸透する間隔でなければならないので、０．５μｍ以上
が望ましい。

【００７２】なお、この実施の形態４は、実施の形態１
に示される開口部をもつ半導体装置にも適用できる。

【００７３】実施の形態８．チャネルシリコン膜３はポ
リシリコンであり、結晶中に多くのグレイン（結晶粒）
を含む。この、グレインの境界である粒界や格子欠陥に
より、オフ時のリーク電流が増大したり、オン時のドレ
イン電流が減少してしまう問題があった。この実施の形
態８は、実施の形態１及び実施の形態２の構造におい
て、チャネルシリコン膜３に対して熱酸化処理を行い、
電気特性を向上させることのできる製造方法を提供す
る。

【００７４】具体的には、実施の形態１の場合、図２
（ａ）のようにチャネルシリコン膜３が開口部４上に形
成された工程Ｄの後に、７００℃〜１０００℃でｄｒｙ
０_２又はｗｅｔ０_２雰囲気の下で熱酸化処理を行う。ま
た、実施の形態２の場合、図６（ｃ）のようにチャネル
シリコン膜３がブリリジ状に形成された工程Ｃの後に同
様の処理を行えばよい。

【００７５】この処理により、ブリッジ状のチャネルシ
リコン膜３は、上下左右の全面から熱酸化を受ける。す
ると、酸化された部分からシリコン原子が放出され、こ
れは余剰シリコンとなる。この余剰シリコンは、格子欠
陥の部分のシリコン原子と結合するので格子欠陥が解消
される。同様に、余剰シリコンは粒界のシリコン原子と
結合するので粒界の格子欠陥が低減されて、粒界による
影響洲氏減される。

【００７６】この熱酸化処理による結晶性の向上は、余
剰シリコンが多いほど大きいから、酸化される面積が大
きいほど結晶性が向上することになる。したがって、こ
の熱酸化処理は、上述のようにチャネルシリコン膜３の
４面が露出している状態で行うのが望ましい。この実施
の形態８の製造方法では４面から処理を行うから、従来
の上面からだけの熱酸化処理に比べ、非常に高い効果を
得ることができる。

【００７７】このように熱酸化処理を行うことにより、
結晶性が向上し、電気特性が向上する。なお、これによ
り形成された熱酸化膜は、そのままトランジスタのゲー
ト絶縁膜として使ってもよいし、いったん除去して別途
ゲート絶縁膜をＣＶＤ法等で形成してもよい。

【００７８】実施の形態９．実施の形態１及び実施の形
態２において、図１（ｃ）及び図６（ｂ）に示されたよ
うに、チャネルシリコン膜３がダミー材料であるシリコ
ン窒化膜９に直接接触している。この状態において、シ
リコン窒化膜９中の窒素がチャネルシリコン膜３の中に
入り、ドナーになることがある。これにより、チャネル
シリコン膜３の電気的特性が不安定になることがある。
そこで、この実施の形態９は、両者の間に酸化膜を形成
して直接接触を防止し、かかる弊害を防止するための半
導体装置の製造方法である。

【００７９】次に具体的な製造方法について説明する。
説明の便宜上、実施の形態３のトランジスタを例に取り
説明する。まず、シリコン基板１、第１のシリコン酸化
膜２に重ねてシリコン窒化膜９を形成する（図２０
（ａ））。次に、シリコン酸化膜１３を形成する（図２
０（ｂ））。次に、ＲＩＥによりシリコン酸化膜１３を
除去し、シリコン窒化膜の側面にサイドウオール状の枠
パターン１４ａ，１４ｂを形成する（図２０（ｃ））。
ここまでの工程は、実施の形態３の場合と同じである。

【００８０】次に、実施の形態３の場合と異なり、チャ
ネルシリコン膜３を形成する前に、第１のシリコン酸化
膜２、シリコン窒化膜９、枠パターン１４ａ，１４ｂの
上にシリコン酸化膜１８をＣＶＤ法により２００Åの厚
みに形成する（図２０（ｄ））。

【００８１】その後、シリコン酸化膜１８の上にチャネ
ルシリコン膜３を形成する（図２１（ａ））。次に、シ
リコン窒化膜９をエッチングにより除去する（図２１
（ｂ））。さらに、空隙１０部分において露出したシリ
コン酸化膜１４を、フッ酸により除去する（図２１
（ｃ））。その後、第２のシリコン酸化膜５、ゲート電
極６を形成するのは実施の形態３の場合と同じである
（図２１（ｄ））。

【００８２】ここで、図２１（ｃ）においてブリッジ部
分の酸化膜１８を除去するのは、チャネルが形成される
部分におけるゲートの酸化膜の厚みが不均一になるのを
防止するためである。もし酸化膜１８を除去しなけれ
ば、図２１（ｄ）において第２のシリコン酸化膜５を形
成した際に、空隙１０側の酸化膜の厚みは、第２のシリ
コン酸化膜５の厚みと酸化膜１８の厚みの合計となる。
一方、空隙１０の反対側の酸化膜の厚みは第２のシリコ
ン酸化膜５の厚みとなる。したがってゲート電極６の酸
化膜の厚みがチャネルシリコン膜３の上下で異なること
になる。ＧＡＡトランジスタにおいて、酸化膜は薄い方
が望ましく、かつ、チャネルの特性が上下で均一である
ことが望ましい。

【００８３】なお、シリコン酸化膜１８の厚みが十分薄
く、トランジスタの特性の点で問題が生じなければ、シ
リコン酸化膜１８を除去する図２１（ｃ）の工程を省略
してもよい。

【００８４】実施の形態１０．実施の形態１及び２にお
いて、熱リン酸によるエッチングによりシリコン窒化膜
９を除去するとき、そのエッチング速度は、１分間に５
０Å程度と非常に小さいためエッチングの処理時間が長
くかかっていた。例えば、トランジスタのゲート幅Ｗが
０．６μｍである場合、エッチングに要する時間は約１
２０分である。

【００８５】そこで、この実施の形態１０は、実施の形
態１の工程Ｂあるいは実施の形態２の工程Ａにおいて、
シリコン窒化膜をＬＰ−ＣＶＤ法でなくプラズマＣＶＤ
法で形成することにより、エッチングに要する時間を短
縮するものである。プラズマＣＶＤ法により堆積された
シリコン窒化膜の密度が小さいため、熱リン酸によるエ
ッチング速度はＬＰ−ＣＶＤ法の窒化膜に比べて５０％
以上速くなる。したがって、実施の形態１及び実施の形
態２においてシリコン窒化膜８、９を除去するための時
間が、半分になる。

【００８６】実施の形態１１．また、実施の形態２の図
６において、下地の第１のシリコン酸化膜２をＬＰ−Ｃ
ＶＤ法で形成したシリコン窒化膜に、そして、シリコン
窒化膜９をＬＰ−ＣＶＤ法で形成したシリコン酸化膜に
入れ換えてもよい。シリコン酸化膜はフッ酸によりエッ
チングできるので、フッ酸を用いてブリッジを形成する
ことができる。そして、フッ酸によるシリコン酸化膜の
エッチング速度は、５００から６０００Åと非常に速い
ため、短時間でブリッジ形成ができる。

【００８７】なお、実施の形態１の図１において、下地
の第１のシリコン酸化膜２をＬＰ−ＣＶＤ法で形成した
シリコン窒化膜に、シリコン窒化膜８をＬＰ−ＣＶＤ法
で形成したシリコン酸化膜に入れ換えても同様の効果を
奏する。

【００８８】実施の形態１２．また、実施の形態２の図
６において、下地の第１のシリコン酸化膜２をそのまま
に、そして、シリコン窒化膜９をＢＳＧ，ＰＳＧ等の不
純物を含む膜を用いてもよい。ＢＳＧ（ボロンシリケー
トガラス）はボロンを含むシリコン酸化膜であり、ＰＳ
Ｇ（リンシリケートガラス）はリンを含むシリコン酸化
膜であり、いずれもＣＶＤ法で形成される。これらＢＳ
Ｇ，ＰＳＧの膜のエッチングはフッ酸により行われ、そ
のエッチング速度はシリコン酸化膜のエッチング速度よ
りも２倍以上速い。さらに、このエッチングによりＢＳ
Ｇ，ＰＳＧを選択的に除去することができる。エッチン
グの際のＢＳＧとシリコン酸化膜との選択比は４０程度
である。

【００８９】したがって、この実施の形態によれば、実
施の形態１においてシリコン窒化膜９を除去するための
時間が、半分になる。

【００９０】なお、実施の形態１の図１において、シリ
コン窒化膜８をＢＳＧ，ＰＳＧに入れ換えても同様の効
果を奏する。

【００９１】実施の形態１３．実施の形態１及び実施の
形態２において、チャネルシリコン膜を形成した後にゲ
ートシリコン膜を形成したが、この順序を逆にして、ゲ
ートシリコン膜を形成した後にチャネルシリコン膜を形
成するようにしてもよい。

【００９２】次に、この実施の形態のトランジスタの製
造方法を、実施の形態２の図８と類似する図２１に基づ
き説明する。シリコン基板１、第１のシリコン酸化膜２
に重ねてシリコン窒化膜９を形成する（図２２
（ａ））。その後、シリコン窒化膜９に重ねてポリシリ
コンを堆積しゲート電極６を形成する（図２２
（ｂ））。次に、エッチングによりシリコン窒化膜９を
除去してゲート電極６をブリッジ状に形成する（図２２
（ｃ））。

【００９３】以下、実施の形態２の場合と同様に、表面
に第２のシリコン酸化膜５を形成する（図２２
（ｄ））。その後、チャネルシリコン膜３をゲート電極
６を覆うように形成する（図２２（ｅ））。

【００９４】このように、実施の形態２において、チャ
ネルシリコン膜３とゲートシリコン膜６の役割を入れ換
えて形成することにより、この実施の形態によるトラン
ジスタは、ゲート電極６のポリシリコン膜の周囲にチャ
ネルシリコン膜３が巻き付いた構造になる。この実施の
形態によるトランジスタにおいて、チャネルシリコン膜
３の内部全体に電流が流れるので、実施の形態２のトラ
ンジスタの効果であるチャネルコンダクダンスが従来の
２倍以上になるという効果は得られない。しかし、ゲー
ト電極６の上下それぞれにチャネル面が形成され、ソー
スとドレイン間のチャネルが２つになるため、電流駆動
能力が２倍になるという効果が得られる。

【００９５】上記の説明において、実施の形態２の製造
方法を例にとり説明したが、実施の形態１の製造方法に
も適用できる。

【００９６】実施の形態１４．従来のＴＦＴにおいて、
チャネルシリコン膜の厚みはＣＶＤ法でデポしたポリシ
リコンの厚みで決まっており、チャネル部だけ厚くする
ことはできなかった。この実施の形態１４では、上記実
施の形態１３の製造方法に基づきチャネル部のみ厚くす
ることを可能にする。

【００９７】この実施の形態のＴＦＴの特徴は、図２３
に示すように、ブリッジ状に形成されたゲート電極６の
高さｔ_２をチャネルシリコン膜３の厚みｔ_１の２倍以内
とする点である。

【００９８】次に、ゲート電極６の高さｔ_２とチャネル
シリコン膜３の厚みｔ_１とが、ｔ_２≦２ｔ_１の関係を満
足するように設定すると、図２３の構造のＴＦＴが得ら
れることの理由について、図２５に基づいて説明する。

【００９９】ゲート電極６のブリッジの高さｔ_２が、後
に堆積されるチャネルシリコン膜３の厚みｔ_１の２倍で
あるとする（図２５（ａ））。ＣＶＤ法によるチャネル
シリコン膜の堆積工程において、シリコン基板１上の第
２のシリコン酸化膜５上にチャネルシリコン膜３が堆積
されるとともに、ゲート電極６の全周にチャネルシリコ
ン膜３が堆積される（図２５（ｂ））。このチャネルシ
リコン膜の堆積工程が継続するにつれて、その厚みは次
第に増して来る（図２５（ｃ））。図から分かるよう
に、空隙１０は、ゲート電極６の下面に堆積されたチャ
ネルシリコン膜３と、シリコン基板１上に堆積されたチ
ャネルシリコン膜３との両方により埋められる。したが
って、空隙１０におけるチャネルシリコン膜３成長速度
は、シリコン基板１上における成長速度やゲート電極６
の上面における成長速度の２倍程度となる。このことよ
り、ゲート電極６の高さがチャネルシリコン膜３の厚み
の２倍であっても、空隙１０はチャネルシリコン膜３に
より隙間なく埋められるのである。

【０１００】ところで、一般に、ポリシリコン膜のグレ
イン径は、ポリシリコン膜が厚いほど大きくなる（図２
４）。したがって、この実施の形態１４のＴＦＴの構造
によれば、チャネルが形成される部分であるシリコン基
板１とゲート電極６との間のチャネルシリコン膜が他の
部分に比べ厚いのであるから、このチャネル部分のチャ
ネルシリコン膜３のグレインは他の蔀分に比べ大きくな
り、このトランジスタのオン時のドレイン電流が向上す
る。また、オフ時のドレイン電流はドレイン端で発生
し、その大きさは発生部分の体積で決まるので、オフ時
のドレイン電流はチャネルシリコン膜３自体の厚みｔ_１
に関係し、チャネル部分の厚みｔ_２に関係しない。した
がって、オフ時のドレイン電流が大きくなることはな
い。

【０１０１】さらに、形成されるチャネルシリコン膜３
の膜厚ｔ_１は、チャネル部分の膜厚ｔ_２の１／２である
から、全面に膜厚ｔ_２のチャネルシリコン膜３を形成す
る場合と比ベエッチングしやすく、チャネルシリコン膜
３のパターニングが容易になるという利点がある。

【０１０２】なお、ゲート電極６のブリッジの高さｔ_２
がチャネルシリコン膜の厚さｔ_１の２倍を越える場合に
は、ブリッジの下の空隙１０はチャネルシリコン膜によ
り埋めつくされず、多少の隙間が生じる。

【０１０３】以上のように、この実施の形態１４による
方法により製造されたトランジスタは、オフ時のドレイ
ン電流が大きくなることなくオン時のドレイン電流が増
大するという特徴、及びトランジスタのパターニングが
容易であるという優れた特徴を有する。

【０１０４】実施の形態１５．実施の形態１３及び１４
において示されたゲート電極をチャネルシリコン膜の前
に形成するプロセスにより製造されたトランジスタは、
ＧＡＡ構造ではない。この実施の形態１５のトランジス
タの製造方法は、ゲート電極を先に形成するプロセスを
採用しつつ、チャネルシリコン膜の上下にゲート電極を
設けることのできるものである。

【０１０５】図２６及び図２７は、この実施の形態によ
る半導体装置の構造及びこの半導体装置の製造方法を説
明するための斜視図であり、図２８及び図２９は、図２
６及び図２７のＡ−Ａ’矢視断面図である。これらの図
において、２２はシリコン基板１の上の第１のシリコン
酸化膜２に重ねて形成された第１のゲートシリコン膜、
２３はシリコン窒化膜９及び第１のゲートシリコン膜２
２に重ねて形成された第２のゲートシリコン膜、２４は
第１のゲートシリコン膜２２及び第２のゲートシリコン
膜２３を所定の形状にパターニングしてゲート電極を形
成するためのレジスト膜である。

【０１０６】次に製造方法について、図２６〜図２９に
基づき説明する。 工程Ａ シリコン基板１上に、例えば、熱酸化法によって１００
０Å程度のシリコン酸化膜２を形成する。その表面に、
減圧ＣＶＤ法（６００〜７００℃）によりリンを添加し
た第１のゲートシリコン膜２２を例えば１５００Å程度
堆積させる。さらに、減圧ＣＶＤ法（６００〜７００
℃）によりシリコン窒化膜９を例えば２０００Å堆積さ
せる。次に、このシリコン窒化膜９を、目的のトランジ
スタのチャネルの長さに対応して線状にパターニングす
る（図２６（ａ）、図２８（ａ））。

【０１０７】工程Ｂ 次に、リンを添加した第２のゲートシリコン膜２３を減
圧ＣＶＤ法により例えば１０００Å堆積させる（図２６
（ｂ）、図２８（ｂ））。

【０１０８】工程Ｃ 次に、表面にレジストを塗布した後に、リソグラフィ技
術により、レジスト膜２４を形成すべきトランジスタの
活性層のパターンに対応するようにパターニングする。
そして、第２のゲートシリコン膜２３とこのレジストパ
ターンとが同一になるようにエッチング加工を行う（図
２６（ｃ）、図２８（ｃ））。なお、図２６（ｃ）にお
いて、第２のゲートシリコン膜２３に対してのみエッチ
ングを行っているが、このとき同時に下の第１のゲート
シリコン膜２２の一部に対してエッチングしてもよい。

【０１０９】工程Ｄ 次に、レジストパターン２４を残したまま、１５０℃程
度のリン酸溶液に浸すことによりシリコン窒化膜９を全
て除去する。これにより、第１のゲートシリコン膜２２
と第２のゲートシリコン膜２３との間には空隙１０が形
成され、第２のゲートシリコン膜２３はブリッジ状にな
る（図２７（ａ）、図２８（ｄ））。

【０１１０】工程Ｅ 次に、レジストパターン２４をマスクとして用い、第１
のゲートシリコン膜２２に対してプラズマによるポリシ
リコンェッチングを行い、第１のゲートシリコン膜２２
を形成すべきトランジスタに対応してパターニングす
る。その後、レジスト２４を酸素プラズマにより全面的
に除去する（図２７（ｂ）、図２９（ａ））。

【０１１１】工程Ｆ 次に、減圧ＣＶＤ法（４００〜９００℃）を用いて、全
面にゲート絶縁膜となる第２のシリコン酸化膜５を所定
の厚み（例えば２００Å）堆積させる。この処理によ
り、第１のシリコン酸化膜２上はもとより、第１のゲー
トシリコン膜２２上及び空隙１０の周囲に第２のシリコ
ン酸化膜５が形成される（図２９（ｂ））。次に減圧Ｃ
ＶＤ法により、チャネルシリコン膜３を、第２のシリコ
ン酸化膜５上の全面に所定の厚さ（例えば２０００Å）
堆積させる。このとき、ブリッジ状の第２のゲートシリ
コン膜２３の下の空隙ユＯの中も、チャネルシリコン膜
３で満たされる（図２９（ｃ））。

【０１１２】このチャネルシリコン膜３に対しリソグラ
フィーを用いてパターニングを行い、所望のパターンに
加工する（図２７（ｃ）、図２９（ｄ））。そして、後
工程でヒ素イオンを注入することにより、トランジスタ
のソース部及びドレイン部を形成する。なお、この実施
の形態による製造方法において、実施の形態２の場合と
異なりソース・ドレインを形成するためのイオンの注入
の際にゲート電極２２、２３をマスクにすることができ
ないので、まずマスクとなるレジストパターンを形成
し、それからヒ素イオンを注入する。

【０１１３】なお、この実施の形態において、シリコン
窒化膜９を、ＣＶＤ法によるシリコン酸化膜で置き換え
ることができる。シリコン酸化膜はエッチングレートの
大きいフッ酸により除去できて、プロセスが容易にな
る。

【０１１４】この実施の形態の製造方法によるトランジ
スタにおいて、形成されるチャネル面は合計３つにな
る。第１のゲートシリコン膜２２と第２のゲートシリコ
ン膜２３とに挟まれたチャネルシリコン膜３において、
チャネルは上下それぞれに生じる。また、第２のゲート
シリコン膜２３の上に形成されたチャネルシリコン膜３
において、チャネルはゲート電極側に１つ生じる。この
ように、チャネルが合計３面に生じることにより、この
実施の形態の製造方法によるトランジスタは、非常に大
きな電流駆動能力を備えることができる。また、この実
施の形態の製造方法によれば、チャネルシリコン膜をゲ
ートシリコン膜の後に形成するプロセスにおいても、ゲ
ートオールアラウンド構造を実現することができる。

【０１１５】実施の形態１６．なお、実施の形態１５に
おいて、チャネルシリコン膜が３ａ，３ｂの２層からな
るトランジスタを示したが、チャネルシリコン膜を３
層、４層と多層にしてもよい。

【０１１６】図３０にチャネルシリコン膜が５層からな
るトランジスタの断面図を示す。同図において、１はシ
リコン基板、２はシリコン基板１の上に形成された第１
のシリコン酸化膜である。２２、２３はそれぞれ第１、
第２のゲートシリコン膜、２５〜２７は、それぞれ第３
〜第５のゲートシリコン膜であり、これらは順番に堆積
されている。第１のゲートシリコン膜２２と第２のゲー
トシリコン膜２３との間にはチャネルシリコン膜３ａが
形成され、第２のゲートシリコン膜２３と第３のゲート
シリコン膜２５との間にはチャネルシリコン膜３ｂが形
成され、第３のゲートシリコン膜２５と第４のゲートシ
リコン膜２６との間にはチャネルシリコン膜３ｃが形成
され、第４のゲートシリコン膜２６と第５のゲートシリ
コン膜２７との間にはチャネルシリコン膜３ｄが形成さ
れている。さらに、第５のゲートシリコン膜２７の上に
はチャネルシリコン膜３ｅが形成されている。

【０１１７】図３０のトランジスタにおいて、第１のゲ
ートシリコン膜２２及び第２のゲートシリコン膜２３に
より、チャネルシリコン膜３ａの両面にチャネル面が形
成される。同様に、チャネルシリコン膜３ｂ〜３ｄの両
面にチャネル面が形成される。そして、チャネルシリコ
ン膜３ｅの下面に１つのチャネル面が形成される。した
がって、図３０のトランジスタは、９つのチャネル面を
有し、電流駆動能力が著しく向上する。

【０１１８】次に、図３０のトランジスタの製造方法に
ついて説明する。実施の形態１５の工程を複数回繰り返
すことにより、ゲートシリコン膜とシリコン窒化膜を多
層に積み重ねることができる。その後、最も上にあるゲ
ートシリコン膜からパターニングとシリコン窒化膜除去
を繰り返すことによりブリッジ状のゲートシリコン膜を
多層積み重ねた構造を得ることができる。その後、実施
の形態１５と同様にゲート絶縁膜とチャネルシリコンと
を順番に堆積すると、図３０に示すようにチャネルシリ
コン膜が５つ重ねられたトランジスタが形成できる。な
お、チャネルシリコン膜を５つ以上重ねる場合も同様で
ある。

【０１１９】以下、各実施の形態で述べた半導体装置に
おける効果を列挙すると次の通りである。第１に、絶縁
膜が形成された半導体基板との間に空間部を設けて形成
されたチャネル部材と、上記チャネル部材を覆うように
形成され、上記チャネル部材の両面にチャネルを生じさ
せる制御電極とをもつトランジスタを備えた半導体装置
において、上記チャネル部材を多結晶半導体で構成した
ので、薄膜形成法によりチャネル部材を形成できて、ト
ランジスタを重ねることが可能となり、半導体装置の集
積度を向上することができる。

【０１２０】第２に、上記半導体基板と上記チャネル部
材との間に上記チャネル部材を支持する支持部材をチャ
ネルの電流の流れを妨げないように設けたので、チャネ
ル部材が半導体基板と接触することを防止できてトラン
ジスタの性能の劣化を防止できる。

【０１２１】第３に、上記チャネル部材に形成されるチ
ャネルの長さを、上記チャネル部材が上記半導体基板に
接触しないように、上記チャネル部材の厚みに対応して
短くしたので、チャネル部材が半導体基板と接触するこ
とを防止できてトランジスタの性能の劣化を防止でき
る。

【０１２２】第４に、上記チャネル部材に形成されるチ
ャネルの長さを、上記チャネル部材が上記半導体基板に
接触しないように、上記半導体基板と上記チャネル部材
との間隔に対応して短くしたので、チャネル部材が半導
体基板と接触することを防止できてトランジスタの性能
の劣化を防止できる。

【０１２３】第５に、上記制御電極を、上記チャネル部
材をそれぞれ異なる部分で覆う複数の制御電極部から構
成したので、チャネル部材が半導体基板と接触すること
防止しつつ、１つのトランジスタのチャネル長を長くす
ることができる。

【０１２４】第６に、上記チャネル部材を、上記制御電
極のそれぞれ異なる部分により覆われる複数のチャネル
部から構成したので、チャネル部材が半導体基板と接触
することを防止しつつ、１つのトランジスタのチャネル
幅を広くすることができる。

【０１２５】第７に、絶縁膜が形成された半導体基板と
の間に空間部を設けて形成されたチャネル部材と、上記
チャネル部材を覆うように形成され、上記チャネル部材
の両面にチャネルを生じさせる制御電極とをそれぞれも
つ複数のトランジスタを備える半導体装置において、上
記複数のトランジスタの上記チャネル部材の幅を、それ
ぞれ概略同じにしたので、それぞれのトランジスタにつ
いてチャネル部材を形成するための処理が同じになり、
同一の工程で処理できて生産性が向上する。

【０１２６】第８に、絶縁膜が形成された半導体基板
と、上記半導体基板に設けられた開口部と、上記開口部
をまたぐように形成されたチャネル部材と、上記チャネ
ル部材を覆うように上記開口部に形成され、上記チャネ
ル部材の両面にチャネルを生じさせる制御電極とをもつ
トランジスタを備えた半導体装置において、上記チャネ
ル部材を多結晶半導体で構成したので、薄膜形成法によ
りチャネル部材を形成できて、トランジスタを重ねるこ
とが可能になり半導体装置の集積度を向上させることが
できる。

【０１２７】第９に、上記開口部を、異方性エッチング
により形成し、レジストの開口限界以内の大きさとした
ので、微細なトランジスタが得られ、さらに半導体装置
の集積度が向上する。

【０１２８】第１０に、絶縁膜が形成された半導体基板
との間に空間部を設けて形成されたチャネル部材と、上
記チャネル部材を覆うように形成され、上記チャネル部
材の両面にチャネルを生じさせる制御電極とをもつトラ
ンジスタを備えた半導体装置において、上記チャネル部
材を多結晶半導体で構成するとともに、上記チャネル部
材を湾曲させて形成し、上記半導体基板との間に空間部
を有するブリッジ状に構成したので、薄膜形成法により
チャネル部材を形成できて、トランジスタを重ねること
が可能となり、半導体装置の集積度を向上させることが
できるとともに、製造工程が容易になる。

【０１２９】第１１に、上記チャネル部材の湾曲部に、
上記半導体基板と上記チャネル部材との間隔を保持する
保持部材を設けたので、チャネル部材が半導体基板と接
触することを防止できて、トランジスタの性能劣化を防
止できる。

【０１３０】第１２に、絶縁膜が形成された半導体基板
との間に空間部を設けて形成された制御電極と、上記制
御電極を覆うように薄膜形成法により形成され、上記制
御電極により複数のチャネルを生じるチャネル部材とを
もつトランジスタを備えたので、上記制御電極の両面の
チャネル部材にチャネルが発生し、トランジスタの電流
駆動能力が増加する。

【０１３１】第１３に、上記半導体基板と上記制御電極
との間隔を、上記チャネル部材の厚みより大きく、か
つ、形成時に隙間が生じない間隔としたので、チャネル
部分のポリシリコンのグレインが大きくなり、トランジ
スタのオン時のドレイン電流が増加する。

【０１３２】第１４に、絶縁膜が形成された半導体基板
上に設けられた第１の制御電極と、上記第１の制御電極
上に空間部を設けて形成された第２の制御電極と、上記
第２の制御電極を覆うように、薄膜形成法により形成さ
れたチャネル部材とを備え、上記第１の制御電極及び上
記第２の制御電極が上記空間部の上記チャネル部材の両
面にチャネルを生じさせるとともに、上記第２の制御電
極がこの制御電極上の上記チャネル部材にチャネルを生
じさせる構成としたので、上記チャネル部材の３面にチ
ャネルが発生し、トランジスタの電流駆動能力がさらに
増加する。

【０１３３】第１５に、絶縁膜が形成された半導体基板
上に、複数の制御電極と複数のチャネル部材とが交互に
重ねられて構成され、上記複数の制御電極が、これら制
御電極間に挟まれる上記チャネル部材の両面に、それぞ
れチャネルを生じさせる構成としたので、多くのチャネ
ルが発生し、トランジスタの電流駆動能力がさらに増加
する。

【０１３４】第１６に、半導体基板上に形成された絶縁
膜に、異方性エッチングにより開口部を形成する第１の
工程と、上記開口部にダミー部材を埋め込む第２の工程
と、上記絶縁膜及び上記ダミー部材に重ねてチャネル部
材を薄膜形成法により形成する第３の工程と、上記ダミ
ー部材を除去し、上記開口部に空隙を設ける第４の工程
と、上記チャネル部材の両側にチャネルを生じさせるト
ランジスタの制御電極としての薄膜を、上記チャネル部
材を覆うように上記チャネル部材上及び上記空隙に形成
する第５の工程とを備えたので、微細なトランジスタを
形成でき、半導体装置の集積度が向上する。

【０１３５】第１７に、半導体基板上に形成された絶縁
膜上に、ダミーパターンを形成する第１の工程と、上記
絶縁膜及び上記ダミーパターンに重ねてチャネル部材を
薄膜形成法により形成する第２の工程と、上記ダミーパ
ターンを除去し、上記チャネル部材と上記絶縁膜との間
に空隙を設ける第３の工程と、上記チャネル部材の両側
にチャネルを生じさせるトランジスタの制御電極として
の薄膜を、上記チャネル部材を覆うように上記チャネル
部材上及び上記空隙に形成する第４の工程とを備えたの
で、上記絶縁膜に開口部を設けるための工程を省くこと
ができ、製造が容易になるとともに、微細なトランジス
タを形成でき、半導体装置の集積度が向上する。

【０１３６】第１８に、上記ダミー部材を除去して空隙
を設けた後に、上記チャネル部材に対して熱処理を行い
表面に酸化膜を形成する工程を備えるので、上記チャネ
ル部材中の粒界及び格子欠陥が減少し、トランジスタの
特性が向上する。

【０１３７】第１９に、上記開口部にダミー部材を埋め
込んだ後に、上記ダミー部材上に酸化膜を形成する工程
を備えるので、上記ダミー部材とチャネル部材とが直接
接触することがなく、チャネル部材に不純物が混入しな
い。これによりトランジスタの電気特性が安定する。

【０１３８】第２０に、上記開口部に埋め込むダミー部
材を、シリコン窒化膜としプラズマＣＶＤ法により形成
するので、ダミー部材又はダミーパターンの除去に要す
る時間が短くなり、生産性が向上する。

【０１３９】第２１に、半導体基板上に形成された絶縁
膜を、シリコン窒化膜としＣＶＤ法により形成するとと
もに、上記開口部に埋め込むダミー部材を、シリコン酸
化膜としＣＶＤ法により形成するので、ダミー部材の除
去に要する時間が短くなり、生産性が向上する。

【０１４０】第２２に、上記開口部に埋め込むダミー部
材を、不純物を含むシリコン酸化膜としＣＶＤ法により
形成するので、ダミー部材の除去に要する時間が短くな
り、生産性が向上する。

【０１４１】第２３に、半導体基板上に形成された絶縁
膜上に、第１の制御電極を形成する第１の工程と、上記
第１の制御電極に重ねてダミーパターンを形成する第２
の工程と、上記第１の制御電極及び上記ダミーパターン
に重ねて第２の制御電極を形成する第３の工程と、上記
ダミーパターンを除去し、上記第１の制御電極と上記第
２の制御電極との間に空隙部を設ける第４の工程と、上
記第２の制御電極を覆うように、チャネル部材を上記第
２の制御電極上及び上記空隙部に形成する第５の工程と
を備えたので、多くのチャネルを発生させることがで
き、大きな電流駆動能力をもつトランジスタを製造でき
る。

【０１４２】

【０１４３】

【発明の効果】以上のように、この発明によれば、絶縁
膜が形成された半導体基板との間に空間部を設けて形成
された制御電極と、上記制御電極を覆うように薄膜形成
法により形成され、上記制御電極により複数のチャネル
を生じるチャネル部材とをもつトランジスタを備えたの
で、上記制御電極の両面のチャネル部材にチャネルが発
生し、トランジスタの電流駆動能力が増加する。

【０１４４】また、上記半導体基板と上記制御電極との
間隔を、上記チャネル部材の厚みより大きく、かつ、形
成時に隙間が生じない間隔としたので、チャネル部分の
ポリシリコンのグレインが大きくなり、トランジスタの
オン時のドレイン電流が増加する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の半導体装置及びそ
の製造方法を示す図である。

【図２】 この発明の実施の形態１の半導体装置及びそ
の製造方法を示す図である。

【図３】 この発明の実施の形態１の半導体装置及びそ
の製造方法を示す断面図である。

【図４】 この発明の実施の形態１の半導体装置及びそ
の製造方法を示す断面図である。

【図５】 この発明の実施の形態１における開口幅の説
明図である。

【図６】 この発明の実施の形態２の半導体装置及びそ
の製造方法を示す図である。

【図７】 この発明の実施の形態２の半導体装置及びそ
の製造方法を示す図である。

【図８】 この発明の実施の形態２の半導体装置及びそ
の製造方法を示す断面図である。

【図９】 この発明の実施の形態２の半導体装置及びそ
の製造方法を示す断面図である。

【図１０】 チャネルシリコン膜の垂れの説明図であ
る。

【図１１】 この発明の実施の形態３の半導体装置及び
その製造方法を示す図である。

【図１２】 この発明の実施の形態３の半導体装置及び
その製造方法を示す断面図である。

【図１３】 この発明の実施の形態４の半導体装置及び
その製造方法を示す図である。

【図１４】 この発明の実施の形態４の半導体装置及び
その製造方法を示す断面図である。

【図１５】 この発明の実施の形態５の半導体装置の説
明図である。

【図１６】 この発明の実施の形態５及び実施の形態６
の半導体装置に係る、チャネル長Ｌ、チャネルシリコン
膜ｔ、ブリッジ高さｈとブリッジの垂れの発生との関係
を示す図である。

【図１７】 この発明の実施の形態５の半導体装置を示
す平面図及び断面図である。

【図１８】 この発明の実施の形態７の半導体装置の説
明図である。

【図１９】 この発明の実施の形態７の半導体装置を示
す平面図及び断面図である。

【図２０】 この発甲の実施の形態９の半導体装置の製
造方法を示す図である。

【図２１】 この発明の実施の形態９の半導体装置の製
造方法を示す図である。

【図２２】 この発明の実施の形態１３の半導体装置の
製造方法を示す図である。

【図２３】 この発明の実施の形態１４の半導体装置を
示す断面図である。

【図２４】 この発明の実施の形態１４の半導体装置に
係る、ポリシリコン膜厚とポリシリコンの粒径との関係
を示す図である。

【図２５】 この発明の実施の形態１４の半導体装置の
製造方法を示す断面図である。

【図２６】 この発明の実施の形態１５の半導体装置及
びその製造方法を示す図である。

【図２７】 この発明の実施の形態１５の半導体装置及
びその製造方法を示す図である。

【図２８】 この発明の実施の形態１５の半導体装置及
びその製造方法を示す断面図である。

【図２９】 この発明の実施の形態１５の半導体装置及
びその製造方法を示す断面図である。

【図３０】 この発明の実施の形態１６の半導体装置を
示す断面図である。

【図３１】 従来の半導体装置及びその製造方法を示す
図である。

【図３２】 従来の半導体装置及びその製造方法を示す
断面図である。

【図３３】 従来の半導体装置及びその製造方法を示す
断面図である。

【符号の説明】

１シリコン基板、２ 第１のシリコン酸化膜、３ チャ
ネルシリコン膜、４開口部、５ 第２のシリコン酸化
膜、６ ゲート電極、８ シリコン窒化膜、９ シリコ
ン窒化膜、１０ 空隙、１１ ポリシリコン膜、１２
第２のポリシリコン膜、１３ シリコン酸化膜、１４
枠パターン、１５ 支柱部分、１６レジスト、１７ エ
ッチング開口部、１８ シリコン酸化膜、２１ 単結晶
シリコン膜、２２ 第１のゲートシリコン膜、２３ 第
２のゲートシリコン膜、２４レジストパターン。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/336 H01L 29/786

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁膜が形成された半導体基板との間に
   空間部を設けて形成された制御電極と、上記制御電極を
   覆うように薄膜形成法により形成され、上記制御電極に
   より複数のチャネルを生じるチャネル部材とを持つトラ
   ンジスタを備え、上記半導体基板上に形成される上記制御電極の高さ ｔ２
   が、半導体基板の上部に制御電極が形成されていない領
   域のチャネルシリコンの膜厚ｔ１よりも厚いことを特徴
   とする半導体装置。
2. 【請求項２】 上記制御電極の高さｔ２と上記チャネル
   シリコンの膜厚ｔ１とが、ｔ２≦２ｔ１の関係を満足す
   るよう設定されることを特徴とする請求項１記載の半導
   体装置。