JPH06333826A - 結晶成長方法および薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、非晶質の半導体層の所定領域に応
力集中領域を形成することで、固相成長法によって、所
定の領域に結晶成長を行うことを可能にし、この結晶を
用いて、素子特性に優れたＴＦＴの結晶を図る。 【構成】 結晶成長方法は、基体13上に凹状または凸状
の応力誘起部14を形成し、次いで応力誘起部14を含む上
記基体13上に非晶質の半導体層15を堆積して、応力誘起
部14の近傍における非晶質の半導体層15に応力集中領域
16を形成し、その後固相成長法によって、応力集中領域
16を核にして結晶17を成長させて結晶質の半導体層18を
形成する。あるいは非晶質の半導体層15の表面側に凹状
の応力誘起部14を形成して結晶17を成長させてもよい。
また図示はしないが、ＴＦＴの製造方法において、上記
結晶成長方法を用いてＴＦＴのチャネル領域やソース・
ドレイン領域を設ける層を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固相成長法による結晶
成長方法およびその結晶成長方法を用いて形成する薄膜
トランジスタの製造方法に関するものである。

【０００２】

【従来の技術】液晶表示装置の画素駆動用のトランジス
タ，その周辺素子のトランジスタ，負荷素子型のスタテ
ィックＲＡＭ（以下ＳＲＡＭと記す）等には、非晶質
（アモルファス）状シリコンあるいは多結晶シリコン
（ポリシリコン）の薄膜を用いた薄膜トランジスタ〔以
下ＴＦＴ（Thin Film Transistor）と記す〕が使われ
ている。そして、オン電流特性、サブスレッショルド特
性、オン／オフ電流比特性等に高性能を要求されるＴＦ
Ｔにおいては、通常多結晶シリコンが用いられている。

【０００３】しかし、多結晶シリコンは結晶シリコンに
比べ、シリコン原子の未結合手が高密度に存在している
ので、それら未結合手がスイッチング時においてリーク
電流の発生原因になっている。その結果、スイッチオン
時の動作速度を低下させる原因になっている。したがっ
て、ＴＦＴの特性を向上させるには、結晶欠陥が少ない
均一性に優れた多結晶シリコン薄膜を形成することが要
求される。

【０００４】そのような多結晶シリコン薄膜の形成方法
としては、化学的気相成長法や固相成長法等が提案され
ている。またリーク電流などの原因になる未結合手を減
少させる手段としては、多結晶シリコン薄膜中に水素を
ドーピングすることによって、未結合手に水素を結合さ
せるという、水素化技術が行われている。

【０００５】また固相成長法では、結晶の粒径を１μｍ
以上の大きさに形成することができる。そのような結晶
上に形成したＴＦＴでは、低リークで電流駆動能力が大
きなトランジスタ特性を得ることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、化学的
気相成長法によって、大きな粒径の結晶を成長させて多
結晶シリコン膜を形成すると、その膜厚は不均一にな
る。そして化学的気相成長法では、均一な膜厚の多結晶
シリコン膜を得ることは難しい。このため、多結晶シリ
コン膜を用いて素子特性の均一なトランジスタを形成す
ることが難しくなる。

【０００７】また固相成長法による多結晶シリコンの形
成方法では、結晶の形成位置がランダムであるため、結
晶と結晶との境界（粒界）がトランジスタのチャネル領
域に交わる場合が生じる。このように、粒界がチャネル
領域に交わると、リーク電流やしきい値電圧にばらつき
を生じ、トランジスタの信頼性が低下する。さらにはＴ
ＦＴのライフタイムが短くなる。

【０００８】本発明は、結晶欠陥を低減して均一に結晶
成長がなされる結晶成長方法およびその結晶成長方法を
用いた薄膜トランジスタの製造方法を提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた結晶成長方法および薄膜トランジ
スタの製造方法である。すなわち、結晶成長方法として
は、局部的に応力集中領域を有する非晶質の半導体層を
形成した後、固相成長法によって、応力集中領域を核に
して結晶を成長させて、多結晶あるいは単結晶よりなる
結晶質の半導体層を形成する。

【００１０】例えば、第１の工程で、基体上に凹状また
は凸状の応力誘起部を形成する。次いで第２の工程で、
応力誘起部を含む上記基体上に非晶質の半導体層を堆積
することにより、当該応力誘起部の近傍における当該非
晶質の半導体層に応力集中領域を形成する。続いて第３
の工程で、固相成長法によって、応力集中領域を核にし
て結晶を成長させて、多結晶あるいは単結晶よりなる結
晶質の半導体層を形成する。

【００１１】または、例えば第１の工程で、基体上に非
晶質の半導体層を堆積する。次いで第２の工程で、非晶
質の半導体層の表面側に凹状の応力誘起部を形成する。
続いて第３の工程で、固相成長法によって、応力誘起部
の近傍における非晶質の半導体層の応力集中領域を核に
して結晶を成長させて、多結晶あるいは単結晶よりなる
結晶質の半導体層を形成する。

【００１２】薄膜トランジスタの製造方法としては、第
１の工程で、基板上に絶縁層を形成した後、当該絶縁層
の上面側に凹状または凸状の応力誘起部を形成する。次
いで第２の工程で、応力誘起部を含む絶縁層上に非晶質
の半導体層を堆積して成膜することにより、当該応力誘
起部の近傍における当該非晶質の半導体層に応力集中領
域を形成する。続いて第３の工程で、固相成長法によっ
て、応力集中領域を核にして結晶を成長させて、多結晶
あるいは単結晶よりなる結晶質の半導体層を形成する。
そして第４の工程で、結晶質の半導体層の表面にゲート
絶縁膜を形成する。続いて第５の工程で、応力誘起部上
を除く結晶質の半導体層上に、ゲート絶縁膜を介してゲ
ート電極を形成する。その後第６の工程で、ゲート電極
の両側における結晶質の半導体層にソース・ドレイン領
域を形成する。

【００１３】別の薄膜トランジスタの製造方法として
は、第１の工程で、上面に絶縁層を形成してなる基体の
当該絶縁層上にゲート電極を形成する。次いで第２の工
程で、ゲート電極の表面にゲート絶縁膜を形成する。続
いて第３の工程で、ゲート絶縁膜を介してゲート電極を
覆う状態に、非晶質の半導体層を成膜する。そして第４
の工程で、ゲート電極上を除く非晶質の半導体層の上面
側に凹状の応力誘起部を形成して、当該応力誘起部の近
傍における非晶質の半導体層に応力集中領域を形成す
る。続いて第５の工程で、固相成長法によって、応力集
中領域を核にして結晶を成長させて、多結晶あるいは単
結晶よりなる結晶質の半導体層を形成する。その後第６
の工程で、ゲート電極の両側における結晶質の半導体層
にソース・ドレイン領域を形成する。

【００１４】

【作用】上記結晶成長方法では、局部的に応力集中領域
を有する非晶質の半導体層を形成した後、その応力集中
領域を固相成長法における結晶成長の核にして結晶を成
長させることにより、所望の領域に多結晶あるいは単結
晶よりなる結晶質の半導体層が形成される。

【００１５】例えば、基体上に凹状または凸状の応力誘
起部を形成し、その上に非晶質の半導体層を堆積するこ
とで、応力誘起部上に堆積した非晶質の半導体層の密度
とその他の領域に堆積した非晶質の半導体層の密度とに
密度差が生じる。この密度差による応力を生じる領域
が、応力集中領域になって、固相成長法による結晶成長
の核になる。そして応力集中領域を起点として結晶が成
長し、その領域は他の領域よりも早く結晶化が進行し
て、所定の領域に多結晶あるいは単結晶よりなる結晶質
の半導体層を形成する。

【００１６】または、非晶質の半導体層の表面側に凹状
の応力誘起部を形成することで、当該応力誘起部の角部
における非晶質の半導体層に応力集中領域が形成され
る。この応力集中領域が固相成長法における結晶成長の
核になって結晶が成長し、その領域は他の領域よりも早
く結晶化が進行する。そして所定の領域に多結晶あるい
は単結晶よりなる結晶質の半導体層を形成する。

【００１７】薄膜トランジスタの製造方法では、絶縁層
の上面側における所望の位置に凹状または凸状の応力誘
起部を形成することにより、応力誘起部の近傍における
非晶質の半導体層に応力集中領域が形成される。そして
固相成長法によって、応力集中領域より結晶が成長して
多結晶あるいは単結晶よりなる結晶質の半導体層が形成
されることにより、少なくとも薄膜トランジスタのチャ
ネル領域は、応力誘起部上を除く単一の結晶に形成され
る。

【００１８】別の薄膜トランジスタの製造方法では、形
成しようとする薄膜トランジスタのチャネル領域を外し
た当該非晶質の半導体層の上面側に凹状の応力誘起部を
形成することにより、その近傍の非晶質の半導体層に応
力集中領域が形成される。そして固相成長法によって、
応力集中領域より結晶が成長して多結晶あるいは単結晶
よりなる結晶質の半導体層が形成されることにより、少
なくとも薄膜トランジスタのチャネル領域は、応力誘起
部を除く結晶質の半導体層の単一の結晶に形成される。

【００１９】

【実施例】本発明は、局部的に応力集中領域を有する非
晶質の半導体層を堆積した後、固相成長法によって、そ
の応力集中領域を核にして結晶を成長させることによ
り、多結晶あるいは単結晶よりなる結晶質の半導体層を
形成する。その一例を第１の実施例として、図１の製造
工程図により説明する。

【００２０】図１の（１）に示すように、半導体基板１
１の上面に絶縁層１２を形成してなる基体１３がある。
上記半導体基板１１は、例えばシリコン基板よりなり、
上記絶縁層１２は、例えば膜厚が３００ｎｍの酸化シリ
コンよりなる。まず第１の工程では、通常のホトリソグ
ラフィー技術とエッチングとによって、上記絶縁層１２
の上面側に凹状の応力誘起部１４を形成する。上記応力
誘起部１４は、例えば深さが１００ｎｍの四角形状の穴
で形成されている。この応力誘起部１４の形状は、四角
形状の穴に限るものではなく、三角以上の多角形状の穴
であればよく、また円形状の穴であってもよい。また穴
径は、１μｍ以下に設定することが望ましい。

【００２１】次いで図１の（２）に示す第２の工程を行
う。この工程では、ステップカバリッジ性に優れた成膜
が行える化学的気相成長法によって、上記応力誘起部１
４を埋め込む状態にして上記絶縁層１２の上面に非晶質
の半導体層１５を堆積する。この非晶質の半導体層１５
は、例えば膜厚が１００ｎｍの非晶質シリコンよりな
る。このようにして、上記応力誘起部１４の近傍の上記
非晶質の半導体層１５には、応力集中領域１６（網目で
示す領域）が形成される。

【００２２】その後図１の（３）に示す第３の工程とを
行う。この工程では、まず焼き締めアニール処理を行
う。この焼き締めアニール処理は、例えば、４５０℃の
温度雰囲気中に１時間放置することにより行う。次いで
通常の固相成長アニール処理を行う。この固相成長アニ
ール処理は、例えば、６００℃の温度雰囲気中に８時間
〜１２時間放置することにより行う。このとき、応力集
中領域１６（網目で示す領域）を結晶成長の核にして、
非晶質の半導体層（１５）に結晶１７を固相成長させる
ことにより、結晶質の半導体層１８を形成する。この結
晶質の半導体層１８は、成長した結晶１７の径の大きさ
が、例えば５μｍ〜１０μｍ程度の多結晶シリコン層よ
りなる。または単結晶よりなる。

【００２３】上記結晶成長方法では、絶縁層１２上に形
成した応力誘起部１４を埋め込む状態に非晶質の半導体
層１５を成膜することで、応力誘起部１４の近傍の当該
非晶質の半導体層１５に応力集中領域１６が形成され
る。

【００２４】すなわち、上記応力誘起部１４上に堆積し
た非晶質の半導体層１５の密度とその他の領域に堆積し
た非晶質の半導体層１５の密度とに密度差が生じる。こ
の密度差によって生じる応力集中領域１６が固相成長法
による結晶成長の核になるので、この領域を起点とする
結晶成長は他の領域よりも早く進行する。したがって、
所望の位置に応力誘起部１４を形成することにより、非
晶質の半導体層１５に応力集中領域１６が形成される。
そして固相成長法によって、その応力集中領域１６が核
になって結晶成長が始まって、結晶１７が形成される。
このように、膜応力が強い領域（応力集中領域１６）が
結晶の核になり易い性質を利用して結晶１７を成長さ
せ、結晶質の半導体層１８を形成している。

【００２５】また応力誘起部１４の段差部分の幅が長く
なる（例えば１μｍを越える長さになる）と、応力誘起
部１４の段差部分より複数の結晶が成長し始めて、多結
晶になる。したがって、一つの応力誘起部１４より一つ
の単結晶を成長させるには、当該応力誘起部１４の径を
１μｍ以下にすることが望ましい。また応力誘起部１４
は、その深さを非晶質の半導体層１５の膜厚の１／３程
度またはそれよりも深く形成することが望まれる。

【００２６】また上記説明では、絶縁層１２を酸化シリ
コンで形成したが、例えば図２に示すように、絶縁層１
２を複数層に形成してもよい。例えば、化学的気相成長
法によって、半導体基板１１上に窒化酸化シリコン膜１
９を、例えば２００ｎｍの膜厚に形成する。続いて化学
的気相成長法によって、酸化シリコン膜２０を、例えば
１００ｎｍの膜厚に形成する。このようにして、窒化酸
化シリコン膜１９と酸化シリコン膜２０とにより絶縁層
１２が構成される。

【００２７】その後、通常のホトリソグラフィー技術と
エネルギーとによって、上記酸化シリコン膜２０に応力
誘起部１４を形成する。この応力誘起部１４は、穴状に
形成され、その底部には窒化酸化シリコン膜１９が露出
する状態になっている。

【００２８】このように応力誘起部１４の底部に窒化酸
化シリコン膜１９が露出することにより、窒化酸化シリ
コン膜１９と酸化シリコン膜２０との界面には応力が発
生し易くなり、そのため、その後に形成される非晶質の
半導体層１５にも応力が生じ易くなる。

【００２９】また上記図１，図２で説明した方法では、
上記絶縁層１２に応力誘起部１４を凹状に形成したが、
図示はしないが、例えば応力誘起部１４を凸状に形成す
ることにより、非晶質の半導体層１５に応力集中領域１
６を形成することもできる。

【００３０】さらに上記絶縁層１２の材質は、上記説明
したものに限定されることはなく、例えば酸化窒化シリ
コンまたは窒化シリコン等のように絶縁性を有し、かつ
形成した応力誘起部１４の近傍における非晶質の半導体
層１５に応力集中領域１６を形成するものであれば、そ
の材質は問わない。

【００３１】次に第２の実施例として、非晶質の半導体
層に応力集中領域を形成し、その領域より結晶を成長さ
せる一例を、図３の製造工程図により説明する。図３で
は、上記図１で説明したと同様の構成部品には同一符号
を付す。

【００３２】図３の（１）に示すように、半導体基板１
１の上面に絶縁層１２を形成してなる基体１３がある。
上記半導体基板１１は、例えばシリコン基板よりなり、
上記絶縁層１２は、例えば膜厚が３００ｎｍの酸化シリ
コンよりなる。まず第１の工程では、化学的気相成長法
によって、上記絶縁層１２の上面に非晶質の半導体層１
５を堆積する。この非晶質の半導体層１５は、例えば膜
厚が１００ｎｍの非晶質シリコンよりなる。

【００３３】次いで図３の（２）に示す第２の工程を行
う。この工程では、通常のホトリソグラフィー技術とエ
ッチングとによって、上記非晶質の半導体層１５の上面
側に凹状の応力誘起部２１を形成する。上記応力誘起部
２１は、例えば深さが４０ｎｍの四角形状の穴で形成さ
れている。この応力誘起部２１の形状は、四角形状の穴
に限るものではなく、三角以上の多角形状の穴であれば
よく、また円形状の穴であってもよい。このようにし
て、上記応力誘起部２１の近傍の上記非晶質の半導体層
１５には、応力集中領域１６（網目で示す領域）が形成
される。

【００３４】その後図３の（３）に示す第３の工程とを
行う。この工程では、まず焼き締めアニール処理を行
う。この焼き締めアニール処理は、例えば、４５０℃の
温度雰囲気中に１時間放置することにより行う。次いで
通常の固相成長アニール処理を行う。この固相成長アニ
ール処理は、例えば、６００℃の温度雰囲気中に８時間
〜１２時間放置することにより行う。このとき、応力集
中領域１６（網目で示す領域）を核にして、結晶１７を
固相成長させることにより、非晶質の半導体層（１５）
に結晶質の半導体層１８を形成する。この結晶質の半導
体層１８は、成長した結晶１７の径の大きさが、例えば
５μｍ〜１０μｍ程度の多結晶シリコン層よりなる。

【００３５】上記結晶成長方法では、非晶質の半導体層
１５の表面側に応力誘起部２１を形成することで、局部
的に応力が集中する状態に、その近傍の非晶質の半導体
層１５に応力集中領域１６を形成する。このため、応力
集中領域１６が核になって、所定の領域に結晶が成長す
る。このように、膜応力が強い領域が結晶の核になりや
すい性質を利用して、多結晶あるいは単結晶よりなる結
晶質の半導体層１８が形成される。

【００３６】上記図１で説明した結晶成長方法を用いた
トップゲート型の薄膜トランジスタの製造方法の一例
を、図４，図５の製造工程図（その１），（その２）に
より説明する。なお、上記図１で説明したと同様の構成
部品には同一の符号を付す。

【００３７】まず図４の（１）に示すように、第１の工
程では、例えば化学的気相成長法によって、半導体基板
１１の上面に絶縁層１２を形成する。上記半導体基板１
１は、例えばシリコン基板よりなり、上記絶縁層１２
は、例えば膜厚が３００ｎｍの酸化シリコンよりなる。

【００３８】続いて、上記図１の（１）で説明したと同
様にして、通常のホトリソグラフィー技術とエッチング
とによって、上記絶縁層１２の上面側に凹状の応力誘起
部１４を形成する。この応力誘起部１４は、例えば深さ
が１００ｎｍの四角形状の穴で形成されている。この応
力誘起部１４の形状は、四角形状の穴に限るものではな
く、三角以上の多角形状の穴であればよく、また円形状
の穴であってもよい。また穴径は、１μｍ以下に設定す
ることが望ましい。

【００３９】次いで上記図１の（２）で説明したと同様
にして、図４の（２）に示す第２の工程を行う。この工
程では、ステップカバリッジ性に優れた成膜が行える化
学的気相成長法によって、上記応力誘起部１４を埋め込
む状態に、上記絶縁層１２の上面に非晶質の半導体層１
５を堆積する。この非晶質の半導体層１５は、例えば膜
厚が１００ｎｍの非晶質シリコンよりなる。このように
して、上記応力誘起部１４の近傍の上記非晶質の半導体
層１５には、応力集中領域１６（網目で示す領域）が形
成される。

【００４０】その後上記図１の（３）で説明したと同様
にして、図４の（３）に示す第３の工程とを行う。この
工程では、まず焼き締めアニール処理を行う。この焼き
締めアニール処理は、例えば、４５０℃の温度雰囲気中
に１時間放置することにより行う。次いで固相成長アニ
ール処理を行う。この固相成長アニール処理は、例えば
６００℃の温度雰囲気中に８時間〜１２時間放置するこ
とにより行う。このとき、応力集中領域１６が核になっ
て結晶１７が成長して、非晶質の半導体層（１５）は多
結晶あるいは単結晶よりなる結晶質の半導体層１８にな
る。この結晶質の半導体層１８は、例えば５μｍ〜１０
μｍ程度の径の結晶１７よりなる。

【００４１】次いで図５の（４）に示す第４の工程を行
う。この工程では、ホトリソグラフィー技術とエッチン
グとによって、上記結晶質の半導体層１８の２点鎖線で
示す部分を除去して、残した結晶質の半導体層１８で導
電層形成領域３１を形成する。続いて例えば化学的気相
成長法によって、上記導電層形成領域３１の表面にゲー
ト絶縁膜３２を、例えば３０ｎｍの膜厚に形成する。

【００４２】続いて図５の（５）に示す第５の工程を行
う。この工程では、例えば化学的気相成長法によって、
上記ゲート絶縁膜３２を覆う状態に不純物を導入した多
結晶シリコン膜３３を、例えば１００ｎｍの膜厚に形成
する。その後ホトリソグラフィー技術とエッチングとに
よって、多結晶シリコン膜３３の２点鎖線で示す部分を
除去する。そして残した多結晶シリコン膜（３３）で、
上記応力誘起部１４上にオーバラップしない状態にし
て、上記導電層形成領域３１上にゲート絶縁膜３２を介
してゲート電極３４を形成する。この際、ゲート電極３
４の下方に形成されるチャネル領域３５は単一の結晶１
７に形成される。

【００４３】その後図５の（６）に示す第６の工程を行
う。この工程では、ホトリソグラフィー技術によって、
例えばレジストよりなるイオン注入マスク３６を形成す
る。そしてイオン注入法によって、上記ゲート電極３４
の両側における上記導電層形成領域３１に不純物を導入
し、ソース・ドレイン領域３７，３８を形成する。各ソ
ース・ドレイン領域３７，３８は、望ましくは単一の結
晶１７に形成する。その際のイオン注入条件としては、
例えば打ち込みエネルギーを１０ｋｅＶに設定し、ドー
ズ量を３Ｐ／ｃｍ² に設定して、ホウ素イオン（Ｂ⁺ ）
を導入する。あるいは打ち込みエネルギーを３５ｋｅＶ
に設定し、ドーズ量を３Ｐ／ｃｍ²に設定して、二フッ
化ホウ素イオン（ＢＦ₂ ⁺ ）を導入する。その後、アッ
シャー処理またはウェットエッチング等によって、上記
イオン注入マスク３６を除去する。そして、ソース・ド
レイン領域３７，３８の活性化アニール処理を行う。ア
ニール処理条件としては、例えば、アニール処理温度を
９００℃に設定し、そのアニール処理時間を２０分間に
設定する。

【００４４】さらに図５の（７）に示すように、化学的
気相成長法によって、層間絶縁膜３９を１５０ｎｍ〜２
００ｎｍの膜厚に形成する。層間絶縁膜３９はＰＳＧ膜
またはＢＰＳＧ膜等の酸化シリコン系膜あるいは窒化シ
リコン膜より形成される。

【００４５】その後、通常の配線形成技術によって、コ
ンタクトホール４０，４１，４２を形成する。さらにコ
ンタクトホール４０，４１，４２を通して、当該ゲート
電極３４，当該ソース・ドレイン領域３７，３８に接続
する電極４３，４４，４５を形成する。それからシンタ
リング処理を行う。このようにして、トップゲート型の
薄膜トランジスタ１が形成される。

【００４６】上記トップゲート型の薄膜トランジスタ１
の製造方法では、絶縁層１２の上面側における所望の位
置に応力誘起部１４を形成することにより、応力誘起部
１４の近傍における非晶質の半導体層１５に応力集中領
域１６が形成される。そして固相成長法によって、応力
集中領域１６より結晶１７が成長して多結晶あるいは単
結晶よりなる結晶質の半導体層１８を形成することによ
り、薄膜トランジスタ１のチャネル領域３５は単一の結
晶１７に形成される。またソース・ドレイン領域３７，
３８もチャネル領域３５と同一の単一の結晶１７に形成
される。

【００４７】上記図３で説明した結晶成長方法を用いた
ボトムゲート型の薄膜トランジスタの製造方法の一例
を、図６，図７の製造工程図（その１），（その２）に
より説明する。なお、上記図３で説明したと同様の構成
部品には同一の符号を付す。

【００４８】図６の（１）に示すように、半導体基板１
１の上面に絶縁層１２を形成してなる基体１３がある。
上記半導体基板１１は、例えばシリコン基板よりなり、
上記絶縁層１２は、例えば膜厚が３００ｎｍの酸化シリ
コンよりなる。先ず第１の工程を行う。この工程では、
例えば化学的気相成長法によって、上記絶縁層１２上に
不純物を導入した多結晶シリコン膜５１を、例えば１０
０ｎｍの膜厚に形成する。その後ホトリソグラフィー技
術とエッチングとによって、多結晶シリコン膜５１の２
点鎖線で示す部分を除去し、残した多結晶シリコン膜５
１でゲート電極５２を形成する。

【００４９】次いで図６の（２）に示すように、例えば
化学的気相成長法によって、上記ゲート電極５２を覆う
状態にして上記絶縁層１２上に絶縁膜５３を形成する。
さらに例えば塗布技術によって、表面が平坦な平坦化膜
５４を形成する。上記絶縁膜５３は、例えば酸化シリコ
ン膜よりなり、上記平坦化膜５４は、例えばＳＯＧ（Sp
in on glass ）またはレジスト等よりなる。その後エ
ッチング処理を行って、上記ゲート電極５２の上面が露
出するまで、上記平坦化膜５４（２点鎖線で示す部分）
と絶縁膜５３（２点鎖線で示す部分）とをエッチングす
る。このようにして、上記ゲート電極５２の上面と上記
残した絶縁膜５３の上面とをほぼ同一高さにする。

【００５０】次いで図６の（３）に示す第２の工程を行
う。この工程では、例えば化学的気相成長法または熱酸
化法等によって、上記ゲート電極５２の上面にゲート絶
縁膜５５を、例えば３０ｎｍの膜厚に形成する。

【００５１】続いて図６の（４）に示す第３の工程を行
う。この工程では、ステップカバリッジ性に優れた成膜
が行える化学的気相成長法によって、上記ゲート絶縁膜
５５側の上面に、非晶質の半導体層１５を堆積する。こ
の非晶質の半導体層１５は、例えば膜厚が１００ｎｍの
非晶質シリコンよりなる。

【００５２】次いで図７の（５）に示す第４の工程を行
う。この工程では、通常のホトリソグラフィー技術とエ
ッチングとによって、上記非晶質の半導体層１５の上面
側に凹状の応力誘起部２１を形成する。上記応力誘起部
２１は、例えば深さが４０ｎｍの四角形状の穴に形成さ
れている。この応力誘起部２１の形状は、四角形状の穴
に限るものではなく、角形状の穴もしくは円形状の穴で
もよい。このようにして、上記応力誘起部２１の近傍の
上記非晶質の半導体層１５には、応力集中領域１６（網
目で示す領域）が形成される。

【００５３】その後図７の（６）に示す第５の工程とを
行う。この工程では、まず、例えば４５０℃の温度雰囲
気中に１時間放置する焼き締めアニール処理を行う。次
いで通常の固相成長アニール処理を行う。この固相成長
アニール処理は、例えば、６００℃の温度雰囲気中に８
時間〜１２時間放置することにより行う。このとき、応
力集中領域１６（網目で示す領域）を核にして結晶１７
を固相成長させることにより、多結晶または単結晶より
なる結晶質の半導体層１８を形成する。この成長した結
晶１７は、例えば５μｍ〜１０μｍ程度の粒径を有す
る。このように結晶１７を成長させることにより、上記
ゲート電極５２上には一つの結晶１７によって、チャネ
ル領域５６が形成される。

【００５４】そして図７の（７）に示す第６の工程を行
う。この工程では、ホトリソグラフィー技術によって、
所定の位置にイオン注入マスク５７を形成する。その後
イオン注入法によって、上記ゲート電極５２の両側にお
ける上記結晶質の半導体層１８にソース・ドレイン領域
５８，５９を形成する。その際のイオン注入条件は、上
記図５の（６）で説明したと同様なので、ここでの説明
は省略する。その後、例えばアッシャー処理またはウェ
ットエッチング等によって、上記イオン注入マスク５７
を除去する。

【００５５】次いでホトリソグラフィー技術とエッチン
グとによって、上記チャネル領域５６と上記ソース・ド
レイン領域５８，５９とよりなるパターンを上記ゲート
電極５２上を横切る状態に形成する。それからソース・
ドレイン領域５８，５９の活性化アニール処理を行う。
この活性化アニール処理は、上記図５の（６）で説明し
たと同様なので、ここでの説明は省略する。

【００５６】さらに図７の（８）に示すように、上記図
５の（６）で説明したと同様にして、化学的気相成長法
によって、上記ソース・ドレイン領域５８，５９側の上
面に層間絶縁膜６０を形成する。その後、通常の配線形
成技術によって、コンタクトホール６１，６２，６３を
形成する。次いでソース・ドレイン領域５８，５９とゲ
ート電極５２に接続する電極６３，６４，６５を形成す
る。ここで、電極６５は、チャネル領域５６が形成され
ていない部分で上記ゲート電極５２上に形成される。そ
れからシンタリング処理を行う。上記の如くに、ボトム
ゲート型の薄膜トランジスタ２が形成される。

【００５７】上記ボトムゲート型の薄膜トランジスタ２
の製造方法では、チャネル領域５６，ソース・ドレイン
領域５８，５９等が形成される領域の非晶質の半導体層
１５を外した当該非晶質の半導体層１５の上面側に応力
誘起部２１を形成することにより、その近傍の非晶質の
半導体層１５に応力集中領域１６が形成される。そして
固相成長法によって、応力集中領域１６より結晶１７が
成長して多結晶あるいは単結晶よりなる結晶質の半導体
層１８が形成されることにより、チャネル領域５６，ソ
ース・ドレイン領域５８，５９等になる領域は、結晶質
の半導体層１８の単一の結晶１７で形成される。

【００５８】また非晶質の半導体層１５を成膜する際
に、下地を平坦化したことにより、非晶質の半導体層１
５に形成した応力誘起部２１のみより結晶の成長が始ま
る。

【００５９】上記説明したような平坦化処理を行わない
で、図８に示すように、ゲート電極５２の表面にゲート
絶縁膜５５を形成し、さらにそれを覆う状態に非晶質の
半導体層１５を形成した場合には、ゲート電極５２の角
部近傍における非晶質の半導体層１５に応力集中領域６
７，６８が生じる。このように、応力集中領域６７，６
８を生じた場合には、固相成長法により結晶を成長させ
たときに、応力集中領域６７，６８からも結晶が成長し
始める。このため、チャネル領域５６を形成する領域に
結晶粒界６９を生じる。したがって、非晶質の半導体層
１５を形成する際には、その下地を平坦化することが必
要になる。

【００６０】次に非晶質の半導体層１５を形成する下地
を平坦化する別の方法を、図９の形成工程図により説明
する。なお上記図６，図７で説明したと同様の構成部品
には同一符号を付す。

【００６１】図９の（１）に示すように、通常にホトリ
ソグラフィー技術とエッチングとによって、半導体基板
１１の上面に形成した絶縁層１２の上面側に、溝状のゲ
ート電極埋め込み部７１を形成する。その後例えば化学
的気相成長法によって、上記ゲート電極埋め込み部７１
のを埋め込む状態にして上記絶縁層１２上に、ゲート電
極形成膜７２を形成する。さらに例えば塗布技術によっ
て、レジストまたはＳＯＧ等よりなる平坦化膜７３を成
膜する。その後エッチバック処理を行って、上記平坦化
膜７３（２点鎖線で示す部分）と上記ゲート電極形成膜
７２の一部分（２点鎖線で示す部分）を除去することに
より、上記ゲート電極埋め込み部７１にゲート電極形成
膜７２よりなるゲート電極５２を形成する。

【００６２】その後、図９の（２）に示すように、例え
ば化学的気相成長法または熱酸化法等によって、上記ゲ
ート電極５２の上面にゲート絶縁膜５５を形成する。そ
して例えば化学的気相成長法によって、ゲート絶縁膜５
５の上面側に、非晶質の半導体層１５を形成する。上記
図９で説明した方法によっても、非晶質の半導体層１５
を成膜する下地を平坦化することが可能になる。そし
て、あらためて図示しないが、上記図７の（５）〜
（８）で説明したと同様にして、ボトムゲート型の薄膜
トランジスタ２を形成する。

【００６３】なお、上記各実施例における説明で示した
数値は一例であって、その値に限定されることはない。

【００６４】

【発明の効果】以上、説明したように本発明の各結晶成
長方法によれば、例えば、非晶質の半導体層を応力誘起
部上に形成する、あるいは非晶質の半導体層に応力誘起
部を形成することで、当該非晶質の半導体層の所望の位
置に応力集中領域を形成することができる。したがっ
て、その領域を核にして結晶を成長させることで、所望
の領域に結晶質の半導体層を形成することができる。

【００６５】また本発明の各薄膜トランジスタの製造方
法では、非晶質の半導体層における所定の位置に応力誘
起部を設けることで当該非晶質の半導体層に応力集中領
域を形成し、その領域より結晶を成長させたので、少な
くともチャネル領域を一つの結晶に形成することができ
る。このため、薄膜トランジスタの立ち上がり特性とと
もにリーク特性の向上が図れる。さらに薄膜トランジス
タの電流駆動能力を向上することができ、しきい値電圧
のばらつきを低減することができる。またソース・ドレ
イン領域を一つの結晶に形成することで、ソース・ドレ
イン領域の低抵抗化が図れる。さらに、上記薄膜トラン
ジスタをＳＲＡＭの負荷素子に用いた場合には、低消費
電力化が達成できるとともに、耐α線特性が向上し、ソ
フトエラー耐性が高まるので、信頼性の向上が図れる。

【図面の簡単な説明】

【図１】第１の実施例における結晶成長方法の工程図で
ある。

【図２】応力誘起部の形成方法の説明図である。

【図３】第２の実施例における結晶成長方法の工程図で
ある。

【図４】トップゲート型の薄膜トランジスタの製造工程
図（その１）である。

【図５】トップゲート型の薄膜トランジスタの製造工程
図（その２）である。

【図６】ボトムゲート型の薄膜トランジスタの製造工程
図（その１）である。

【図７】ボトムゲート型の薄膜トランジスタの製造工程
図（その２）である。

【図８】下地平坦化の必要性の説明図である。

【図９】下地の平坦化方法の説明図である。

【符号の説明】

１ トップゲート型の薄膜トランジスタ ２ ボトムゲート型の薄膜トランジスタ １１ 半導体基板 １２ 絶縁
層 １３ 基体 １４ 応力
誘起部 １５ 非晶質の半導体層 １６ 応力
集中領域 １７ 結晶 １８ 結晶
質の半導体層 ２１ 応力誘起部 ３２ ゲー
ト絶縁膜 ３４ ゲート電極 ３７ ソー
ス・ドレイン領域 ３８ ソース・ドレイン領域 ５２ ゲー
ト電極 ５６ ゲート絶縁膜 ５８ ソー
ス・ドレイン領域 ５９ ソース・ドレイン領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】 局部的に応力集中領域を有する非晶質の
   半導体層を形成した後、固相成長法によって、前記応力
   集中領域を核にして結晶を成長させて、多結晶あるいは
   単結晶よりなる結晶質の半導体層を形成することを特徴
   とする結晶成長方法。
2. 【請求項２】 請求項１記載の結晶成長方法であって、 基体上に凹状または凸状の応力誘起部を形成する第１の
   工程と、 前記応力誘起部上を含む前記基体上に非晶質の半導体層
   を堆積することにより、当該応力誘起部の近傍における
   当該非晶質の半導体層に応力集中領域を形成する第２の
   工程と、 固相成長法によって、前記応力集中領域を核にして結晶
   を成長させて、多結晶あるいは単結晶よりなる結晶質の
   半導体層を形成する第３の工程とを行うことを特徴とす
   る結晶成長方法。
3. 【請求項３】 請求項１記載の結晶成長方法であって、 基体上に非晶質の半導体層を堆積する第１の工程と、 前記非晶質の半導体層の表面側に凹状の応力誘起部を形
   成することにより、当該応力誘起部の近傍における当該
   非晶質の半導体層に応力集中領域を形成する第２の工程
   と、 固相成長法によって、前記応力集中領域を核にして結晶
   を成長させて、多結晶あるいは単結晶よりなる結晶質の
   半導体層を形成する第３の工程とを行うことを特徴とす
   る結晶成長方法。
4. 【請求項４】 基板の上面に絶縁層を形成した後、当該
   絶縁層の上面側に凹状または凸状の応力誘起部を形成す
   る第１の工程と、 前記応力誘起部上を含む前記絶縁層上に非晶質の半導体
   層を堆積することにより、当該応力誘起部の近傍におけ
   る当該非晶質の半導体層に応力集中領域を形成する第２
   の工程と、 固相成長法によって、前記応力集中領域を核にして結晶
   を成長させて、多結晶あるいは単結晶よりなる結晶質の
   半導体層を形成する第３の工程と、 前記結晶質の半導体層の表面にゲート絶縁膜を形成する
   第４の工程と、 前記応力誘起部上を除く前記結晶質の半導体層上に、前
   記ゲート絶縁膜を介してゲート電極を形成する第５の工
   程と、 前記ゲート電極の両側における前記結晶質の半導体層に
   ソース・ドレイン領域を形成する第６の工程とを行うこ
   とを特徴とする薄膜トランジスタの製造方法。
5. 【請求項５】 上面に絶縁層を形成してなる基体の当該
   絶縁層上にゲート電極を形成する第１の工程と、 前記ゲート電極の表面にゲート絶縁膜を形成する第２の
   工程と、 前記ゲート絶縁膜を介して前記ゲート電極を覆う状態
   に、非晶質の半導体層を成膜する第３の工程と、 前記ゲート電極上を除く前記非晶質の半導体層の上面側
   に凹状の応力誘起部を形成して、当該応力誘起部の近傍
   における非晶質の半導体層に応力集中領域を形成する第
   ４の工程と、 固相成長法によって、前記応力集中領域を核にして結晶
   を成長させて、多結晶あるいは単結晶よりなる結晶質の
   半導体層を形成する第５の工程と、 前記ゲート電極の両側における前記結晶質の半導体層に
   ソース・ドレイン領域を形成する第６の工程とを行うこ
   とを特徴とする薄膜トランジスタの製造方法。