WO2024004431A1 - 半導体装置及びその製造方法、並びに電子機器 - Google Patents

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insulating film
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gate electrode
semiconductor device
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健矢 望月
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present technology relates to semiconductor devices and electronic devices, and is particularly effective when applied to semiconductor devices having field effect transistors with a GAA (Gate All Around) structure and electronic devices equipped with the same. It is related to.
  • GAA Gate All Around
  • Photodetection devices such as solid-state imaging devices and distance measuring devices are known as semiconductor devices.
  • This photodetecting device includes a pixel circuit (readout circuit) that converts signal charges photoelectrically converted by a photoelectric conversion section into pixel signals and outputs the pixel signals.
  • the pixel circuit includes, for example, pixel transistors such as an amplification transistor, a selection transistor, a reset transistor, and a switching transistor.
  • pixel transistors such as an amplification transistor, a selection transistor, a reset transistor, and a switching transistor.
  • three-dimensional structures are employed in order to achieve miniaturization and higher pixel density.
  • a field effect transistor a fin in which a semiconductor layer is processed to form a fin part integrated with a base part, and a gate electrode is provided over three surfaces (top surface and two side surfaces) of this fin part.
  • a type of field-effect transistor (Fin-FET) is known.
  • a GAA GAA in which a semiconductor layer is processed to form a rectangular parallelepiped-shaped semiconductor portion on a base film, and a gate electrode is provided over four surfaces (a top surface, a bottom surface, and two side surfaces) of this semiconductor portion.
  • a field-effect transistor (GAA-FET) with a gate all around structure is known.
  • Patent Document 1 discloses a solid-state imaging device with a three-dimensional structure. The document also discloses an example in which a fin-type field effect transistor or a GAA structure field effect transistor is applied to a pixel transistor.
  • a gate electrode is also provided on the lower surface side of the semiconductor portion.
  • a gate electrode has been formed also on the lower surface side of the semiconductor portion by forming a dug portion that crosses the lower surface side of the semiconductor portion. For this reason, the contact area between the base film and the semiconductor part becomes smaller, and the fixing force for fixing the semiconductor part to the base film becomes smaller, making it easier for the semiconductor part to peel off from the base film during manufacturing. Since this peeling of the semiconductor portion causes a decrease in the manufacturing yield of semiconductor devices, there is room for improvement.
  • peeling of the semiconductor portion becomes noticeable when an insulating film surrounding the semiconductor portion is not provided on the base film and a dug portion is formed across the lower surface side of the semiconductor portion. Further, as field effect transistors become smaller, the width of the semiconductor portion in the transverse direction tends to become narrower, so there is a growing concern that the semiconductor portion may peel off.
  • the purpose of this technology is to improve manufacturing yield.
  • a semiconductor device includes: a three-dimensional semiconductor portion having an upper surface portion, a lower surface portion, and a side surface portion; a base film provided on the lower surface side of the semiconductor portion; a field effect transistor in which a gate electrode is provided in the semiconductor portion with a gate insulating film interposed therebetween;
  • the base film has a base portion spaced apart from the semiconductor portion, and a convex portion that protrudes from the base portion toward the lower surface portion of the semiconductor portion and contacts the lower surface portion,
  • the gate electrode is provided across the upper surface portion and the side surface portion of the semiconductor portion, and wraps around the lower surface portion of the semiconductor portion to sandwich the convex portion.
  • a method for manufacturing a semiconductor device includes: forming a rectangular parallelepiped-shaped semiconductor portion having an upper surface portion, a lower surface portion, and a side surface portion on the base film;
  • the base film is etched to form a base portion spaced apart from the lower surface portion of the semiconductor portion, and the base portion protrudes from the base portion toward the semiconductor portion and comes into contact with the lower surface portion of the semiconductor portion, and the semiconductor portion forming a convex portion whose width in the same direction as the width in the width direction of the semiconductor portion is narrower than the width in the width direction of the semiconductor portion; forming a gate electrode that faces the upper surface portion and side surface portion of the semiconductor portion with a gate insulating film interposed therebetween, and wraps around the lower surface portion of the semiconductor portion to sandwich the convex portion; Including.
  • Electronic devices include: The above semiconductor device; an optical system that forms image light from a subject on the semiconductor device; a signal processing circuit that performs signal processing on signals output from the semiconductor device; It is equipped with
  • FIG. 1 is a plan view schematically showing a configuration example of a semiconductor device according to a first embodiment of the present technology.
  • FIG. 2 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the b1-b1 cutting line in FIG. 1.
  • FIG. 2 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the c1-c1 cutting line in FIG. 1.
  • FIG. FIG. 2 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the d1-d1 cutting line in FIG. 1.
  • FIG. FIG. 1 is a vertical cross-sectional view schematically showing steps of a method for manufacturing a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 6 is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5;
  • a surface schematically showing the process subsequent to FIG. 6 ((a) is a plan view, (b) is a vertical cross-sectional view along the b7-b7 cutting line in (a), (c) is a c7-c7 in (a) (d) is a vertical cross-sectional view taken along the cutting line d7-d7 of (a).
  • FIG. 7 ((a) is a plan view, (b) is a vertical cross-sectional view along the b8-b8 cutting line in (a), (c) is a c8-c8 in (a) (d) is a vertical cross-sectional view taken along the cutting line d8-d8 of (a).
  • Diagrams schematically showing the steps following FIG. 8 ((a) is a plan view, (b) is a vertical cross-sectional view along the b9-b9 cutting line in (a), and (c) is a c9-c9 in (a).
  • (d) is a vertical cross-sectional view taken along the cutting line d9-d9 of (a).
  • FIG. 11 ((a) is a plan view, (b) is a vertical cross-sectional view along the b12-b12 cutting line in (a), and (c) is the c12-c12 (d) is a vertical cross-sectional view taken along the cutting line d12-d12 of (a).
  • Diagrams schematically showing the steps following FIG. 12 ((a) is a plan view, (b) is a vertical cross-sectional view taken along the b13-b13 cutting line in (a), and (c) is a c13-c13 (d) is a vertical cross-sectional view taken along the cutting line d13-d13 of (a).
  • FIG. 12 ((a) is a plan view, (b) is a vertical cross-sectional view taken along the b13-b13 cutting line in (a), and (c) is a c13-c13 (d) is a vertical cross-sectional view taken along the cutting line d13-d13 of (a).
  • FIG. 15 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the b14-b14 cutting line in FIG. 14.
  • FIG. 15 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the c14-c14 cutting line in FIG. 14.
  • FIG. 15 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the d14-d14 cutting line in FIG. 14.
  • FIG. 18A and 18B are views schematically showing a step subsequent to FIG. 18 ((a) is a plan view, and (b) is a vertical cross-sectional view taken along the b19-b19 cutting line in (a)).
  • 19 schematically showing a step subsequent to FIG. 19 ((a) is a plan view, (b) is a longitudinal sectional view taken along the b20-b20 cutting line in (a)).
  • FIG. 20 ((a) is a plan view, (b) is a longitudinal sectional view taken along the b20-b20 cutting line in (a)) schematically showing a step subsequent to FIG. 20.
  • FIG. 22A and 22B are views schematically showing a step subsequent to FIG. 21 ((a) is a plan view, and (b) is a longitudinal cross-sectional view taken along the b22-b22 cutting line in (a)).
  • Diagrams schematically showing the steps following FIG. 22 ((a) is a plan view, (b) is a longitudinal sectional view taken along the b23-b23 cutting line in (a), and (c) is a cross-sectional view along the c23-c23 line in (a).
  • (d) is a vertical cross-sectional view taken along the cutting line d23-d23 of (a).
  • Diagrams schematically showing the steps following FIG. 23 ((a) is a plan view, (b) is a vertical cross-sectional view along the b24-b24 cutting line in (a), and (c) is a vertical cross-sectional view along the c24-c24 line in (a).
  • (d) is a vertical cross-sectional view taken along the cutting line d24-d24 of (a). Diagrams schematically showing the steps following FIG.
  • FIG. 24 ((a) is a plan view, (b) is a vertical cross-sectional view along the b25-b25 cutting line in (a), (d) is a vertical cross-sectional view taken along the cutting line d25-d25 of (a).
  • Diagrams schematically showing the steps following FIG. 25 ((a) is a plan view, (b) is a vertical cross-sectional view taken along the b26-b26 cutting line in (a), and (c) is the c26-c26 (d) is a vertical cross-sectional view taken along the cutting line d26-d26 of (a).
  • FIG. 7 is a plan view schematically showing a configuration example of a semiconductor device according to a third embodiment of the present technology.
  • FIG. 28 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the b27-b27 cutting line in FIG. 27.
  • FIG. FIG. 7 is a vertical cross-sectional view schematically showing steps of a semiconductor manufacturing method according to a third embodiment of the present technology.
  • FIG. 29A is a vertical cross-sectional view schematically showing a step subsequent to FIG. 29A.
  • FIG. 29B is a vertical cross-sectional view schematically showing a step subsequent to FIG. 29B.
  • FIG. 29C is a vertical cross-sectional view schematically showing a step subsequent to FIG. 29C.
  • FIG. 29D is a vertical cross-sectional view schematically showing a step subsequent to FIG. 29D.
  • FIG. 29A is a vertical cross-sectional view schematically showing a step subsequent to FIG. 29A.
  • FIG. 29B is a vertical cross-sectional view schematically showing a step subsequent to FIG. 29B.
  • FIG. 29C is a vertical
  • FIG. 7 is a schematic plan layout diagram showing a configuration example of a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 3 is a block diagram illustrating a configuration example of a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 7 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit of a solid-state imaging device according to a fourth embodiment of the present technology.
  • 31 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure of the pixel array section in FIG. 30.
  • FIG. FIG. 7 is a diagram illustrating a configuration example of an electronic device according to a fifth embodiment of the present technology.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system.
  • FIG. 1 is
  • FIG. 1 is a block diagram showing a schematic configuration example of an endoscopic surgery system.
  • FIG. 2 is a block diagram showing an example of the functional configuration of a camera head and a CCU.
  • the first conductivity type is a p type and the second conductivity type is an n type will be exemplified as the conductivity type of the semiconductor, but if the conductivity types are selected in the opposite relationship,
  • the first conductivity type may be n type and the second conductivity type may be p type.
  • a first direction and a second direction that are orthogonal to each other in the same plane are respectively referred to as an X direction and a Y direction
  • the first direction and A third direction perpendicular to each of the second directions is defined as a Z direction.
  • the thickness direction of the semiconductor section 4, which will be described later, will be described as the Z direction.
  • FIGS. 1, 2, 3, and 4 the overall configuration of the semiconductor device 1A will be described using FIGS. 1, 2, 3, and 4.
  • illustration of the insulating film 12 shown in FIGS. 2 to 4 is omitted.
  • a semiconductor device 1A As shown in FIGS. 1 to 4, a semiconductor device 1A according to a first embodiment of the present technology includes a three-dimensional semiconductor portion 4 and an electric field in which a channel forming portion (channel region) 11 is provided in the semiconductor portion 4. and an effect transistor Qa.
  • the semiconductor device 1A includes an insulating layer 13 that includes the semiconductor section 4 and the field effect transistor Qa.
  • the semiconductor portion 4 has, for example, an upper surface portion 4a, a lower surface portion (bottom surface portion) 4b, and four side surface portions 4c 1 , 4c 2 , 4c 3 and 4c 4 , and has a longitudinal direction. It is configured in a rectangular parallelepiped shape with a direction and a transversal direction.
  • the semiconductor portion 4 extends in the Y direction, for example. Then, the thickness direction becomes the Z direction, the longitudinal direction becomes the Y direction, and the transversal direction becomes the X direction.
  • the upper surface portion 4a and the lower surface portion 4b are located on opposite sides of the semiconductor portion 4 in the thickness direction (Z direction).
  • four side parts 4c 1 , 4c 2 , 4c 3 and 4c 4 two side parts 4c 1 and 4c 2 are located opposite to each other in the transverse direction (X direction), and the remaining two side parts 4c 3 and 4c 4 are located on opposite sides in the longitudinal direction (Y direction).
  • each of the four side surfaces 4c 1 , 4c 2 , 4c 3 and 4c 4 is divided into a first side surface 4c 1 , a second side surface 4c 2 , a third side surface 4c 3 and a third side surface 4c 3 . It may also be referred to as the 4-side surface portion 4c4 .
  • the two side surfaces 4c 3 and 4c 4 located on opposite sides in the longitudinal direction may be referred to as one end surface section 4c 3 and the other end surface section 4c 4 .
  • the two side surfaces 4c 1 and 4c 2 in the lateral direction (X direction) of the semiconductor section 4 correspond to a specific example of "side surface section of the semiconductor section" of the present technology.
  • the semiconductor portion 4 is made of, for example, silicon (Si) as a semiconductor material, a single crystal as a crystallinity, and an i-type (intrinsic type) as a conductivity type, although the semiconductor material is not limited thereto. That is, the semiconductor section 4 is made of i-type single crystal silicon. As a material for the semiconductor section 4, other than Si, germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), indium phosphide (InP), etc. can also be used.
  • the insulating layer 13 includes an insulating film (base insulating film) 2 as a base film provided on the lower surface part 4b side of the semiconductor part 4, and a semiconductor part 4 on this insulating film 2. and an insulating film (covering insulating film) 12 provided to cover the field effect transistor Qa.
  • Each of the insulating film 2 and the insulating film 12 is made of, for example, a silicon oxide (SiO 2 ) film. That is, the semiconductor device 1A of the first embodiment has an SOI (Silicon On Insulator) structure in which a silicon (Si) semiconductor portion 4 is provided on an insulating film 2.
  • the field effect transistor Qa shown in FIGS. 1 to 4 is, for example, of an n-channel conductivity type, although it is not limited thereto.
  • the field effect transistor Qa is constituted by a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) whose gate insulating film is a silicon oxide (SiO 2 ) film.
  • the field effect transistor Qa may be of p-channel conductivity type.
  • a MISFET Metal Insulator Semiconductor FET
  • the field effect transistor Qa has a channel forming portion 11 provided in the semiconductor portion 4 and a channel forming portion of the semiconductor portion 4 in the lateral direction (X direction) of the semiconductor portion 4. 11, a gate electrode 8 is provided across the upper surface portion 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor portion 4 with a gate insulating film 6 interposed therebetween, and extends around the lower surface portion 4b side. There is.
  • the field effect transistor Qa also includes a pair of main electrode regions 10a and 10b provided in the semiconductor portion 4 at a distance from each other with the channel forming portion 11 in between in the channel length direction (gate length direction) of the channel forming portion 11. We are even more prepared.
  • the field effect transistor Qa includes a pair of main electrode regions 10a and 10b provided in the semiconductor portion 4 on both sides of the gate electrode 8 in the gate length direction (Y direction).
  • a pair of main electrode regions 10a and 10b function as a source region and a drain region.
  • one of the main electrode regions 10a and 10b may be referred to as a source region 10a, and the other main electrode region 10b may be referred to as a drain region 10b.
  • the distance between the pair of main electrode regions 10a and 10b is the channel length (L) of the channel forming portion 11 (the gate length (Lg) of the gate electrode 8), and the direction of this channel length is the channel length direction ( (gate length direction).
  • the direction of the channel width (W) (gate width (Wg)) of the channel forming portion 11 is called the channel width direction (gate width direction).
  • the pair of main electrode regions 10a and 10b are separated from each other in the Y direction with the channel forming portion 11 in between, so that the channel length direction is the Y direction.
  • a channel (inversion layer) that electrically connects the source region (one main electrode region) 10a and the drain region (the other main electrode region) 10b by a voltage applied to the gate electrode 8 forms a channel.
  • each of the pair of main electrode regions 10a and 10b is composed of, for example, an n-type semiconductor region formed in alignment with the gate electrode 8, although it is not limited thereto.
  • each of the pair of main electrode regions 10a and 10b is composed of one n-type semiconductor region, but each of the pair of main electrode regions 10a and 10b is composed of a plurality of n-type semiconductor regions.
  • the semiconductor region may be made up of several semiconductor regions.
  • the gate electrode 8 is, for example, a head portion (first portion) provided on the upper surface portion 4a side of the semiconductor portion 4 with a gate insulating film 6 interposed therebetween, although the gate electrode 8 is not limited thereto.
  • a gate insulating film 6 is formed on the outside of each of the two side surfaces 4c 1 and 4c 2 that are integrated with the head 8a and located on opposite sides of the semiconductor portion 4 in the lateral direction (X direction). It includes two interposed leg parts (second parts) 8b and 8b.
  • the gate electrode 8 is provided across the upper surface portion 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor portion 4, and has a C-shaped ( ⁇ -shaped) cross-sectional shape perpendicular to the longitudinal direction (Y direction). )It has become.
  • the gate electrode 8 is made of, for example, a polycrystalline silicon film into which impurities are introduced to reduce the resistance value.
  • the head portion 8 a of the gate electrode 8 is located above the upper surface portion 4 a of the semiconductor portion 4 and is covered with an insulating film 12 .
  • the two leg portions 8 b and 8 b of the gate electrode 8 are located below the upper surface portion 4 a of the semiconductor portion 4 and are covered with an insulating film 12 .
  • the gate insulating film 6 is provided between the semiconductor portion 4 and the gate electrode 4 over the upper surface portion 4a, the two side surfaces 4c 1 and 4c 2 , and the lower surface portion 4b of the semiconductor portion 4.
  • the gate insulating film 6 is made of, for example, a silicon oxide film.
  • the insulating film 2 includes a base portion 2a that is spaced apart from the semiconductor portion 4, and a convex portion 2b that protrudes from the base portion 2a toward the lower surface portion 4b of the semiconductor portion 4 and contacts the lower surface portion 4b. and has.
  • the two leg portions 8b of the gate electrode 8 extend from each side of the two side surfaces 4c 1 and 4c 2 of the semiconductor portion 4 to the lower surface portion 4b side and sandwich the convex portion 2b of the insulating film 2.
  • the gate electrode 8 is provided across the upper surface 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor section 4 with the gate insulating film 6 interposed therebetween, and also extends over the two side surfaces 4c of the semiconductor section 4. 1 and 4c wrap around the lower surface portion 4b from the 2 side and sandwich the convex portion 2b of the insulating film 2.
  • the gate electrode 8 faces the upper surface portion 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor portion 4 with the gate insulating film 6 interposed therebetween, and extends around the lower surface portion 4b of the semiconductor portion 4.
  • the convex portion 2b of the insulating film 2 is sandwiched therebetween.
  • the convex portion 2b of the insulating film 2 has a width W2 in the same direction as the width W1 in the transverse direction (X direction) of the semiconductor portion 4 , which is narrower than the width W1 of the semiconductor portion 4. ing. That is, when the width of the semiconductor portion 4 in the width direction is W 1 and the width of the convex portion 2b of the insulating film 2 in the same direction as the width W 1 of the semiconductor portion 4 is W 2 , “W 1 >W 2 ”. satisfy.
  • the convex portion 2b of the insulating film 2 is integrated with the base portion 2a and is made of the same material. As shown in FIG. 3, the convex portion 2b of the insulating film 2 is formed on one end side (side surface portion 4c 3 side) and the other end side (side surface portion 4c 4 side) in the longitudinal direction (Y direction) of the semiconductor portion 4 . ). As shown in FIGS. 2 and 4, the leg portion 8b of the gate electrode 8 connects to the lower surface portion 4b of the semiconductor portion 4 with the gate insulating film 6 interposed in the region where the convex portion 2b of the insulating film 2 is not present. They are facing each other.
  • the gate electrode 8 is connected to the upper surface portion 4a of the semiconductor portion 4 and the two side surfaces with a gate insulating film 6 interposed therebetween. It has a so-called three-dimensional structure, which is provided facing the portions 4c 1 and 4c 2 and the lower surface portion 4b.
  • the length between the pair of main electrode regions 10a and 10b is the channel length L ( ⁇ gate length Lg). Then, in a longitudinal section perpendicular to the longitudinal direction (Y direction) of the semiconductor section 4 (a longitudinal section along the lateral direction (X direction) of the semiconductor section), the gate electrode 8 is inserted into the semiconductor section 4 with the gate insulating film 6 interposed therebetween.
  • the channel width W ( ⁇ gate width) is the value obtained by multiplying the length facing each other (peripheral length of the semiconductor portion 4) by the number of semiconductor portions 4.
  • the field effect transistor Qa having the GAA structure by increasing the width W1 of the semiconductor portion 4 in the transverse direction (Y direction) and increasing the height of the semiconductor portion 4 in the thickness direction (Z direction), Since the channel width W becomes wider, the effective channel area (channel length L ⁇ channel width W) can be increased. In the field effect transistor Qa having the GAA structure, by increasing the number of semiconductor parts 4, the channel area (channel length L ⁇ channel width W) can be increased.
  • the first embodiment describes a case in which the field effect transistor Qa is provided in one semiconductor section 4, there may be a plurality of semiconductor sections 4.
  • an enhancement type in which a drain current flows by applying a gate voltage equal to or higher than a threshold voltage to the gate electrode 8, or a field effect transistor Qa in which a drain current flows even when no voltage is applied to the gate electrode 8, is used. It can be configured as a depression type (normally off type) in which the current flows.
  • an enhancement type is configured, although the present invention is not limited thereto.
  • a channel (inversion layer) electrically connecting the pair of main electrode regions 10a and 10b is formed (induced) in the channel forming portion 11 by the voltage applied to the gate electrode 8.
  • a current (drain current) flows from the drain region side (for example, the main electrode region 11b side) through the channel of the channel forming portion 11 to the source region side (for example, the main electrode region 11a side).
  • a channel is formed on the upper surface portion 4a side and the two side surface portions 4c 1 and 4c 2 side of the semiconductor portion 4, and a channel is also formed on the lower surface portion 4b side. Therefore, in the GAA structure field effect transistor Qa, when the occupied area (footprint) is the same, more drain current flows than in the fin type field effect transistor which has the same three-dimensional structure, and the mutual conductance gm becomes higher. Therefore, the GAA structure field effect transistor Qa can improve the operating speed compared to the fin type field effect transistor.
  • each of the pair of main electrode regions 10a and 10b is connected to a layer above the insulating layer 13 via a contact electrode provided on the insulating film 12 of the insulating layer 13. are electrically connected to each wiring. Furthermore, the gate electrode 8 is also electrically connected to the wiring layer above the insulating layer 13 via a contact electrode provided on the insulating film 12 of the insulating layer 13 .
  • FIGS. 5 to 13 a method for manufacturing the semiconductor device 1A according to the first embodiment will be explained using FIGS. 5 to 13.
  • the formation of the semiconductor section 4 and the field effect transistor Qa included in the manufacture of the semiconductor device 1A will be specifically explained.
  • the semiconductor layer 3 shown in FIG. 5 (vertical cross-sectional view) is prepared.
  • the semiconductor layer 3 has a first surface portion 3x and a second surface portion 3y located on opposite sides of each other in the thickness direction (Z direction), and an insulating film (base insulating film) as a base insulating film on the second surface portion 3y side.
  • An insulating film) 2 is provided.
  • the semiconductor layer 3 is made of, for example, silicon as a semiconductor material, a single crystal as a crystallinity, and an i type (intrinsic type) as a conductivity type, although the semiconductor layer 3 is not limited thereto.
  • the insulating film 2 is made of, for example, a silicon oxide film formed by a CVD (Chemical Vapor Deposition) method.
  • the first surface portion 3x side of the semiconductor layer 3 is cut by, for example, a CMP method to reduce the thickness of the semiconductor layer 3.
  • the semiconductor layer 3 is patterned to form a three-dimensional semiconductor portion 4 on the insulating film 2, as shown in FIGS. 7(a), (b), (c), and (d). .
  • the semiconductor portion 4 is formed, for example, in the shape of a rectangular parallelepiped, having an upper surface portion 4a, a lower surface portion (bottom surface portion) 4b, and four side surfaces 4c 1 , 4c 2 , 4c 3 , and 4c 4 .
  • the semiconductor portion 4 can be formed, for example, by patterning the semiconductor layer 3 provided on the insulating film 2 using well-known photolithography and etching techniques.
  • the insulating film 2 is in contact with the lower surface portion 4b of the semiconductor portion 4, and supports the semiconductor portion 4 from the lower surface portion 4b side of the semiconductor portion 4.
  • the insulating film 2 is etched to form a base portion 2a that is spaced apart from the lower surface portion 4b of the semiconductor portion 4, as shown in FIGS. 8(a), (b), (c), and (d). At the same time, it protrudes from the base part 2a toward the semiconductor part 4 side, contacts the lower surface part 4b of the semiconductor part 4, and has a width W2 in the same direction as the width W1 in the transverse direction (X direction) of the semiconductor part 4 .
  • the convex portion 2b is formed to be narrower than the width W1 of the portion 4 in the transverse direction.
  • the base portion 2a and the convex portion 1b can be formed by subjecting the surface layer portion of the insulating film 2 to, for example, isotropic wet etching or anisotropic dry etching.
  • the insulating film 2 includes a base portion 2a that is spaced apart from the semiconductor portion 4, a base portion 2a that protrudes from the base portion 2a toward the semiconductor portion 4 side, contacts the lower surface portion 4b, and a lateral direction (X direction) of the semiconductor portion 4. ) and a convex portion 2b whose width W 2 in the same direction as the width W 1 of the semiconductor portion 4 is narrower than the width W 1 of the semiconductor portion 4 .
  • the convex portion 2b extends from one end side to the other end side in the longitudinal direction (Y direction) of the semiconductor portion 4.
  • the semiconductor portion 4 is supported by the convex portion 2b of the insulating film 2 across one end and the other end in the longitudinal direction of the semiconductor portion 4.
  • a gate insulating film 6 is formed on the semiconductor portion 4.
  • the gate insulating film 6 is formed over at least the upper surface portion 4a, the two side surface portions 4c 1 and 4c 2 , and the lower surface portion 4b of the semiconductor portion 4.
  • the gate insulating film 6 can be formed by a thermal oxidation method or a deposition method.
  • a silicon oxide film as the gate insulating film 6 is formed by a thermal oxidation method.
  • the gate insulating film 6 is formed over the entire top surface 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor section 4.
  • a gate insulating film 6 is selectively formed in a region outside the convex portion 2b.
  • the gate insulating film 6 is also formed on each of the two side surfaces 4c 3 and 4c 4 located in the longitudinal direction (Y direction) of the semiconductor section 4.
  • a polycrystalline silicon film 7 is formed as an electrode forming material.
  • the polycrystalline silicon film 7 is formed so as to cover six surfaces (the upper surface portion 4a, the lower surface portion 4b, and the four side surfaces 4c 1 , 4c 2 , 4c 3 , and 4c 4 ) of the semiconductor portion 4 .
  • Such a polycrystalline silicon film 7 can be formed by, for example, the ALD method, which has excellent deposition properties. Impurities are introduced into the polycrystalline silicon film 7 during or after film formation to reduce the resistance value.
  • a mask RM1 as an etching mask is formed on the gate electrode formation region of the polycrystalline silicon film 7.
  • the mask RM1 is formed using, for example, a well-known photolithography technique.
  • the polycrystalline silicon film 7 outside the mask RM1 is removed by, for example, anisotropic dry etching. As shown in (d)), a gate electrode 8 made of a polycrystalline silicon film 7 is formed.
  • the gate electrode 8 is integrated with the head (first portion) 8a provided on the upper surface portion 4a side of the semiconductor portion 4 with the gate insulating film 6 interposed therebetween, and Two leg parts ( second part ) 8b and 8b.
  • the head 8a is located above the top surface 4a of the semiconductor section 4, and each of the two legs 8b and 8b is located below the top surface 4a of the semiconductor section 4.
  • the two leg portions 8b and 8b have a shape that wraps around the lower surface portion 4b side of the semiconductor portion 4 in the transverse direction (X direction) of the semiconductor portion 4 to sandwich the convex portion 2b of the insulating film 2. is formed. That is, the gate electrode 8 faces the top surface 4a and side surfaces 4c1 and 4c2 of the semiconductor section 4 with the gate insulating film 6 interposed therebetween, and wraps around the surface section 4b of the semiconductor section 4 to sandwich the convex section 2b. It is formed.
  • each of the gate electrodes 8 is A pair of main electrode regions 10a and 10b made of n-type semiconductor regions are formed in the semiconductor section 4.
  • the pair of main electrode regions 10a and 10b uses the gate electrode 8 as a mask for introducing impurities, and injects, for example, phosphorus ions ( It can be formed by implanting P + ) and then performing heat treatment to activate the phosphorus ions to form an n-type semiconductor region. That is, each of the pair of main electrode regions 10a and 10b is formed in the semiconductor section 4 in alignment with the gate electrode 8.
  • a channel forming portion 11 is formed in the semiconductor portion 4 between the pair of main electrode regions 10a and 10b. Further, in this step, a GAA structure field effect transistor Qa having a gate insulating film 6, a gate electrode 8, a pair of main electrode regions 10a and 10b, a channel forming part 11, etc. is formed in the semiconductor part 4.
  • an insulating film 12 is formed on the entire surface of the insulating film 2 so as to cover the semiconductor part 4 and the gate electrode 8.
  • the insulating film 12 is formed by, for example, forming a silicon oxide film over the entire surface of the insulating film 2 including the top of the semiconductor part 4 and the top of the gate electrode 8, and then flattening the surface of this silicon oxide film by a CMP method or the like. can do.
  • an insulating layer 13 that includes the insulating film 2 and the insulating film 12, and also includes the semiconductor portion 4 and the field effect transistor Qa is formed. This process results in the states shown in FIGS. 1 to 4.
  • the semiconductor device 1A includes a semiconductor portion 4 provided on an insulating film 2 as a base film, and a gate electrode 8 provided on the semiconductor portion 4 with a gate insulating film 6 interposed therebetween. It includes an effect transistor Qa.
  • the insulating film 2 includes a base portion 2a that is spaced apart from the semiconductor portion 4, and a convex portion 2b that protrudes from the base portion 2a toward the lower surface portion 4b of the semiconductor portion 4 and contacts the lower surface portion 4b (supports the lower surface portion 4b). and has.
  • the gate electrode 8 is provided across the upper surface portion 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor portion 4, and extends around the lower surface portion 4b of the semiconductor portion 4 to sandwich the convex portion 2b. I'm here.
  • the insulating film is The contact area between the insulating film 2 and the semiconductor section 4 can be increased, and peeling between the insulating film 2 and the semiconductor section 4 can be suppressed. Therefore, according to the first embodiment, it is possible to improve the manufacturing yield of the semiconductor device 1A having the GAA structure field effect transistor Qa.
  • the insulating film 2 as a base film is etched to form the base portion 2a spaced apart from the lower surface portion 4b of the semiconductor portion 4, and the base portion 2a
  • the semiconductor portion 4 protrudes toward the lower surface portion 4b side of the semiconductor portion 4, contacts the lower surface portion 4b (supports the lower surface portion 4b), and has a width W 2 in the same direction as the width W 1 in the transverse direction (X direction) of the semiconductor portion 4. includes a step of forming the convex portion 2b narrower than the width W1 of the semiconductor portion 4 in the transverse direction.
  • the convex portion 2b faces the upper surface portion 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor portion 4 with the gate insulating film 6 interposed therebetween, and wraps around to the lower surface portion 4b side of the semiconductor portion 4 to form the convex portion 2b.
  • the manufacturing method of the semiconductor device 1A including such a step in the conventional case where the gate electrode 8 is formed by forming a dug portion across the semiconductor portion 4 in the insulating film 2 on the lower surface portion 4b side of the semiconductor portion 4, Compared to this, the contact area between the insulating film 2 and the semiconductor section 4 can be increased, and peeling between the insulating film 2 and the semiconductor section 4 can be suppressed. Therefore, according to the first embodiment, the semiconductor device 1A having the GAA structure field effect transistor Qa can be manufactured with a high manufacturing yield.
  • the convex portion 2b extends from one end side to the other end side in the longitudinal direction (Y direction) of the semiconductor portion 4; It may be selectively provided in a gate electrode overlapping region where the gate electrode 8 overlaps the gate electrode 4 .
  • a semiconductor device 1B according to the second embodiment of the present technology basically has the same configuration as the semiconductor device 1A according to the first embodiment described above, and has the following configuration. are different.
  • a semiconductor device 1B according to the second embodiment of the present technology includes an insulating layer 13B in place of the insulating layer 13 shown in FIGS. 1 to 4 of the first embodiment described above. We are prepared.
  • the insulating layer 13 of the first embodiment described above includes an insulating film (base insulating film) 2 as a base film provided on the lower surface portion 4b side of the semiconductor portion 4, and a semiconductor layer on this insulating film 2. It has a multilayer structure (composite film structure) including an insulating film (coating insulating film) 12 provided to cover the portion 4 and the field effect transistor Qa.
  • the insulating layer 13B of the second embodiment has an insulating film (base insulating film) 2 as a base film provided on the lower surface part 4b side of the semiconductor part 4. , an insulating film (surrounding insulating film) 5 provided on this insulating film 2 so as to surround the semiconductor part 4, and an insulating film 12 provided on this insulating film 5 so as to cover the semiconductor part 4 and the gate electrode 8. It has a multilayer structure (composite membrane structure) including The semiconductor portion 4 and the field effect transistor Qa are included in the insulating layer 13B.
  • the head 8a of the gate electrode 8 protrudes above the insulating film 5 included in the insulating layer 13B, and is further covered with the insulating film 12 included in the insulating layer 13B.
  • one leg portion 8b has a dug portion 5a extending across the insulating film 5 and the insulating film 2 on the outside of the side surface portion 4c1 of the semiconductor portion 4.
  • the other leg portion 8b is provided in a dug portion 5a extending across the insulating film 5 and the insulating film 2 on the outside of the side surface portion 4c2 of the semiconductor portion 4.
  • the other configurations are generally similar to the first embodiment described above.
  • FIGS. 18 to 26 a method for manufacturing the semiconductor device 1B according to the second embodiment will be explained using FIGS. 18 to 26. Also in this second embodiment, the formation of the semiconductor section 4 and the field effect transistor Qa included in the manufacture of the semiconductor device 1B will be specifically explained.
  • the semiconductor portion 4 has an upper surface portion 4a, a lower surface portion (bottom surface portion) 4b, and four side surface portions 4c 1 , 4c 2 , 4c 3 , and 4c 4 .
  • an insulating film 5 is formed on the insulating film 2.
  • the insulating film 5 is formed on the outside of the semiconductor section 4 so as to surround the semiconductor section 4 .
  • the insulating film 5 is formed by forming, for example, a silicon oxide film on the entire surface of the insulating film 2 including the top of the semiconductor part 4 using a well-known film forming method (for example, CVD method), and then depositing the silicon oxide film on the semiconductor part 4. For example, it can be formed by selectively removing using a CMP method. It is preferable to planarize the insulating film 5 so that the upper surface portion of the insulating film 5 and the upper surface portion 4a of the semiconductor portion 4 are flush with each other.
  • dug portions 5a are selectively formed on both sides of the semiconductor portion 4 in the lateral direction (X direction).
  • the dug portions 5a and 5a are formed on the outside of each of the two side surfaces 4c 1 and 4c 2 located in the transverse direction of the semiconductor portion 4 . Formed in such a way that it is exposed.
  • the dug portions 5a and 5a are formed by selectively etching the insulating film 5 on the outside of each of the side surfaces 4c 1 and 4c 2 of the semiconductor portion 4 using, for example, well-known photolithography and dry etching techniques. be able to.
  • the insulating film 5 is etched under conditions that provide an etching ratio with respect to the semiconductor portion 4.
  • the dug portions 5a and 5a are formed so that the length in the same direction as the longitudinal direction (Y direction) of the semiconductor portion 4 is shorter than the length in the longitudinal direction (Y direction) of the semiconductor portion 4. Further, the dug portions 5a and 5a are formed to a depth extending across the insulating film 5 and the insulating film 2 in the thickness direction (Z direction) of the semiconductor layer 4.
  • a base portion 2a is formed which is spaced apart from the semiconductor portion 4b, and which protrudes from the base portion 2a toward the semiconductor portion 4 and comes into contact with the lower surface portion 4b of the semiconductor portion 4 (supports the lower surface portion 4b of the semiconductor portion 4).
  • the width W 2 in the same direction as the width W 1 in the lateral direction (X direction) is narrower than the width W 1 in the lateral direction of the semiconductor portion 4 .
  • the base portion 2a and the convex portion 2b can be formed by subjecting the insulating film 2 to, for example, isotropic wet etching through the dug portions 5a and 5a.
  • the insulating film 2 includes a base portion 2a that is spaced apart from the semiconductor portion 4, a base portion 2a that protrudes from the base portion 2a toward the semiconductor portion 4 side, contacts the lower surface portion 4b, and a lateral direction (X direction) of the semiconductor portion 4. ) and a convex portion 2b whose width W 2 in the same direction as the width W 1 of the semiconductor portion 4 is narrower than the width W 1 of the semiconductor portion 4 .
  • the convex portion 2b extends along the longitudinal direction of the semiconductor portion 4 at the central portion of the semiconductor portion 4 in the longitudinal direction (Y direction).
  • the semiconductor portion 4 is supported by the insulating film 2 at both end portions in the longitudinal direction (side surface portions 4c3 and 4c4 sides) on the lower surface portion 4b side of the semiconductor portion 4, and the central portion in the longitudinal direction is supported by the insulating film 2. It is supported by the convex portion 2b.
  • the insulating film 5 on the side wall of each of the dug portions 5a and 5a is also side-etched, and the side walls of each of the dug portions 5a and 5a are retreated to the outside, and the side walls of each of the dug portions 5a and 5a are retreated outward. Opening size expands.
  • a gate insulating film 6 is formed on the semiconductor portion 4 by the same method as in the first embodiment described above.
  • the gate insulating film 6 is formed over the entire top surface 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor section 4.
  • a gate insulating film 6 is selectively formed in a region outside the convex portion 2b.
  • a polycrystalline silicon film 7 is formed as an electrode forming material.
  • the polycrystalline silicon film 7 fills the inside of each of the two dug portions 5a and 5a, and covers the six surface portions of the semiconductor portion 4 (upper surface portion 4a, lower surface portion 4b, four side surface portions 4c 1 , 4c 2 , 4c A film is formed on the entire surface of the insulating film 5 so as to cover the insulating film 5 ( 3 , 4c 4 ).
  • Such a polycrystalline silicon film 7 can be formed by, for example, the ALD method, which has excellent deposition properties. Impurities are introduced into the polycrystalline silicon film 7 during or after film formation to reduce the resistance value.
  • a mask RM2 as an etching mask is formed over the gate electrode formation region of the polycrystalline silicon film 7.
  • the mask RM2 is formed using, for example, a well-known photolithography technique.
  • the polycrystalline silicon film 7 outside the mask RM2 is removed by, for example, anisotropic dry etching. As shown in (d)), a gate electrode 8 made of a polycrystalline silicon film 7 is formed.
  • the gate electrode 8 is integrated with the head (first portion) 8a provided on the upper surface portion 4a side of the semiconductor portion 4 with the gate insulating film 6 interposed therebetween, and Two leg parts ( second part ) 8b and 8b.
  • the head 8a is located above the top surface 4a of the semiconductor section 4, and each of the two legs 8b and 8b is located below the top surface 4a of the semiconductor section 4.
  • the head 8a projects upward from the insulating film 5.
  • Each of the two legs 8b and 8b is then formed separately in each of the recesses 5a and 5a.
  • the two leg portions 8b and 8b have a shape that wraps around the lower surface portion 4b side of the semiconductor portion 4 in the transverse direction (X direction) of the semiconductor portion 4 to sandwich the convex portion 2b of the insulating film 2. is formed.
  • a pair of main electrode regions 10a and 10b made of n-type semiconductor regions are formed in the semiconductor section 4.
  • This pair of main electrode regions 10a and 10b is formed by the same method as in the first embodiment described above.
  • a channel forming portion 11 is formed in the semiconductor portion 4 between the pair of main electrode regions 10a and 10b.
  • a GAA structure field effect transistor Qa having a gate insulating film 6, a gate electrode 8, a pair of main electrode regions 10a and 10b, a channel forming part 11, etc. is formed in the semiconductor part 4.
  • an insulating film 12 is formed on the entire surface of the insulating film 5 so as to cover the semiconductor part 4 and the gate electrode 8.
  • the insulating film 12 is formed by, for example, forming a silicon oxide film over the entire surface of the insulating film 5 including the top of the semiconductor part 4 and the top of the gate electrode 8, and then flattening the surface of this silicon oxide film by a CMP method or the like. can do.
  • an insulating layer 13B including the insulating film 2, the insulating film 5, and the insulating film 12, and also including the semiconductor portion 4 and the field effect transistor Qa is formed. This step results in the states shown in FIGS. 14 to 17.
  • the method for manufacturing the semiconductor device 1B according to the second embodiment also provides the same effects as the method for manufacturing the semiconductor device 1A according to the above-described first embodiment.
  • a semiconductor device 1C according to the third embodiment of the present technology has basically the same configuration as the semiconductor device 1B according to the second embodiment described above, and an insulating film 2 The materials of the convex portions 2b are different.
  • the convex portion 2b of the second embodiment described above is integrated with the base portion 2a and is made of the same material.
  • the convex portion 2b1 of the third embodiment is made of a material different from that of the base portion 2a.
  • the convex portion 2b1 is made of a material film such as SiN, polycrystalline silicon, SiOC, SICN, or SiC.
  • the other configurations are generally similar to the second embodiment described above.
  • the semiconductor device 1C according to the third embodiment is formed by the manufacturing method described below.
  • the semiconductor layer 3 shown in FIG. 29A is prepared.
  • the semiconductor layer 3 has a first surface portion 3x and a second surface portion 3y located on opposite sides of each other in the thickness direction (Z direction), and an insulating film (base insulating film) as a base insulating film on the second surface portion 3y side.
  • An insulating film) 2 is provided.
  • the insulating film 2 of the third embodiment includes a dummy film 15 on the semiconductor layer 3 side, unlike the insulating film 2 of the second embodiment described above.
  • the dummy film 15 is made of a material having a high etching ratio with respect to the insulating film 2 made of a silicon oxide film, such as SiN, polycrystalline silicon, SiOC, SICN, and SiC.
  • the semiconductor layer 3 is patterned by the same method as in the second embodiment described above, and as shown in FIG. 29B, a rectangular parallelepiped semiconductor is formed on the dummy film 15.
  • Section 4 is formed.
  • the semiconductor portion 4 has an upper surface portion 4a, a lower surface portion (bottom surface portion) 4b, and four side surface portions 4c 1 , 4c 2 , 4c 3 , and 4c 4, as in the second embodiment described above.
  • the dummy film 15 contacts the lower surface portion 4b of the semiconductor portion 4 and supports the semiconductor portion 4 from the lower surface portion 4b side of the semiconductor portion 4.
  • an insulating film 5 is formed on the insulating film 2.
  • the insulating film 5 is formed by the same method as in the second embodiment described above.
  • dug portions 5a are selectively formed on both sides of the semiconductor portion 4 in the lateral direction (X direction).
  • the dug portions 5a and 5a are formed on the outside of each of the two side surfaces 4c 1 and 4c 2 located in the transverse direction of the semiconductor portion 4 . Formed in such a way that it is exposed.
  • the dug portions 5a and 5a are formed by selectively etching the insulating film 5 on the outside of each of the side surfaces 4c 1 and 4c 2 of the semiconductor portion 4 using, for example, well-known photolithography and dry etching techniques. be able to.
  • the insulating film 5 is etched under conditions that provide an etching ratio with respect to the semiconductor portion 4.
  • the dug portions 5a and 5a are formed so that the length in the same direction as the longitudinal direction (Y direction) of the semiconductor portion 4 is shorter than the length in the longitudinal direction (Y direction) of the semiconductor portion 4. Furthermore, the dug portions 5a and 5a are formed to have a depth that is approximately the same as the thickness of the insulating film 5.
  • the dummy film 15 is etched through the dug portions 5a and 5a to form the base portion 2a spaced apart from the lower surface portion 4b of the semiconductor portion 4, as shown in FIG. 29E. It protrudes into contact with the lower surface portion 4b of the semiconductor portion 4 (supports the lower surface portion 4b of the semiconductor portion 4), and has a width W 2 in the same direction as the width W 1 in the transverse direction (X direction) of the semiconductor portion 4. A convex portion 2b 1 is formed which is narrower than the width W 1 of the semiconductor portion 4 in the transverse direction.
  • the dummy film 15 is etched under conditions that provide an etching ratio with respect to the semiconductor portion 4, the insulating film 5, and the insulating film 2.
  • the insulating film 5 on the side wall of each of the dug portions 5a and 5a is also slightly etched, but the opening dimensions of each of the dug portions 5a and 5a are expanded compared to the second embodiment described above. can be suppressed.
  • a step is formed between the side surface and the bottom surface of the insulating film 2 side of each of the dug portions 5a and 5a.
  • a GAA structure field effect transistor Qa having a gate insulating film 6, a gate electrode 8, a pair of main electrode regions 10a and 10b, a channel forming part 11, etc.
  • an insulating layer 13C that includes the insulating film 2, the insulating film 5, and the insulating film 12, and also includes the semiconductor portion 4 and the field effect transistor Qa, the state shown in FIGS. 27 and 28 is obtained.
  • the semiconductor device 1C according to the third embodiment also provides the same effects as the semiconductor device 1B according to the second embodiment described above.
  • the method for manufacturing the semiconductor device 1C according to the third embodiment also provides the same effects as the method for manufacturing the semiconductor device 1B according to the second embodiment described above.
  • the method for manufacturing the semiconductor device 1C according to the third embodiment it is possible to suppress the expansion of the opening dimensions of each of the dug portions 5a and 5a, so compared to the second embodiment, the occupied area (foot It is possible to manufacture a field effect transistor Qa with a small print size (printing area), and it is possible to achieve high integration of the semiconductor device 1C.
  • CMOS Complementary Metal Oxide Semiconductor
  • a solid-state imaging device 1D is mainly configured with a semiconductor chip 102 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1D is mounted on the semiconductor chip 102, and the semiconductor chip 102 can be regarded as the solid-state imaging device 1D.
  • this solid-state imaging device 1D (201) captures image light (incident light 206) from a subject through an optical lens 202, and calculates the amount of incident light 206 formed on an imaging surface. Each pixel is converted into an electrical signal and output as a pixel signal (image signal).
  • the semiconductor chip 102 on which the solid-state imaging device 1D is mounted has a rectangular pixel array section 102A provided at the center in a two-dimensional plane including the X direction and the Y direction that are orthogonal to each other.
  • a peripheral portion 102B is provided outside the pixel array portion 102A so as to surround the pixel array portion 102A.
  • the semiconductor chip 102 is formed by cutting a semiconductor wafer including semiconductor layers 13 and 121, which will be described later, into small pieces for each chip formation region in a manufacturing process. Therefore, the configuration of the solid-state imaging device 1D described below is generally the same even in the wafer state before the semiconductor wafer is cut into pieces. That is, the present technology is applicable to semiconductor chips and semiconductor wafers.
  • the pixel array section 102A is a light receiving surface that receives light collected by an optical lens (optical system) 202 shown in FIG. 34, for example.
  • a plurality of pixels 103 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 103 are repeatedly arranged in the X direction and the Y direction, which are orthogonal to each other within a two-dimensional plane.
  • a plurality of bonding pads 114 are arranged in the peripheral portion 102B.
  • Each of the plurality of bonding pads 114 is arranged, for example, along each of the four sides of the semiconductor chip 102 on a two-dimensional plane.
  • Each of the plurality of bonding pads 114 functions as an input/output terminal that electrically connects the semiconductor chip 102 and an external device.
  • the semiconductor chip 102 includes a logic circuit 113 shown in FIG. As shown in FIG. 31, the logic circuit 113 includes a vertical drive circuit 104, a column signal processing circuit 105, a horizontal drive circuit 106, an output circuit 107, a control circuit 108, and the like.
  • the logic circuit 113 is configured with a CMOS (Complementary MOS) circuit having an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors, for example.
  • CMOS Complementary MOS
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the vertical drive circuit 104 is configured by, for example, a shift register.
  • the vertical drive circuit 104 sequentially selects desired pixel drive lines 110, supplies pulses for driving the pixels 103 to the selected pixel drive lines 110, and drives each pixel 103 row by row. That is, the vertical drive circuit 104 sequentially selectively scans each pixel 103 of the pixel array section 102A in the vertical direction row by row, and generates a signal charge generated by the photoelectric conversion section (photoelectric conversion element) of each pixel 103 according to the amount of light received.
  • a pixel signal from the pixel 103 based on the above is supplied to the column signal processing circuit 105 through the vertical signal line 111.
  • the column signal processing circuit 105 is arranged, for example, for each column of pixels 103, and performs signal processing such as noise removal on the signals output from one row of pixels 103 for each pixel column.
  • the column signal processing circuit 105 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion to remove fixed pattern noise specific to pixels.
  • the horizontal drive circuit 106 is composed of, for example, a shift register.
  • the horizontal drive circuit 106 sequentially outputs horizontal scanning pulses to the column signal processing circuits 105 to select each of the column signal processing circuits 105 in turn, and select pixels that have undergone signal processing from each of the column signal processing circuits 105.
  • the signal is output to the horizontal signal line 112.
  • the output circuit 107 performs signal processing on the pixel signals sequentially supplied from each of the column signal processing circuits 105 through the horizontal signal line 112, and outputs the processed pixel signals.
  • signal processing for example, buffering, black level adjustment, column variation correction, various digital signal processing, etc. can be used.
  • the control circuit 108 generates clock signals and control signals that serve as operating standards for the vertical drive circuit 104, column signal processing circuit 105, horizontal drive circuit 106, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. generate. Then, the control circuit 108 outputs the generated clock signal and control signal to the vertical drive circuit 104, column signal processing circuit 105, horizontal drive circuit 106, and the like.
  • the semiconductor chip 102 includes a pixel unit PU shown in FIG. 32.
  • the pixel unit PU includes a pixel block 115 and a pixel circuit (readout circuit) 116.
  • the pixel block 115 includes, for example, four pixels 103 arranged two by two adjacent to each other in each of the X direction and the Y direction in plan view.
  • the output of each of the four pixels 103 of the pixel block 115 is input to the input stage of the shared pixel circuit 116. That is, in the fourth embodiment, one pixel circuit 116 is allocated to one pixel block 115 including four pixels 103, although the circuit configuration is not limited thereto.
  • Each of the four pixels 103 included in one pixel block 115 has common components. As shown in FIG. 32, each of the four pixels 103 included in one pixel block 115 functions as a photoelectric conversion section 124 and a charge holding section that holds (accumulates) signal charges photoelectrically converted in the photoelectric conversion section 124.
  • the floating diffusion FD includes a floating diffusion FD, and a transfer transistor TR that transfers the signal charge photoelectrically converted by the photoelectric conversion unit 124 to the floating diffusion FD.
  • the photoelectric conversion unit 124 shown in FIG. 32 is composed of, for example, a pn junction type photodiode (PD), and generates signal charges according to the amount of received light.
  • the photoelectric conversion unit 124 has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • the transfer transistor TR shown in FIG. 32 transfers the signal charge photoelectrically converted by the photoelectric conversion unit 124 to the floating diffusion FD.
  • the source region of the transfer transistor TR is electrically connected to the cathode side of the photoelectric conversion unit 124, and the drain region of the transfer transistor TR is electrically connected to the floating diffusion FD.
  • the gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 110 (see FIG. 31).
  • the floating diffusion FD shown in FIG. 32 temporarily holds (accumulates) the signal charge transferred from the photoelectric conversion section 124 via the transfer transistor TR.
  • the pixel circuit 116 shown in FIG. 32 reads out the signal charge held in the floating diffusion FD, converts the read out signal charge into a pixel signal, and outputs the pixel signal.
  • the pixel circuit 115 converts the signal charge photoelectrically converted by the photoelectric conversion unit 124 into a pixel signal based on this signal charge, and outputs the pixel signal.
  • the pixel circuit 116 includes, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as pixel transistors, although they are not limited thereto.
  • Each of these pixel transistors (AMP, SEL, RST, FDG) and the above-mentioned transfer transistor TR are configured with, for example, a MOSFET as a field effect transistor. Moreover, MISFETs may be used as these transistors.
  • the selection transistor SEL, reset transistor RST, and switching transistor FDG each function as a switching element
  • the amplification transistor AMP functions as an amplification element. That is, the pixel circuit 116 includes field effect transistors for different purposes.
  • the amplification transistor AMP shown in FIG. 32 has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor RST.
  • the gate electrode of the amplification transistor AMP is electrically connected to the floating diffusion FD and the source region of the switching transistor FDG.
  • the selection transistor SEL shown in FIG. 32 has a source electrically connected to the vertical signal line 111 (VSL), and a drain region electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line of the pixel drive lines 110 (see FIG. 31).
  • the reset transistor RST shown in FIG. 32 has a source region electrically connected to the drain region of the switching transistor FDG, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line of the pixel drive lines 110 (see FIG. 31).
  • the switching transistor FDG shown in FIG. 32 has a source region electrically connected to the charge retention region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP. There is.
  • the gate electrode of the switching transistor FDG is electrically connected to a switching transistor drive line of the pixel drive lines 110 (see FIG. 31).
  • the selection transistor SEL and the switching transistor FDG may be omitted as necessary.
  • the source region of the amplification transistor AMP is electrically connected to the vertical signal line 111 (VSL).
  • the switching transistor FDG is omitted, the source region of the reset transistor RST is electrically connected to the gate electrode of the amplification transistor AMP and the floating diffusion FD.
  • the transfer transistor TR shown in FIG. 32 transfers the signal charge generated in the photoelectric conversion section 124 to the floating diffusion FD when the transfer transistor TR is turned on.
  • the reset transistor RST shown in FIG. 32 resets the potential (signal charge) of the floating diffusion FD to the potential of the power supply line Vdd when the reset transistor RST is turned on.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 115.
  • the amplification transistor AMP shown in FIG. 32 generates, as a pixel signal, a voltage signal corresponding to the level of the signal charge held in the floating diffusion FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal with a voltage corresponding to the level of the signal charge generated by the photoelectric conversion unit 124.
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the column signal processing circuit 105 via the vertical signal line 111 (VSL). .
  • the switching transistor FDG shown in FIG. 32 controls charge retention by the floating diffusion FD and adjusts the voltage multiplication factor according to the potential amplified by the amplification transistor AMP.
  • signal charges generated in the photoelectric conversion section 124 of the pixel 103 are held (accumulated) in the floating diffusion FD via the transfer transistor TR of the pixel 103. Then, the signal charge held in the floating diffusion FD is read out by the pixel circuit 116 and applied to the gate electrode of the amplification transistor AMP of the pixel circuit 116.
  • a horizontal line selection control signal is applied to the gate electrode of the selection transistor SEL of the pixel circuit 116 from the vertical shift register.
  • the selection transistor SEL becomes conductive, and a current corresponding to the potential of the floating diffusion FD amplified by the amplification transistor AMP flows to the vertical signal line 111. Furthermore, by setting the reset control signal applied to the gate electrode of the reset transistor RST of the pixel circuit 116 to a high (H) level, the reset transistor RST becomes conductive and resets the signal charges accumulated in the floating diffusion FD.
  • the photoelectric conversion section 124, transfer transistor TR, and floating diffusion FD shown in FIG. 32 are each mounted on a semiconductor layer 121 (see FIG. 33) of the first substrate section 120, which will be described later. Furthermore, pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 116 are mounted on a semiconductor section of a second substrate section 140, which will be described later. Furthermore, transistors forming the logic circuit 113 are mounted on a semiconductor layer of a third substrate section 150, which will be described later.
  • FIG. 33 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure of the pixel array section 102A of FIG. 30, and for convenience of explanation, the top and bottom are reversed with respect to FIG. 30.
  • the semiconductor chip 102 includes a first substrate section 120, a second substrate section 140, and a third substrate section 150.
  • the semiconductor chip 102 has a three-dimensional structure in which a first substrate section 120, a second substrate section 140, and a third substrate section 150 are stacked in this order.
  • the first substrate section 120 includes a semiconductor layer 121 having a first surface S1 and a second surface S2 located on opposite sides, and an insulating layer 130 provided on the first surface S1 side of the semiconductor layer 121. , is equipped with.
  • the semiconductor layer 121 is made of, for example, single crystal silicon.
  • the first substrate section 120 includes, on the second surface S2 side of the semiconductor layer 121, a flattening layer 161, an optical filter layer 162, and a lens layer 163, which are sequentially laminated from the second surface S2 side. .
  • the semiconductor layer 121 has a photoelectric conversion region 123 divided by a separation region 122.
  • a photoelectric conversion region 123 is provided for each pixel 103.
  • Each photoelectric conversion region 123 includes the above-described photoelectric conversion section 124, a floating diffusion FD, and a transfer transistor TR. Furthermore, each photoelectric conversion region 123 includes a p-type semiconductor region 124p as a first conductivity type, and an n-type semiconductor region 124n as a second conductivity type.
  • the p-type semiconductor region 124p is provided on the first surface S1 side of the semiconductor layer 121.
  • the n-type semiconductor region 124n is provided closer to the second surface S2 of the semiconductor layer 121 than the p-type semiconductor region 124p, and overlaps with the p-type semiconductor region 124p in plan view.
  • the floating diffusion FD is composed of an n-type semiconductor region, and is provided in the p-type semiconductor region 124p on the first surface S1 side of the semiconductor layer 121.
  • the floating diffusion FD is electrically connected to a relay electrode 129a provided on the first surface S1 side of the semiconductor layer 121.
  • a p-type contact region 126 made of a p-type semiconductor region is provided in the surface layer portion of the semiconductor layer 121 on the first surface S1 side.
  • P-type contact region 126 is provided in p-type semiconductor region 124p.
  • the p-type contact region 126 is electrically connected to a relay electrode 129b provided on the first surface S1 side of the semiconductor layer 121.
  • Each of the relay electrodes 129a and 129b is made of, for example, a polycrystalline silicon film doped with impurities that reduce resistance.
  • the photoelectric conversion unit 124 described above is mainly composed of an n-type semiconductor region 124n, and is a pn-junction photodiode (PD) formed by a pn junction between a p-type semiconductor region 124p and an n-type semiconductor region 124n. It is configured as.
  • PD pn-junction photodiode
  • the transfer transistor TR is provided on the first surface S1 side of the semiconductor layer 121.
  • the transfer transistor TR includes a gate insulating film 127 provided along the inner wall of a gate trench extending in the depth direction from the first surface S1 of the semiconductor layer 121, and a part of the gate insulating film 127. It has a T-shaped gate electrode 128 that is buried in the gate trench with a film 127 interposed therebetween and has the other part protruding from the gate trench, and a source region and a drain region (not shown).
  • the planarization layer 161 is made of, for example, a silicon oxide film.
  • the planarization layer 161 is formed on the second surface S2 of the semiconductor layer 121 in the pixel array section 102A so that the second surface S2 (light incident surface) of the semiconductor layer 121 becomes a flat surface with no unevenness. It covers the whole thing.
  • the optical filter layer 162 is provided with color filters of red (R), green (G), blue (B), etc. for each pixel 103, and color-separates the incident light incident from the light incident surface side of the semiconductor chip 102. .
  • the lens layer 163 is provided with a microlens for each pixel 103 that condenses the irradiation light and makes the condensed light efficiently enter the photoelectric conversion region 123.
  • the insulating layer 130 includes an insulating film 131 provided on the first surface S1 side of the semiconductor layer 121 to cover the gate electrode 128 and the relay electrodes 129a and 129b, and a side of the insulating film 131 opposite to the semiconductor layer 121 side. It has a bonding film 132 provided on.
  • the insulating film 131 is made of, for example, a silicon oxide film.
  • the bonding film 132 is made of, for example, a silicon nitride film.
  • the second substrate section 140 includes the insulating layer 13 of the first embodiment described above and a multilayer wiring layer 145.
  • the insulating layer 13 of this fourth embodiment has the same structure as the insulating layer 13 of the above-described first embodiment shown in FIGS. 1 to 4, and includes the insulating film 2 and the insulating film 12.
  • the insulating layer 13 of this fourth embodiment includes a rectangular parallelepiped-shaped semiconductor section 4 and a field effect transistor Qa provided in this semiconductor section.
  • the insulating layer 13 is provided facing the insulating layer 130 of the first substrate part 120, and the insulating film 2 included in the insulating layer 13 is bonded to the bonding film 132 included in the insulating layer 130 by direct bonding.
  • direct bonding For example, surface activated bonding can be used as direct bonding.
  • the photoelectric conversion section 124, the transfer transistor TR, and the floating diffusion FD are provided in the semiconductor layer 121 of the first substrate section 120.
  • the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 116 in FIG. 32 are configured with field effect transistors Qa shown in FIG. 33.
  • an amplification transistor AMP and a switching transistor FDG configured with a field effect transistor Qa are illustrated.
  • the multilayer wiring layer 145 includes wirings 146a, 146b, and 146c formed in the first wiring layer, and an interlayer insulating film 147 covering the first wiring layer.
  • One end side of the wiring 146a is electrically connected to the gate electrode 8 of the amplification transistor AMP via a contact electrode 141a provided on the insulating layer 13.
  • the other end side of the wiring 146a is electrically connected to the relay electrode 129a of the first substrate section 120 via a contact electrode 142a extending across the insulating layer 13 and the insulating layer 130.
  • the wiring 146b is electrically connected to the gate electrode 8 of the switching transistor FDG via a contact electrode 141b provided on the insulating layer 13.
  • the wiring 146c is electrically connected to the relay electrode 129b of the first substrate section 120 via a contact electrode 142a extending across the insulating layer 13 and the insulating layer 130.
  • the third substrate section 150 is provided facing the multilayer wiring layer 145 of the second substrate section 140, and is joined to the multilayer wiring layer 145 by direct bonding.
  • direct bonding For example, surface activated bonding can be used as direct bonding.
  • the third substrate section 150 includes a semiconductor layer.
  • a transistor forming a logic circuit is mounted on the semiconductor layer of the third substrate section 150.
  • the semiconductor section 4 of the second substrate section 140 is spaced apart from the bonding film 132 included in the insulating layer 130 of the first substrate section 120.
  • the semiconductor portion 4 is spaced apart from the interface between the insulating film 12 as a base film included in the insulating layer 13 and the bonding film 132 included in the insulating layer 130.
  • the gate electrode 8 of the field effect transistor Qa extends over the top surface 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor section 4 with the gate insulating film 6 interposed therebetween, as in the first embodiment described above.
  • the protrusion 2b of the insulating film 2 is sandwiched between the two side surfaces 4c 1 and 4c 2 of the semiconductor portion 4 by going around the lower surface portion 4b.
  • the gate electrode 8 faces the upper surface portion 4a and the two side surfaces 4c 1 and 4c 2 of the semiconductor portion 4 with the gate insulating film 6 interposed therebetween, and extends around the lower surface portion 4b of the semiconductor portion 4.
  • the convex portion 2b of the insulating film 2 is sandwiched therebetween.
  • the field effect transistor Qa has a GAA structure.
  • the semiconductor section 4 is spaced apart from the bonding film 132 of the first substrate section 120.
  • the semiconductor section 4 is spaced apart from the interface between the bonding film 132 of the first substrate section 120 and the insulating film 2 of the second substrate section 140.
  • a gate electrode 8 is also provided on the lower surface portion 4b (see FIG. 2) side of the semiconductor portion 4. Therefore, by configuring the pixel transistor with a field effect transistor having this GAA structure, the electric field from the transfer transistor TR can be blocked by the gate electrode 8, and characteristic deterioration of the pixel transistor caused by the electric field of the transfer transistor can be suppressed. be able to.
  • the distance between the transfer transistor TR and the pixel transistor becomes smaller as the thickness becomes thinner, it is useful to configure the pixel transistor with a field effect transistor Qa having a GAA structure.
  • the present technology is particularly effective when applied to the amplification transistor AMP included in the pixel circuit 116.
  • At least one of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 116 may be configured with a field effect transistor Qa provided in the semiconductor section 4.
  • FIG. 34 is a diagram showing a schematic configuration of an electronic device (for example, a camera) according to the fifth embodiment of the present technology.
  • the electronic device 200 includes a solid-state imaging device 201, an optical lens 202, a shutter device 203, a drive circuit 204, and a signal processing circuit 205.
  • This electronic device 200 shows an embodiment in which a solid-state imaging device 1D according to the fourth embodiment of the present technology is used as the solid-state imaging device 201 in an electronic device (for example, a camera).
  • the optical lens 202 forms an image of image light (incident light 206) from the subject onto the imaging surface of the solid-state imaging device 201.
  • image light incident light 206
  • the shutter device 203 controls the light irradiation period and the light blocking period to the solid-state imaging device 201.
  • the drive circuit 204 supplies drive signals that control the transfer operation of the solid-state imaging device 201 and the shutter operation of the shutter device 203.
  • Signal transfer of the solid-state imaging device 201 is performed by a drive signal (timing signal) supplied from the drive circuit 204.
  • the signal processing circuit 205 performs various signal processing on the signal (pixel signal (image signal)) output from the solid-state imaging device 201.
  • the video signal on which the signal processing has been performed is stored in a storage medium such as a memory, or is output to.
  • the mutual conductance of the pixel transistors in the solid-state imaging device 201 is improved, so that image quality can be improved.
  • the electronic device 200 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • the present invention may be applied to an imaging device such as a camera module for mobile devices such as a mobile phone or a tablet terminal.
  • this technology can be applied to light detection devices in general, including distance sensors called ToF (Time of Flight) sensors that measure distance.
  • a distance measurement sensor emits illumination light toward an object, detects the reflected light that is reflected from the object's surface, and measures the time from when the illumination light is emitted until the reflected light is received. This is a sensor that calculates the distance to an object based on flight time.
  • the structure of the element isolation region of this distance measurement sensor the structure of the element isolation region described above can be adopted.
  • the present technology can also be applied to a semiconductor device having a field effect transistor in which a channel forming portion and a gate electrode are provided at the corner portions of a semiconductor portion having an L-shaped planar shape.
  • This technology can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 35 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 36 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at, for example, the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield inside the vehicle.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 36 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. By determining the following, it is possible to extract, in particular, the closest three-dimensional object on the path of vehicle 12100, which is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as vehicle 12100, as the preceding vehicle. can. Furthermore, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the present technology can be applied to the imaging unit 12031 among the configurations described above.
  • the solid-state imaging device 1D in FIG. 30 can be applied to the imaging section 12031.
  • the present technology By applying the present technology to the imaging unit 12031, better captured images can be obtained, thereby making it possible to reduce driver fatigue.
  • the solid-state imaging device 1D shown in FIG. 30 can improve manufacturing yield, it is possible to further reduce the cost of this vehicle control system.
  • This technology can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 37 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 37 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 that supports the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into a body cavity of a patient 11132 over a predetermined length, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • an endoscope 11100 configured as a so-called rigid scope having a rigid tube 11101 is shown, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible tube. good.
  • An opening into which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and the light is guided to the tip of the lens barrel. Irradiation is directed toward an observation target within the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct-viewing mirror, a diagonal-viewing mirror, or a side-viewing mirror.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from an observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is sent to a camera control unit (CCU) 11201 as RAW data.
  • CCU camera control unit
  • the CCU 11201 includes a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under control from the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode), and supplies irradiation light to the endoscope 11100 when photographing the surgical site or the like.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • a treatment tool control device 11205 controls driving of an energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, or the like.
  • the pneumoperitoneum device 11206 injects gas into the body cavity of the patient 11132 via the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of ensuring a field of view with the endoscope 11100 and a working space for the operator. send in.
  • the recorder 11207 is a device that can record various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be configured, for example, from a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so the white balance of the captured image is adjusted in the light source device 11203. It can be carried out.
  • the laser light from each RGB laser light source is irradiated onto the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, thereby supporting each of RGB. It is also possible to capture images in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so that the intensity of the light it outputs is changed at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changes in the light intensity to acquire images in a time-division manner and compositing the images, a high dynamic It is possible to generate an image of a range.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band compatible with special light observation.
  • Special light observation uses, for example, the wavelength dependence of light absorption in body tissues to illuminate the mucosal surface layer by irradiating a narrower band of light than the light used for normal observation (i.e., white light). So-called narrow band imaging is performed to photograph predetermined tissues such as blood vessels with high contrast.
  • fluorescence observation may be performed in which an image is obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation involves irradiating body tissues with excitation light and observing the fluorescence from the body tissues (autofluorescence observation), or locally injecting reagents such as indocyanine green (ICG) into the body tissues and It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be able to supply narrowband light and/or excitation light compatible with such special light observation.
  • FIG. 38 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 37.
  • the camera head 11102 includes a lens unit 11401, an imaging section 11402, a driving section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 includes a communication section 11411, an image processing section 11412, and a control section 11413. Camera head 11102 and CCU 11201 are communicably connected to each other by transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connection part with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging element configuring the imaging unit 11402 may be one (so-called single-plate type) or multiple (so-called multi-plate type).
  • image signals corresponding to RGB are generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to include a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display. By performing 3D display, the operator 11131 can more accurately grasp the depth of the living tissue at the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is constituted by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405. Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to the CCU 11201 via the transmission cable 11400 as RAW data.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405.
  • the control signal may include, for example, information specifying the frame rate of the captured image, information specifying the exposure value at the time of capturing, and/or information specifying the magnification and focus of the captured image. Contains information about conditions.
  • the above imaging conditions such as the frame rate, exposure value, magnification, focus, etc. may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function and AWB (Auto White Balance) function are It will be installed on the 100.
  • AE Auto Exposure
  • AF Automatic Focus
  • AWB Auto White Balance
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • the image signal and control signal can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal, which is RAW data, transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site etc. by the endoscope 11100 and the display of the captured image obtained by imaging the surgical site etc. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site, etc., based on the image signal subjected to image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of an object included in the captured image to detect surgical tools such as forceps, specific body parts, bleeding, mist when using the energy treatment tool 11112, etc. can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgical support information on the image of the surgical site. By displaying the surgical support information in a superimposed manner and presenting it to the surgeon 11131, it becomes possible to reduce the burden on the surgeon 11131 and allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the present technology can be applied to the imaging unit 11402 among the configurations described above.
  • the solid-state imaging device 1D in FIG. 30 can be applied to the imaging unit 10402.
  • this technology By applying this technology to the imaging unit 10402, a clearer surgical site image can be obtained, allowing the operator to reliably confirm the surgical site.
  • the solid-state imaging device 1D shown in FIG. 30 can improve the manufacturing yield, it is possible to further reduce the cost of this endoscopic surgery system.
  • the present technology may have the following configuration. (1) a three-dimensional semiconductor portion having an upper surface portion, a lower surface portion, and a side surface portion; a base film provided on the lower surface side of the semiconductor portion; a field effect transistor in which a gate electrode is provided in the semiconductor portion with a gate insulating film interposed therebetween;
  • the base film has a base portion spaced apart from the semiconductor portion, and a convex portion protruding from the base portion toward the lower surface portion of the semiconductor portion and in contact with the lower surface portion,
  • the gate electrode is provided across the upper surface portion and the side surface portion of the semiconductor portion, and wraps around the lower surface portion of the semiconductor portion to sandwich the convex portion.
  • the semiconductor section has a rectangular parallelepiped shape, The semiconductor device according to (1) above, wherein the width of the convex portion in the same direction as the width of the semiconductor portion in the width direction is narrower than the width of the semiconductor portion in the width direction.
  • the width of the semiconductor part is W1 , When the width of the convex portion is W2 , The semiconductor device according to (2) above, which satisfies W1 > W2 .
  • a semiconductor layer having a first surface and a second surface located on opposite sides; a photoelectric conversion unit provided in the semiconductor layer and converting light incident from the second surface side of the semiconductor layer into signal charges; a transfer transistor that is provided on the first surface side of the semiconductor layer and that transfers signal charges photoelectrically converted in the photoelectric conversion section to a charge holding section; an insulating layer provided on the first surface side of the semiconductor layer to cover the transfer transistor; further comprising;
  • the insulating layer has a bonding film on a side opposite to the semiconductor layer side, the base film is bonded to the bonding film,
  • the semiconductor device according to any one of (1) to (7), wherein the semiconductor portion is spaced apart from an interface between the base film and the bonding film.
  • (10) forming a rectangular parallelepiped-shaped semiconductor portion having an upper surface portion, a lower surface portion, and a side surface portion on the base film;
  • the base film is etched to form a base portion spaced apart from the lower surface portion of the semiconductor portion, and the base portion protrudes from the base portion toward the semiconductor portion and comes into contact with the lower surface portion of the semiconductor portion, and the semiconductor portion forming a convex portion whose width in the same direction as the width in the width direction of the semiconductor portion is narrower than the width in the width direction of the semiconductor portion;
  • a method for manufacturing a semiconductor device including.
  • a semiconductor device including: a semiconductor layer having a first surface and a second surface located on opposite sides; a photoelectric conversion unit provided in the semiconductor layer and converting light incident from the second surface side of the semiconductor layer into signal charges; a transfer transistor that is provided on the first surface side of the semiconductor layer and that transfers signal charges photoelectrically converted in the photoelectric conversion section to a charge holding section; an insulating layer provided on the first surface side of the semiconductor layer to cover the transfer transistor; an insulating film bonded to a side of the insulating layer opposite to the semiconductor layer side; a three-dimensional semiconductor portion provided on a side of the insulating film opposite to the insulating layer side and
  • Solid-state imaging device Insulating film (base insulating film) 2a base portion 2b convex portion 3 semiconductor layer 4 semiconductor portion 4a upper surface portion 4b lower surface portion 4c 1 , 4c 2 , 4c 3 , 4c 4 side surface portion 5 insulating film (surrounding insulating film) 5a, 5b dug part 6 gate insulating film 7 electrode material 8 gate electrode 8a head 8b leg part 10a, 10b main electrode region 11 channel forming part 12 insulating film (covering insulating film) 13, 13B, 13C Insulating layer 15 Insulating film 15a Convex portion 15b Base portion 16 Dummy film 102 Semiconductor chip 102A Pixel array portion 102B Peripheral portion 103 Pixel 104 Vertical drive circuit 105 Column signal processing circuit 106 Horizontal drive circuit 107 Output circuit 108 Control circuit 110 Pixel drive line 111 Vertical signal line 113 Logic circuit 114 Bonding pad 115 Pixel block 116 Pixel circuit 120 First substrate portion 121

Landscapes

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Abstract

歩留まりの向上を図る。半導体装置は、上面部、下面部及び側面部を有する立体形状の半導体部と、上記半導体部の上記下面部側に設けられた下地膜と、上記半導体部にゲート絶縁膜を介在してゲート電極が設けられた電界効果トランジスタと、を備えている。そして、上記下地膜は、上記半導体部から離間するベース部と、上記ベース部から上記半導体部の上記下面部側に突出して上記下面部に接する凸部と、を有する。そして、上記ゲート電極は、上記半導体部の上記上面部及び上記側面部に亘って設けられていると共に、上記半導体部の上記下面部側に回り込んで上記凸部を挟んでいる。

Description

半導体装置及びその製造方法、並びに電子機器
　本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、ＧＡＡ（Gate all Around）構造の電界効果トランジスタを有する半導体装置、及びそれを備えた電子機器に適用して有効な技術に関するものである。
　半導体装置として、固体撮像装置や測距装置などの光検出装置が知られている。この光検出装置は、光電変換部で光電変換された信号電荷を画素信号に変換して出力する画素回路（読出し回路）を備えている。画素回路は、例えば、増幅トランジスタ、選択トランジスタ、リセットトランジスタ、切替トランジスタなどの画素トランジスタを含む。また、光検出装置においては、小型化や画素の高密度化を実現するため、三次元構造が採用されている。
　一方、電界効果トランジスタとして、半導体層を加工してベース部と一体化されたフィン部を形成し、このフィン部の３つの面部（上面及び２つの側面部）に亘ってゲート電極を設けたフィン型の電界効果トランジスタ（Fin-FET）が知られている。また、半導体層を加工して下地膜上に直方体形状の半導体部を形成し、この半導体部の４つの面部（上面部、下面部及び２つの側面部）に亘ってゲート電極を設けたＧＡＡ（Gate all Around）構造の電界効果トランジスタ（GAA-FET）が知られている。
　特許文献１には、三次元構造の固体撮像装置が開示されている。また、同文献には、フィン型の電界効果トランジスタやＧＡＡ構造の電界効果トランジスタを画素トランジスタに適用した例も開示されている。
ＷＯ２０２０／２６２６４３号
　ところで、ＧＡＡ構造の電界効果トランジスタは、半導体部の下面部側にもゲート電極が設けられている。このようなゲート電極は、半導体部の直下の下地膜に掘り込み部を形成する必要がある。従来は、半導体部の下面部側を横切る掘り込み部を形成することにより、半導体部の下面部側にもゲート電極を形成していた。このため、下地膜と半導体部との接触面積が小さくなり、下地膜に半導体部を固定する固定力が小さくなることから、製造中に半導体部が下地膜から剥離し易くなる。この半導体部の剥離は、半導体装置の製造歩留まりの低下を招く要因となることから、改良の余地があった。
　特に、半導体部の剥離は、下地膜上に半導体部を囲む絶縁膜を設けないで半導体部の下面部側を横切る掘り込み部を形成する場合に顕著になる。また、電界効果トランジスタの微細化に伴い、半導体部の短手方向の幅が狭くなる傾向にあるため、より半導体部の剥離が懸念される。
　本技術の目的は、製造歩留まりの向上を図ることにある。
　（１）本技術の一態様に係る半導体装置は、
　上面部、下面部及び側面部を有する立体形状の半導体部と、
　上記半導体部の上記下面部側に設けられた下地膜と、
　上記半導体部にゲート絶縁膜を介在してゲート電極が設けられた電界効果トランジスタと、を備え、
　上記下地膜は、上記半導体部から離間するベース部と、上記ベース部から上記半導体部の上記下面部側に突出して上記下面部に接する凸部と、を有し、
　上記ゲート電極は、上記半導体部の上記上面部及び上記側面部に亘って設けられていると共に、上記半導体部の上記下面部側に回り込んで上記凸部を挟んでいる。
　（２）本技術の一態様に係る半導体装置の製造方法は、
　下地膜上に、上面部、下面部及び側面部を有する直方体形状の半導体部を形成し、
　前記下地膜をエッチングして前記半導体部の前記下面部から離間するベース部を形成すると共に、前記ベース部から前記半導体部側に突出して前記半導体部の前記下面部と接触し、かつ前記半導体部の短手方向の幅と同一方向の幅が前記半導体部の短手方向の幅よりも狭い凸部を形成し、
　ゲート絶縁膜を介在して前記半導体部の前記上面部及び側面部と向かい合い、かつ前記半導体部の前記下面部側に回り込んで前記凸部を挟むゲート電極を形成する、
　ことを含む。
　（３）本技術の他の態様に係る電子機器は、
　上記半導体装置と、
　上記半導体装置に被写体からの像光を結像される光学系と、
　上記半導体装置から出力される信号に信号処理を行う信号処理回路と、
　を備えている。
本技術の第１実施形態に係る半導体装置の一構成例を模式的に示す平面図である。 図１のｂ１－ｂ１切断線に沿った縦断面構造を模式的に示す縦断面図である。 図１のｃ１－ｃ１切断線に沿った縦断面構造を模式的に示す縦断面図である。 図１のｄ１－ｄ１切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の工程を模式的に示す縦断面図である。 図５に引き続く工程を模式的に示す縦断面図である。 図６に引き続く工程を模式的に示す面（（ａ）は平面図，（ｂ）は（ａ）のｂ７－ｂ７切断線に沿った縦断面図，（ｃ）は（ａ）のｃ７－ｃ７切断線に沿った縦断面図，（ｄ）は（ａ）のｄ７－ｄ７切断線に沿った縦断面図）である。 図７に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ８－ｂ８切断線に沿った縦断面図，（ｃ）は（ａ）のｃ８－ｃ８切断線に沿った縦断面図，（ｄ）は（ａ）のｄ８－ｄ８切断線に沿った縦断面図）である。 図８に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ９－ｂ９切断線に沿った縦断面図，（ｃ）は（ａ）のｃ９－ｃ９切断線に沿った縦断面図，（ｄ）は（ａ）のｄ９－ｄ９切断線に沿った縦断面図）である。 図９に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ１０－ｂ１０切断線に沿った縦断面図，（ｃ）は（ａ）のｃ１０－ｃ１０切断線に沿った縦断面図，（ｄ）は（ａ）のｄ１０－ｄ１０切断線に沿った縦断面図）である。 図１０に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ１１－ｂ１１切断線に沿った縦断面図，（ｃ）は（ａ）のｃ１１－ｃ１１切断線に沿った縦断面図，（ｄ）は（ａ）のｄ１１－ｄ１１切断線に沿った縦断面図）である。 図１１に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ１２－ｂ１２切断線に沿った縦断面図，（ｃ）は（ａ）のｃ１２－ｃ１２切断線に沿った縦断面図，（ｄ）は（ａ）のｄ１２－ｄ１２切断線に沿った縦断面図）である。 図１２に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ１３－ｂ１３切断線に沿った縦断面図，（ｃ）は（ａ）のｃ１３－ｃ１３切断線に沿った縦断面図，（ｄ）は（ａ）のｄ１３－ｄ１３切断線に沿った縦断面図）である。 本技術の第２実施形態に係る半導体装置の一構成例を模式的に示す平面図である。 図１４のｂ１４－ｂ１４切断線に沿った縦断面構造を模式的に示す縦断面図である。 図１４のｃ１４－ｃ１４切断線に沿った縦断面構造を模式的に示す縦断面図である。 図１４のｄ１４－ｄ１４切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ１８－ｂ１８切断線に沿った縦断面構造を模式的に示す縦断面図）である。 図１８に引き続く工程を模式的に示す面（（ａ）は平面図，（ｂ）は（ａ）のｂ１９－ｂ１９切断線に沿った縦断面図）である。 図１９に引き続く工程を模式的に示す面（（ａ）は平面図，（ｂ）は（ａ）のｂ２０－ｂ２０切断線に沿った縦断面図）である。 図２０に引き続く工程を模式的に示す面（（ａ）は平面図，（ｂ）は（ａ）のｂ２０－ｂ２０切断線に沿った縦断面図）である。 図２１に引き続く工程を模式的に示す面（（ａ）は平面図，（ｂ）は（ａ）のｂ２２－ｂ２２切断線に沿った縦断面図）である。 図２２に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ２３－ｂ２３切断線に沿った縦断面図，（ｃ）は（ａ）のｃ２３－ｃ２３切断線に沿った縦断面図，（ｄ）は（ａ）のｄ２３－ｄ２３切断線に沿った縦断面図）である。 図２３に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ２４－ｂ２４切断線に沿った縦断面図，（ｃ）は（ａ）のｃ２４－ｃ２４切断線に沿った縦断面図，（ｄ）は（ａ）のｄ２４－ｄ２４切断線に沿った縦断面図）である。 図２４に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ２５－ｂ２５切断線に沿った縦断面図，（ｃ）は（ａ）のｃ２５－ｃ２５切断線に沿った縦断面図，（ｄ）は（ａ）のｄ２５－ｄ２５切断線に沿った縦断面図）である。 図２５に引き続く工程を模式的に示す図（（ａ）は平面図，（ｂ）は（ａ）のｂ２６－ｂ２６切断線に沿った縦断面図，（ｃ）は（ａ）のｃ２６－ｃ２６切断線に沿った縦断面図，（ｄ）は（ａ）のｄ２６－ｄ２６切断線に沿った縦断面図）である。 本技術の第３実施形態に係る半導体装置の一構成例を模式的に示す平面図である。 図２７のｂ２７－ｂ２７切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第３実施形態に係る半導体の製造方法の工程を模式的に示す縦断面図である。 図２９Ａに引き続く工程を模式的に示す縦断面図である。 図２９Ｂに引き続く工程を模式的に示す縦断面図である。 図２９Ｃに引き続く工程を模式的に示す縦断面図である。 図２９Ｄに引き続く工程を模式的に示す縦断面図である。 本技術の第４実施形態に係る固体撮像装置の一構成例を示す模式的平面レイアウト図である。 本技術の第４実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第４実施形態に係る固体撮像装置の画素及び画素回路の一構成例を示す等価回路図である。 図３０の画素アレイ部での縦断面構造を示す模式的縦断面図である。 本技術の第５実施形態に係る電子機器の一構成例を示す図である。 車両制御システムの概略的な一構成例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な一構成例を示すブロック図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体部４の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態ではＧＡＡ（Gate all Around）構造の電界効果トランジスタを有する半導体装置に本技術を適用した一例について説明する。
　≪半導体装置の全体構成≫
　まず、半導体装置１Ａの全体構成について、図１、図２、図３及び図４を用いて説明する。図１では、説明の便宜上、図２から図４に示す絶縁膜１２の図示を省略している。
　図１から図４に示すように、本技術の第１実施形態に係る半導体装置１Ａは、立体形状の半導体部４と、この半導体部４にチャネル形成部（チャネル領域）１１が設けられた電界効果トランジスタＱａと、を備えている。
　また、本技術の第１実施形態に係る半導体装置１Ａは、半導体部４及び電界効果トランジスタＱａを包含する絶縁層１３を備えている。
　＜半導体部＞
　図１から図４に示すように、半導体部４は、例えば、上面部４ａ、下面部（底面部）４ｂ及び４つの側面部４ｃ１、４ｃ２、４ｃ３及び４ｃ４を有し、かつ長手方向及び短手方向を有する直方体形状で構成されている。そして、半導体部４は、一例としてＹ方向に延伸している。そして、厚さ方向がＺ方向となり、長手方向がＹ方向となり、短手方向がＸ方向となる。
　上面部４ａと下面部４ｂとは、半導体部４の厚さ方向（Ｚ方向）において互いに反対側に位置している。４つの側面部４ｃ１、４ｃ２、４ｃ３及び４ｃ４のうち、２つの側面部４ｃ１及び４ｃ２は、短手方向（Ｘ方向）において互いに反対側に位置し、残りの２つの側面部４ｃ３及び４ｃ４は、長手方向（Ｙ方向）において互いに反対側に位置している。
　ここで、この第１実施形態では、４つの側面部４ｃ１、４ｃ２、４ｃ３及び４ｃ４のそれぞれを第１側面部４ｃ１、第２側面部４ｃ２、第３側面部４ｃ３及び第４側面部４ｃ４と呼ぶこともある。また、この第１実施形態では、長手方向において互いに反対側に位置する２つの側面部４ｃ３及び４ｃ４を、一方の端面部４ｃ３及び他方の端面部４ｃ４と呼ぶこともある。
　また、この第１実施形態では、半導体部４の短手方向（Ｘ方向）の２つの側面部４ｃ１及び４ｃ２が本技術の「半導体部の側面部」の一具体例に相当する。
　半導体部４は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。即ち、半導体部４は、ｉ型の単結晶シリコンで構成されている。半導体部４の材料としては、Ｓｉの他に、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）などを用いることもできる。
　＜絶縁層＞
　図１から図４に示すように、絶縁層１３は、半導体部４の下面部４ｂ側に設けられた下地膜としての絶縁膜（ベース絶縁膜）２と、この絶縁膜２上に半導体部４及び電界効果トランジスタＱａを覆うようにして設けられた絶縁膜（被覆絶縁膜）１２と、を含む多層構造（複合膜）になっている。絶縁膜２及び絶縁膜１２の各々は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。即ち、この第１実施形態の半導体装置１Ａは、絶縁膜２上にシリコン（Ｓｉ）の半導体部４が設けられたＳＯＩ（Silicon On Insulator）構造を有する。
　＜電界効果トランジスタ＞
　図１から図４に示す電界効果トランジスタＱａは、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、電界効果トランジスタＱａは、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。電界効果トランジスタＱａとしては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　図１から図４に示すように、電界効果トランジスタＱａは、半導体部４に設けられたチャネル形成部１１と、半導体部４の短手方向（Ｘ方向）において、この半導体部４のチャネル形成部１１にゲート絶縁膜６を介在して半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２に亘って設けられ、かつ下面部４ｂ側に回り込んだゲート電極８と、を備えている。
　また、電界効果トランジスタＱａは、チャネル形成部１１のチャネル長方向（ゲート長方向）において、半導体部４にチャネル形成部１１を挟んで互いに離間して設けられた一対の主電極領域１０ａ及び１０ｂを更に備えている。換言すれば、電界効果トランジスタＱａは、ゲート電極８のゲート長方向（Ｙ方向）の両側の半導体部４に設けられた一対の主電極領域１０ａ及び１０ｂを備えている。一対の主電極領域１０ａ及び１０ｂは、ソース領域及びドレイン領域として機能する。
　ここで、説明の便宜上、一対の主電極領域１０ａ及び１０ｂのうち、一方の主電極領域１０ａをソース領域１０ａと呼び、他方の主電極領域１０ｂをドレイン領域１０ｂと呼ぶこともある。
　また、一対の主電極領域１０ａと１０ｂとの間の距離がチャネル形成部１１のチャネル長（Ｌ）（ゲート電極８のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１１のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１０ａと１０ｂとがチャネル形成部１１を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。
　電界効果トランジスタＱａは、ゲート電極８に印加される電圧によってソース領域（一方の主電極領域）１０ａとドレイン領域（他方の主電極領域）１０ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１１に形成（誘起）され、電流（ドレイン電流）がドレイン領域１０ｂ側からチャネル形成部１１を通ってソース領域１０ａ側に流れる。
　＜主電極領域＞
　図３及び図４に示すように、一対の主電極領域１０ａ及び１０ｂの各々は、これに限定されないが、例えばゲート電極８に整合して形成されたｎ型の半導体領域で構成されている。この第１実施形態では、一例として、一対の主電極領域１０ａ及び１０ｂの各々を１つのｎ型の半導体領域で構成しているが、一対の主電極領域１０ａ及び１０ｂの各々を複数のｎ型の半導体領域で構成してもよい。
　＜ゲート電極、ゲート絶縁膜＞
　図２から図４に示すように、ゲート電極８は、これに限定されないが、例えば、半導体部４の上面部４ａ側にゲート絶縁膜６を介在して設けられた頭部（第１部分）８ａと、この頭部８ａと一体化され、かつ半導体部４の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部４ｃ１及び４ｃ２の各々の外側にゲート絶縁膜６を介在して設けられた２つの脚部（第２部分）８ｂ及び８ｂと、を含む。即ち、ゲート電極８は、半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２に亘って設けられ、そして、長手方向（Ｙ方向）と直交する断面形状がＣ字形状（Ω形状）になっている。ゲート電極８は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　ゲート電極８の頭部８ａは、半導体部４の上面部４ａよりも上方に位置し、絶縁膜１２で覆われている。ゲート電極８の２つの脚部８ｂ及び８ｂは、半導体部４の上面部４ａよりも下方に位置し、絶縁膜１２で覆われている。
　ゲート絶縁膜６は、半導体部４とゲート電極４との間において半導体部４の上面部４ａ、２つの側面部４ｃ１，４ｃ２及び下面部４ｂに亘って設けられている。ゲート絶縁膜６は、例えば酸化シリコン膜で構成されている。
　＜下地膜とゲート電極との関係＞
　図２から図４に示すように、絶縁膜２は、半導体部４から離間するベース部２ａと、このベース部２ａから半導体部４の下面部４ｂ側に突出して下面部４ｂに接する凸部２ｂと、を有する。そして、ゲート電極８の２つの脚部８ｂは、半導体部４の２つの側面部４ｃ１及び４ｃ２の各々側から下面部４ｂ側に廻り込んで絶縁膜２の凸部２ｂを挟んでいる。即ち、ゲート電極８は、ゲート絶縁膜６を介在して半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２に亘って設けられていると共に、半導体部４の２つの側面部４ｃ１及び４ｃ２側から下面部４ｂに廻り込んで絶縁膜２の凸部２ｂを挟んでいる。換言すれば、ゲート電極８は、ゲート絶縁膜６を介在して半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２と向かい合い、かつ半導体部４の下面部４ｂ側に回り込んで絶縁膜２の凸部２ｂを挟んでいる。
　図２に示すように、絶縁膜２の凸部２ｂは、半導体部４の短手方向（Ｘ方向）の幅Ｗ１と同一方向の幅Ｗ２が半導体部４の幅Ｗ１よりも狭くなっている。即ち、半導体部４の短手方向の幅をＷ１とし、半導体部４の幅Ｗ１と同一方向における絶縁膜２の凸部２ｂの幅をＷ２としたとき、「Ｗ１＞Ｗ２」を満たす。
　この第１実施形態において、絶縁膜２の凸部２ｂは、ベース部２ａと一体化され、同一材料で構成されている。そして、図３に示すように、絶縁膜２の凸部２ｂは、半導体部４の長手方向（Ｙ方向）の一端部側（側面部４ｃ３側）と他端部側（側面部４ｃ４側）とに亘って延伸している。そして、図２及び図４に示すように、ゲート電極８の脚部８ｂは、絶縁膜２の凸部２ｂが存在しない領域において、ゲート絶縁膜６を介在して半導体部４の下面部４ｂと向かい合っている。
　＜ＧＡＡ構造＞
　図２から図４に示すように、この第１実施形態に係るＧＡＡ構造の電界効果トランジスタＱａは、ゲート電極８が、ゲート絶縁膜６を介在して半導体部４の上面部４ａ、２つの側面部４ｃ１，４ｃ２及び下面部４ｂと向かい合って設けられた、所謂三次元構造になっている。
　このＡＧＧ構造の電界効果トランジスタＱａでは、一対の主電極領域１０ａと１０ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）である。そして、半導体部４の長手方向（Ｙ方向）と直交する縦断面（半導体部の短手方向（Ｘ方向）に沿う縦断面）において、ゲート電極８がゲート絶縁膜６を介在して半導体部４と向かい合う長さ（半導体部４の周囲の長さ）に、半導体部４の個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
　したがって、ＧＡＡ構造の電界効果トランジスタＱａは、半導体部４の短手方向（Ｙ方向）の幅Ｗ１を広くし、半導体部４の厚さ方向（Ｚ方向）の高さを高くすることにより、チャネル幅Ｗが広くなるので、実効的なチャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、ＧＡＡ構造の電界効果トランジスタＱａは、半導体部４の個数を増やすことによって、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。この第１実施形態では、１つの半導体部４に電界効果トランジスタＱａを設けた場合について説明しているが、半導体部４は複数あってもよい。
　電界効果トランジスタＱａとしては、例えば、ゲート電極８に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）や、ゲート電極８に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）で構成することができる。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、電界効果トランジスタＱａは、ゲート電極８に印加される電圧により、一対の主電極領域１０ａと１０ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１１に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域１１ｂ側）からチャネル形成部１１のチャネルを通ってソース領域側（例えば主電極領域１１ａ側）に流れる。
　ＧＡＡ構造の場合、半導体部４の上面部４ａ側及び２つの側面部４ｃ１，４ｃ２側にチャネルが形成されると共に、下面部４ｂ側にもチャネルが形成される。したがって、ＧＡＡ構造の電界効果トランジスタＱａは、占有面積（フットプリント）が同一のとき、同じ三次元構造であるフィン型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。したがって、ＧＡＡ構造の電界効果トランジスタＱａは、フィン型の電界効果トランジスタと比較して動作速度の向上を図ることができる。
　なお、図１から図４には図示していないが、一対の主電極領域１０ａ及び１０ｂの各々は、絶縁層１３の絶縁膜１２に設けられたコンタクト電極を介して、絶縁層１３よりも上層の配線とそれぞれ電気的に接続されている。また、ゲート電極８も、絶縁層１３の絶縁膜１２に設けられたコンタクト電極を介在して、絶縁層１３よりも上層の配線と電気的に接続されている。
　≪半導体装置の製造方法≫
　次に、この第１実施形態に係る半導体装置１Ａの製造方法について、図５から図１３を用いて説明する。
　この第１実施形態では、半導体装置１Ａの製造に含まれる半導体部４及び電界効果トランジスタＱａの形成に特化して説明する。
　まず、図５（縦断面図）に示す半導体層３を準備する。半導体層３は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面部３ｘ及び第２の面部３ｙを有し、第２の面部３ｙ側に下地絶縁膜としての絶縁膜（ベース絶縁膜）２が設けられている。
　半導体層３は、これに限定されないが、半導体材料として例えばシリコン、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。絶縁膜２としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって成膜された酸化シリコン膜で構成されている。
　次に、図６（縦断面図）に示すように、半導体層３の第１の面部３ｘ側を例えばＣＭＰ法により切削して半導体層３の厚さを薄くする。
　次に、半導体層３をパターンニングして、図７（（ａ），（ｂ），（ｃ），（ｄ））に示すように、絶縁膜２上に立体形状の半導体部４を形成する。半導体部４は、例えば、上面部４ａ、下面部（底面部）４ｂ及び４つの側面部４ｃ１，４ｃ２，４ｃ３，４ｃ４を有する直方体形状で形成する。この半導体部４は、例えば、絶縁膜２上に設けられた半導体層３を周知のフォトリソグラフィ技術及びエッチング技術などを用いてパターンニングすることによって形成することができる。絶縁膜２は、半導体部４の下面部４ｂと接触し、半導体部４の下面部４ｂ側から半導体部４を支持する。
　次に、絶縁膜２をエッチングして、図８（（ａ），（ｂ），（ｃ），（ｄ））に示すように、半導体部４の下面部４ｂから離間するベース部２ａを形成すると共に、ベース部２ａから半導体部４側に突出して半導体部４の下面部４ｂと接触し、かつ半導体部４の短手方向（Ｘ方向）の幅Ｗ１と同一方向の幅Ｗ２が半導体部４の短手方向の幅Ｗ１よりも狭い凸部２ｂを形成する。このベース部２ａ及び凸部１ｂは、絶縁膜２の表層部に例えば等方性のウエットエッチングや異方性のドライエッチングを施すことによって形成することができる。
　この工程において、絶縁膜２は、半導体部４から離間するベース部２ａと、このベース部２ａから半導体部４側に突出して下面部４ｂに接触し、かつ半導体部４の短手方向（Ｘ方向）の幅Ｗ１と同一方向の幅Ｗ２が半導体部４の幅Ｗ１よりも狭い凸部２ｂと、を含む形状となる。凸部２ｂは、半導体部４の長手方向（Ｙ方向）の一端部側と他端部側とに亘って延伸する。そして、半導体部４は、半導体部４の長手方向の一端側と他端側とに亘って絶縁膜２の凸部２ｂに支持される。
　次に、図９（（ａ），（ｂ），（ｃ），（ｄ））に示すように、半導体部４にゲート絶縁膜６を形成する。ゲート絶縁膜６は、半導体部４の少なくとも上面部４ａ、２つの側面部４ｃ１，４ｃ２、及び下面部４ｂに亘って形成する。ゲート絶縁膜６は、熱酸化法、若しくは堆積法で形成することができる。この第６実施形態では、ゲート絶縁膜６としての酸化シリコン膜を熱酸化法で形成する。
　この工程において、半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２の各々の全体にゲート絶縁膜６が形成される。一方、半導体部４の下面部４ｂでは、凸部２ｂの外側の領域にゲート絶縁膜６が選択的に形成される。
　なお、この工程において、半導体部４の長手方向（Ｙ方向）に位置する２つの側面部４ｃ３及び４ｃ４の各々にもゲート絶縁膜６が形成される。
　次に、図１０（（ａ），（ｂ），（ｃ），（ｄ））に示すように、電極形成材として、例えば多結晶シリコン膜７を形成する。多結晶シリコン膜７は、半導体部４の６面部（上面部４ａ，下面部４ｂ，４つの側面部４ｃ１，４ｃ２，４ｃ３，４ｃ４）に亘って覆うように形成する。このような多結晶シリコン膜７は、堆積性に優れた例えばＡＬＤ法により成膜することができる。多結晶シリコン膜７は、その成膜中又は成膜後に抵抗値を低減する不純物が導入される。
　次に、図１０（（ａ），（ｂ），（ｃ），（ｄ））に示すように、多結晶シリコン膜７のゲート電極形成領域上にエッチング用マスクとしてのマスクＲＭ１を形成する。マスクＲＭ１は、例えば周知のフォトリソグラフィ技術で形成する。
　次に、マスクＲＭ１をエッチングマスクとして使用し、マスクＲＭ１の外側の多結晶シリコン膜７を例えば異方性のドライエッチングにより除去して、図１１（（ａ），（ｂ），（ｃ），（ｄ））に示すように、多結晶シリコン膜７からなるゲート電極８を形成する。
　この工程において、ゲート電極８は、半導体部４の上面部４ａ側にゲート絶縁膜６を介在して設けられた頭部（第１部分）８ａと、この頭部８ａと一体化され、かつ半導体部４の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部４ｃ１及び４ｃ２の各々の外側にゲート絶縁膜６を介在して設けられた２つの脚部（第２部分）８ｂ及び８ｂと、を含む。頭部８ａは半導体部４の上面部４ａよりも上方に位置し、２つの脚部８ｂ及び８ｂの各々は半導体部４の上面部４ａよりも下方に位置する。
　また、この工程において、２つの脚部８ｂ及び８ｂは、半導体部４の短手方向（Ｘ方向）において、半導体部４の下面部４ｂ側に回り込んで絶縁膜２の凸部２ｂを挟み込む形状で形成される。
　即ち、ゲート電極８は、ゲート絶縁膜６を介在して半導体部４の上面部４ａ及び側面部４ｃ１，４ｃ２と向かい合い、かつ半導体部４の面面部４ｂに回り込んで凸部２ｂを挟む形状で形成される。
　次に、マスクＲＭ１を除去した後、図１２（（ａ），（ｂ），（ｃ），（ｄ））に示すように、ゲート電極８のゲート長方向（Ｙ方向）の両側の各々の半導体部４に、ｎ型の半導体領域からなる一対の主電極領域１０ａ及び１０ｂを形成する。この一対の主電極領域１０ａ及び１０ｂは、ゲート電極８を不純物導入用マスクとして使用し、ゲート電極８のゲート長方向の両側の各々の半導体部４に、例えばｎ型を呈する不純物として燐イオン（Ｐ＋）を注入し、その後、この燐イオンを活性化させる熱処理を施してｎ型の半導体領域を形成することによって形成することができる。即ち、一対の主電極領域１０ａ及び１０ｂの各々は、ゲート電極８に整合して半導体部４に形成される。
　この工程において、一対の主電極領域１０ａと１０ｂとの間の半導体部４にチャネル形成部１１が形成される。
　また、この工程において、ゲート絶縁膜６、ゲート電極８、一対の主電極領域１０ａ，１０ｂ及びチャネル形成部１１などを有するＧＡＡ構造の電界効果トランジスタＱａが半導体部４に形成される。
　次に、図１３（（ａ），（ｂ），（ｃ），（ｄ））に示すように、半導体部４及びゲート電極８を覆うようにして絶縁膜２上の全面に絶縁膜１２を形成する。絶縁膜１２は、半導体部４上及びゲート電極８上を含む絶縁膜２上の全面に、例えば酸化シリコン膜を形成した後、この酸化シリコン膜の表面をＣＭＰ法などで平坦化することによって形成することができる。
　この工程において、絶縁膜２及び絶縁膜１２を含み、かつ半導体部４及び電界効果トランジスタＱａを包含する絶縁層１３が形成される。
　この工程により、図１から図４に示す状態となる。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について説明する。
　この第１実施形態に係る半導体装置１Ａは、下地膜としての絶縁膜２上に設けられた半導体部４と、この半導体部４にゲート絶縁膜６を介在してゲート電極８が設けられた電界効果トランジスタＱａを備えている。そして、絶縁膜２は、半導体部４から離間するベース部２ａと、このベース部２ａから半導体部４の下面部４ｂ側に突出して下面部４ｂに接する（下面部４ｂを支持する）凸部２ｂと、を有する。そして、ゲート電極８は、半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２に亘って設けられていると共に、半導体部４の下面部４ｂ側に回り込んで凸部２ｂを挟んでいる。
　このような構成とすることにより、従来において半導体部４の下面部４ｂ側の絶縁膜２に半導体部４を横切る掘り込み部を形成してゲート電極８を形成する場合と比較して、絶縁膜２と半導体部４との接触面積を大きくすることができ、絶縁膜２と半導体部４との剥離を抑制することができる。したがって、この第１実施形態によれば、ＧＡＡ構造の電界効果トランジスタＱａを有する半導体装置１Ａの製造歩留まりの向上を図ることができる。
　また、この第１実施形態に係る半導体装置１Ａの製造方法は、下地膜としての絶縁膜２をエッチングして半導体部４の下面部４ｂから離間するベース部２ａを形成すると共に、このベース部２ａから半導体部４の下面部４ｂ側に突出して下面部４ｂに接触し（下面部４ｂを支持し）、かつ半導体部４の短手方向（Ｘ方向）の幅Ｗ１と同一方向の幅Ｗ２が半導体部４の短手方向の幅Ｗ１よりも狭い凸部２ｂを形成する工程を含む。そして、この後、ゲート絶縁膜６を介在して半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２と向かい合い、かつ半導体部４の下面部４ｂ側に回り込んで凸部２ｂを挟むゲート電極８を形成する工程を含む。
　このような工程を含む半導体装置１Ａの製造方法によれば、従来において半導体部４の下面部４ｂ側の絶縁膜２に半導体部４を横切る掘り込み部を形成してゲート電極８を形成する場合と比較して、絶縁膜２と半導体部４との接触面積を大きくすることができ、絶縁膜２と半導体部４との剥離を抑制することができる。したがって、この第１実施形態によれば、ＧＡＡ構造の電界効果トランジスタＱａを有する半導体装置１Ａを高い製造歩留まりで製造することができる。
　なお、上述の第１実施形態では、半導体部４の長手方向（Ｙ方向）の一端部側と他端部側とに亘って延伸する凸部２ｂについて説明したが、凸部２ｂは、半導体部４にゲート電極８が重畳するゲート電極重畳領域に選択的に設けてもよい。
　〔第２実施形態〕
　図１４から図１７に示すように、本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、図１４から図１７に示すように、本技術の第２実施形態に係る半導体装置１Ｂは、上述の第１実施形態の図１から図４に示す絶縁層１３に替えて絶縁層１３Ｂを備えている。
　具体的には、上述の第１実施形態の絶縁層１３は、半導体部４の下面部４ｂ側に設けられた下地膜としての絶縁膜（ベース絶縁膜）２と、この絶縁膜２上に半導体部４及び電界効果トランジスタＱａを覆うようにして設けられた絶縁膜（被覆絶縁膜）１２と、を含む多層構造（複合膜構造）になっている。
　これに対し、図１４から図１７に示すように、この第２実施形態の絶縁層１３Ｂは、半導体部４の下面部４ｂ側に設けられた下地膜としての絶縁膜（ベース絶縁膜）２と、この絶縁膜２上に半導体部４を囲むようにして設けられた絶縁膜（包囲絶縁膜）５と、この絶縁膜５上に半導体部４及びゲート電極８を覆うようにして設けられた絶縁膜１２とを含む多層構造（複合膜構造）になっている。そして、半導体部４及び電界効果トランジスタＱａは、絶縁層１３Ｂに包含されている。そして、ゲート電極８の頭部８ａは、絶縁層１３Ｂに含まれる絶縁膜５よりも上方に突出し、更に絶縁層１３Ｂに含まれる絶縁膜１２で覆われている。そして、ゲート電極８の２つの脚部８ｂ及び８ｂのうち、一方の脚部８ｂは、半導体部４の側面部４ｃ１の外側で絶縁膜５及び絶縁膜２に亘って延伸する掘り込み部５ａに設けられ、他方の脚部８ｂは、半導体部４の側面部４ｃ２の外側で絶縁膜５及び絶縁膜２に亘って延伸する掘り込み部５ａに設けられている。その他の構成は、上述の第１実施形態と概ね同様である。
　なお、図１４においても、説明の便宜上、図１５から図１７に示す絶縁膜１２の図示を省略している。
　≪半導体装置の製造方法≫
　次に、この第２実施形態に係る半導体装置１Ｂの製造方法について、図１８から図２６を用いて説明する。この第２実施形態においても、半導体装置１Ｂの製造に含まれる半導体部４及び電界効果トランジスタＱａの形成に特化して説明する。
　まず、上述の第１実施形態と同様の方法を実施して、図１８（（ａ），（ｂ））に示すように、下地膜としての絶縁膜２上に直方体形状の半導体部４を形成する。半導体部４は、上面部４ａ、下面部（底面部）４ｂ及び４つの側面部４ｃ１，４ｃ２，４ｃ３，４ｃ４を有する。
　次に、図１９（（ａ），（ｂ））に示すように、絶縁膜２上に絶縁膜５を形成する。絶縁膜５は、半導体部４の外側に半導体部４を囲むようにして形成する。絶縁膜５は、半導体部４上を含む絶縁膜２上の全面に例えば酸化シリコン膜を周知の成膜法（例えばＣＶＤ法）を用いて成膜した後、半導体部４上の酸化シリコン膜を例えばＣＭＰ法を用いて選択的に除去することによって形成することができる。絶縁膜５の上面部と、半導体部４の上面部４ａとが面一となるように、絶縁膜５を平坦化することが好ましい。
　次に、図２０（（ａ），（ｂ））に示すように、半導体部４の短手方向（Ｘ方向）の両側にそれぞれ掘り込み部５ａを選択的に形成する。掘り込み部５ａ及び５ａは、絶縁膜５を形成した後、半導体部４の短手方向に位置する２つの側面部４ｃ１及び４ｃ２の各々の外側に、各々の側面部４ｃ１及び４ｃ２を露出するようにして形成する。掘り込み部５ａ及び５ａは、例えば周知のフォトリソグラフィ技術及びドライエッチング技術を用いて半導体部４の側面部４ｃ１及び４ｃ２の各々の外側の絶縁膜５を選択的にエッチングすることによって形成することができる。絶縁膜５のエッチングは、半導体部４に対してエッチング比がとれる条件で行う。掘り込み部５ａ及び５ａは、半導体部４の長手方向（Ｙ方向）と同一方向の長さが半導体部４の長手方向（Ｙ方向）の長さよりも短い形状で形成する。また、掘り込み部５ａ及び５ａは、半導体層４の厚さ方向（Ｚ方向）において、絶縁膜５及び絶縁膜２に亘って延伸する深さで形成する。
　次に、掘り込み部５ａ及び５ａを通して半導体部４の下面部４ｂ側の絶縁膜２にサイドエッチングを施し、図２１（（ａ），（ｂ））に示すように、半導体部４の下面部４ｂから離間するベース部２ａを形成すると共に、ベース部２ａから半導体部４側に突出して半導体部４の下面部４ｂと接触し（半導体部４の下面部４ｂを支持し）、かつ半導体部４の短手方向（Ｘ方向）の幅Ｗ１と同一方向の幅Ｗ２が半導体部４の短手方向の幅Ｗ１よりも狭い凸部２ｂを形成する。このベース部２ａ及び凸部２ｂは、掘り込み部５ａ及び５ａを通して絶縁膜２に例えば等方性のウエットエッチングを施すことによって形成することができる。
　この工程において、絶縁膜２は、半導体部４から離間するベース部２ａと、このベース部２ａから半導体部４側に突出して下面部４ｂに接触し、かつ半導体部４の短手方向（Ｘ方向）の幅Ｗ１と同一方向の幅Ｗ２が半導体部４の幅Ｗ１よりも狭い凸部２ｂと、を含む形状となる。凸部２ｂは、半導体部４の長手方向（Ｙ方向）の中央部において、半導体部４の長手方向に沿って延伸する。そして、半導体部４は、半導体部４の下面部４ｂ側において、長手方向の両端部側（側面部４ｃ３側及び４ｃ４側）が絶縁膜２に支持され、長手方向の中央部が絶縁膜２の凸部２ｂに支持される。
　また、この工程において、掘り込み部５ａ及び５ａの各々の側壁の絶縁膜５もサイドエッチングされ、掘り込み部５ａ及び５ａの各々の側壁が外側に後退し、掘り込み部５ａ及び５ａの各々の開口寸法が拡張する。
　次に、図２２（（ａ），（ｂ））に示すように、半導体部４にゲート絶縁膜６を上述の第１実施形態と同様の方法で形成する。
　この工程において、半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２の各々の全体にゲート絶縁膜６が形成される。一方、半導体部４の下面部４ｂでは、凸部２ｂの外側の領域にゲート絶縁膜６が選択的に形成される。
　次に、図２３（（ａ），（ｂ），（ｃ），（ｄ））に示すように、電極形成材として、例えば多結晶シリコン膜７を形成する。多結晶シリコン膜７は、２つの掘り込み部５ａ及び５ａの各々の内部を埋め込み、かつ半導体部４の６つの面部（上面部４ａ，下面部４ｂ，４つの側面部４ｃ１，４ｃ２，４ｃ３，４ｃ４）を覆うようにして絶縁膜５上の全面に成膜する。このような多結晶シリコン膜７は、堆積性に優れた例えばＡＬＤ法により成膜することができる。多結晶シリコン膜７は、その成膜中又は成膜後に抵抗値を低減する不純物が導入される。
　次に、図２３（（ａ），（ｂ），（ｃ），（ｄ））に示すように、多結晶シリコン膜７のゲート電極形成領域上にエッチング用マスクとしてのマスクＲＭ２を形成する。マスクＲＭ２は、例えば周知のフォトリソグラフィ技術で形成する。
　次に、マスクＲＭ２をエッチングマスクとして使用し、マスクＲＭ２の外側の多結晶シリコン膜７を例えば異方性のドライエッチングにより除去して、図２４（（ａ），（ｂ），（ｃ），（ｄ））に示すように、多結晶シリコン膜７からなるゲート電極８を形成する。
　この工程において、ゲート電極８は、半導体部４の上面部４ａ側にゲート絶縁膜６を介在して設けられた頭部（第１部分）８ａと、この頭部８ａと一体化され、かつ半導体部４の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部４ｃ１及び４ｃ２の各々の外側にゲート絶縁膜６を介在して設けられた２つの脚部（第２部分）８ｂ及び８ｂと、を含む。頭部８ａは半導体部４の上面部４ａよりも上方に位置し、２つの脚部８ｂ及び８ｂの各々は半導体部４の上面部４ａよりも下方に位置する。そして、頭部８ａは、絶縁膜５から上方に突出する。そして、２つの脚部８ｂ及び８ｂの各々は、各々の掘り込み部５ａ及び５ａの中に別々に形成される。
　また、この工程において、２つの脚部８ｂ及び８ｂは、半導体部４の短手方向（Ｘ方向）において、半導体部４の下面部４ｂ側に回り込んで絶縁膜２の凸部２ｂを挟み込む形状で形成される。
　次に、マスクＲＭ２を除去した後、図２５（（ａ），（ｂ），（ｃ），（ｄ））に示すように、ゲート電極８のゲート長方向（Ｙ方向）の両側の各々の半導体部４に、ｎ型の半導体領域からなる一対の主電極領域１０ａ及び１０ｂを形成する。この一対の主電極領域１０ａ及び１０ｂは、上述の第１実施形態と同様の方法で形成する。
　この工程において、一対の主電極領域１０ａと１０ｂとの間の半導体部４にチャネル形成部１１が形成される。
　また、この工程において、ゲート絶縁膜６、ゲート電極８、一対の主電極領域１０ａ，１０ｂ及びチャネル形成部１１などを有するＧＡＡ構造の電界効果トランジスタＱａが半導体部４に形成される。
　次に、図２６（（ａ），（ｂ），（ｃ），（ｄ））に示すように、半導体部４及びゲート電極８を覆うようにして絶縁膜５上の全面に絶縁膜１２を形成する。絶縁膜１２は、半導体部４上及びゲート電極８上を含む絶縁膜５上の全面に、例えば酸化シリコン膜を形成した後、この酸化シリコン膜の表面をＣＭＰ法などで平坦化することによって形成することができる。
　この工程において、絶縁膜２、絶縁膜５及び絶縁膜１２を含み、かつ半導体部４及び電界効果トランジスタＱａを包含する絶縁層１３Ｂが形成される。
　この工程により、図１４から図１７に示す状態となる。
　≪第２実施形態の主な効果≫
　この第２実施形態に係る半導体装置１Ｂにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
　また、第２実施形態に係る半導体装置１Ｂの製造方法においても、上述の第１実施形態に係る半導体装置１Ａの製造方法と同様の効果が得られる。
　〔第３実施形態〕
　図２７及び図２８に示すように、本技術の第３実施形態に係る半導体装置１Ｃは、基本的に上述の第２実施形態に係る半導体装置１Ｂと同様の構成になっており、絶縁膜２の凸部２ｂの材料が異なっている。
　即ち、上述の第２実施形態の凸部２ｂは、ベース部２ａと一体化され、かつ同一材料で形成されている。
　これに対し、この第３実施形態の凸部２ｂ１は、ベース部２ａとは異なる材料で形成さけている。例えば、ベース部２ａが酸化シリコン膜で構成されている場合、凸部２ｂ１はＳｉＮ、多結晶シリコン、ＳｉＯＣ、ＳＩＣＮ、ＳｉＣなどの材料膜で構成されている。その他の構成は、上述の第２実施形態と概ね同様である。
　≪半導体装置の製造方法≫
　この第３実施形態に係る半導体装置１Ｃは、以下に示す製造方法によって形成される。
　まず、図２９Ａに示す半導体層３を準備する。半導体層３は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面部３ｘ及び第２の面部３ｙを有し、第２の面部３ｙ側に下地絶縁膜としての絶縁膜（ベース絶縁膜）２が設けられている。この第３実施形態の絶縁膜２は、上述の第２実施形態の絶縁膜２とは異なり、半導体層３側にダミー膜１５を含む。ダミー膜１５は、酸化シリコン膜からなる絶縁膜２に対してエッチング比が高い材料、例えばＳｉＮ、多結晶シリコン、ＳｉＯＣ、ＳＩＣＮ、ＳｉＣなどの材料で構成されている。
　次に、半導体層３の厚さを薄くした後、上述の第２実施形態と同様の方法により半導体層３をパターンニングして、図２９Ｂに示すように、ダミー膜１５上に直方体形状の半導体部４を形成する。半導体部４は、上述の第２実施形態と同様に、上面部４ａ、下面部（底面部）４ｂ及び４つの側面部４ｃ１，４ｃ２，４ｃ３，４ｃ４を有する。ダミー膜１５は、半導体部４の下面部４ｂと接触し、半導体部４の下面部４ｂ側から半導体部４を支持する。
　次に、図２９Ｃに示すように、絶縁膜２上に絶縁膜５を形成する。絶縁膜５は、上述の第２実施形態と同様の方法で形成する。
　次に、図２９Ｄに示すように、半導体部４の短手方向（Ｘ方向）の両側にそれぞれ掘り込み部５ａを選択的に形成する。掘り込み部５ａ及び５ａは、絶縁膜５を形成した後、半導体部４の短手方向に位置する２つの側面部４ｃ１及び４ｃ２の各々の外側に、各々の側面部４ｃ１及び４ｃ２を露出するようにして形成する。掘り込み部５ａ及び５ａは、例えば周知のフォトリソグラフィ技術及びドライエッチング技術を用いて半導体部４の側面部４ｃ１及び４ｃ２の各々の外側の絶縁膜５を選択的にエッチングすることによって形成することができる。絶縁膜５のエッチングは、半導体部４に対してエッチング比がとれる条件で行う。掘り込み部５ａ及び５ａは、半導体部４の長手方向（Ｙ方向）と同一方向の長さが半導体部４の長手方向（Ｙ方向）の長さよりも短い形状で形成する。また、掘り込み部５ａ及び５ａは、絶縁膜５の厚さと同程度の深さで形成する。
　次に、掘り込み部５ａ及び５ａを通してダミー膜１５をエッチングし、図２９Ｅに示すように、半導体部４の下面部４ｂから離間するベース部２ａを形成すると共に、ベース部２ａから半導体部４側に突出して半導体部４の下面部４ｂと接触し（半導体部４の下面部４ｂを支持し）、かつ半導体部４の短手方向（Ｘ方向）の幅Ｗ１と同一方向の幅Ｗ２が半導体部４の短手方向の幅Ｗ１よりも狭い凸部２ｂ１を形成する。ダミー膜１５のエッチングは、半導体部４、絶縁膜５及び絶縁膜２に対してエッチング比がとれる条件で行う。
　この工程において、掘り込み部５ａ及び５ａの各々の側壁の絶縁膜５も若干サイドエッチングされるが、上述の第２実施形態と比較して、掘り込み部５ａ及び５ａの各々の開口寸法の拡張を抑制することができる。
　また、この工程において、掘り込み部５ａ及び５ａの各々の絶縁膜２側に、側面部と底面部とで段差が形成される。
　この後、上述の第２実施形態と同様の工程を施して、ゲート絶縁膜６、ゲート電極８、一対の主電極領域１０ａ，１０ｂ及びチャネル形成部１１などを有するＧＡＡ構造の電界効果トランジスタＱａを形成すると共に、絶縁膜２、絶縁膜５及び絶縁膜１２を含み、かつ半導体部４及び電界効果トランジスタＱａを包含する絶縁層１３Ｃを形成することにより、図２７及び図２８に示す状態となる。
　≪第３実施形態の主な効果≫
　この第３実施形態に係る半導体装置１Ｃにおいても、上述の第２実施形態に係る半導体装置１Ｂと同様の効果が得られる。
　また、第３実施形態に係る半導体装置１Ｃの製造方法においても、上述の第２実施形態に係る半導体装置１Ｂの製造方法と同様の効果が得られる。
　また、この第３実施形態に係る半導体装置１Ｃの製造方法では、掘り込み部５ａ及び５ａの各々の開口寸法の拡張を抑制することができるため、第２実施形態と比較して占有面積（フットプリント）が小さい電界効果トランジスタＱａを製造することができ、半導体装置１Ｃの高集積化を図ることが可能となる。
　〔第４実施形態〕
　この第４実施形態では、半導体装置に含まれる光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサと呼称される固体撮像装置に本技術を適用した一例について、図３０から図３３を用いて説明する。
　まず、固体撮像装置１Ｄの全体構成について説明する。
　図３０に示すように、本技術の第４実施形態に係る固体撮像装置１Ｄは、平面視したときの二次元平面形状が方形状の半導体チップ１０２を主体に構成されている。即ち、固体撮像装置１Ｄは半導体チップ１０２に搭載されており、半導体チップ１０２を固体撮像装置１Ｄとみなすことができる。この固体撮像装置１Ｄ（２０１）は、図３４に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号（画像信号）として出力する。
　図３０に示すように、固体撮像装置１Ｄが搭載された半導体チップ１０２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部１０２Ａと、この画素アレイ部１０２Ａの外側に画素アレイ部１０２Ａを囲むようにして設けられた周辺部１０２Ｂとを備えている。半導体チップ１０２は、製造プロセスにおいて、後述の半導体層１３及び１２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ｄの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
　画素アレイ部１０２Ａは、例えば図３４に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素アレイ部１０２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素１０３が行列状に配置されている。換言すれば、画素１０３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図３０に示すように、周辺部１０２Ｂには、複数のボンディングパッド１１４が配置されている。複数のボンディングパッド１１４の各々は、例えば、半導体チップ１０２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１１４の各々は、半導体チップ１０２と外部装置とを電気的に接続する入出力端子として機能する。
　＜ロジック回路＞
　半導体チップ１０２は、図３１に示すロジック回路１１３を備えている。ロジック回路１１３は、図３１に示すように、垂直駆動回路１０４、カラム信号処理回路１０５、水平駆動回路１０６、出力回路１０７及び制御回路１０８などを含む。
　ロジック回路１１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路１０４は、例えばシフトレジスタによって構成されている。垂直駆動回路１０４は、所望の画素駆動線１１０を順次選択し、選択した画素駆動線１１０に画素１０３を駆動するためのパルスを供給し、各画素１０３を行単位で駆動する。即ち、垂直駆動回路１０４は、画素アレイ部１０２Ａの各画素１０３を行単位で順次垂直方向に選択走査し、各画素１０３の光電変換部（光電変換素子）が受光量に応じて生成した信号電荷に基づく画素１０３からの画素信号を、垂直信号線１１１を通してカラム信号処理回路１０５に供給する。
　カラム信号処理回路１０５は、例えば画素１０３の列毎に配置されており、１行分の画素１０３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路１０５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路１０６は、例えばシフトレジスタによって構成されている。水平駆動回路１０６は、水平走査パルスをカラム信号処理回路１０５に順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から信号処理が行われた画素信号を水平信号線１１２に出力させる。
　出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路１０８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、生成したクロック信号や制御信号を、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等に出力する。
　＜画素ユニット＞
　半導体チップ１０２は、図３２に示す画素ユニットＰＵを備えている。画素ユニットＰＵは、図３２に示すように、画素ブロック１１５と、画素回路（読出し回路）１１６と、を備えている。画素ブロック１１５は、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれの方向に互いに隣り合って２つずつ並んで配置された４つの画素１０３を備えている。画素ブロック１１５の４つの画素１０３の各々の出力は、共有する画素回路１１６の入力段に入力される。即ち、この第４実施形態では、これら限定されないが、４つの画素１０３を含む１つの画素ブロック１１５に１つの画素回路１１６を割り与えた回路構成になっている。
　１つの画素ブロック１１５に含まれる４つの各画素１０３は、互いに共通の構成要素を有している。
　図３２に示すように、１つの画素ブロック１１５に含まれる４つの各画素１０３は、光電変換部１２４と、この光電変換部１２４で光電変換された信号電荷を保持（蓄積）する電荷保持部としてのフローティングディフュージョンＦＤと、この光電変換部１２４で光電変換された信号電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲと、を備えている。
　図３２に示す光電変換部１２４は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。光電変換部１２４は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　図３２に示す転送トランジスタＴＲは、光電変換部１２４で光電変換された信号電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのソース領域は光電変換部１２４のカソード側と電気的に接続され、転送トランジスタＴＲのドレイン領域はフローティングディフュージョンＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、画素駆動線１１０（図３１参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　図３２に示すフローティングディフュージョンＦＤは、光電変換部１２４から転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
　図３２に示す画素回路１１６は、フローティングディフュージョンＦＤに保持された信号電荷を読み出し、読み出した信号電荷を画素信号に変換して出力する。換言すれば、画素回路１１５は、光電変換部１２４で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。画素回路１１６は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。これらの画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）、及び上述の転送トランジスタＴＲの各々は、電界効果トランジスタとして、例えば、ＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ＭＩＳＦＥＴでも構わない。
　画素回路１１６に含まれる画素トランジスタのうち、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧの各々は、スイッチング素子として機能し、増幅トランジスタＡＭＰは、増幅素子として機能する。即ち、画素回路１１６は、用途が異なる電界効果トランジスタを含む。
　図３２に示す増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、フローティングディフュージョンＦＤ及び切替トランジスタＦＤＧのソース領域と電気的に接続されている。
　図３２に示す選択トランジスタＳＥＬは、ソースが垂直信号線１１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１１０（図３１参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　図３２に示すリセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１１０（図３１参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　図３２に示す切替トランジスタＦＤＧは、ソース領域が電荷保持領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、画素駆動線１１０（図３１参照）のうちの切替トランジスタ駆動線と電気的に接続されている。
　なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧを省略する場合は、リセットトランジスタＲＳＴのソース領域が増幅トランジスタＡＭＰのゲート電極及びフローティングディフュージョンＦＤと電気的に接続される。
　図３２に示す転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部１２４で生成された信号電荷をフローティングディフュージョンＦＤに転送する。
　図３２に示すリセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、画素回路１１５からの画素信号の出力タイミングを制御する。
　図３２に示す増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部１２４で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１１（ＶＳＬ）を介してカラム信号処理回路１０５に出力する。
　図３２に示す切替トランジスタＦＤＧは、フローティングディフュージョンＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　この第４実施形態に係る固体撮像装置１Ｄの動作時には、画素１０３の光電変換部１２４で生成された信号電荷が画素１０３の転送トランジスタＴＲを介してフローティングディフュージョンＦＤに保持（蓄積）される。そして、フローティングディフュージョンＦＤに保持された信号電荷が画素回路１１６により読み出されて、画素回路１１６の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１１６の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、フローティングディフュージョンＦＤの電位に対応する電流が垂直信号線１１１に流れる。また、画素回路１１６のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、フローティングディフュージョンＦＤに蓄積された信号電荷をリセットする。
　図３２に示す光電変換部１２４、転送トランジスタＴＲ及びフローティングディフュージョンＦＤの各々は、後述する第１基板部１２０の半導体層１２１（図３３参照）に搭載されている。また、画素回路１１６に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）は、後述する第２基板部１４０の半導体部に搭載されている。また、ロジック回路１１３を構成するトランジスタは、後述する第３基板部１５０の半導体層に搭載されている。
　≪固体撮像装置の具体的な構成≫
　次に、半導体チップ１０２（固体撮像装置１Ｄ）の具体的な構成について、図３３を用いて説明する。図３３は、図３０の画素アレイ部１０２Ａにおける縦断面構造を模式的に示す縦断面図であり、説明の便宜上、図３０に対して上下が反転している。
　図３３に示すように、半導体チップ１０２は、第１基板部１２０と、第２基板部１４０と、第３基板部１５０とを備えている。そして、半導体チップ１０２は、第１基板部１２０と、第２基板部１４０と、第３基板部１５０とが、この順番で積層された三次元構造になっている。
　＜第１基板部＞
　第１基板部１２０は、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層１２１と、この半導体層１２１の第１の面Ｓ１側に設けられた絶縁層１３０と、を備えている。半導体層１２１は、例えば単結晶シリコンで構成されている。
　また、第１基板部１２０は、半導体層１２１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層された平坦化層１６１、光学フィルタ層１６２及びレンズ層１６３を備えている。
　（光電変換領域）
　半導体層１２１は、分離領域１２２で区画された光電変換領域１２３を有する。光電変換領域１２３は、画素１０３毎に設けられている。各光電変換領域１２３は、上述の光電変換部１２４と、フローティングディフュージョンＦＤと、転送トランジスタＴＲと、を備えている。また、各光電変換領域１２３は、第１導電型としてのｐ型の半導体領域１２４ｐと、第２導電型としてのｎ型の半導体領域１２４ｎと、を備えている。
　ｐ型の半導体領域１２４ｐは、半導体層１２１の第１の面Ｓ１側に設けられている。ｎ型の半導体領域１２４ｎは、ｐ型の半導体領域１２４ｐよりも半導体層１２１の第２の面Ｓ２側に設けられ、平面視でｐ型の半導体領域１２４ｐと重畳している。
　フローティングディフュージョンＦＤは、ｎ型の半導体領域で構成され、半導体層１２１の第１の面Ｓ１側において、ｐ型の半導体領域１２４ｐの中に設けられている。フローティングディフュージョンＦＤは、半導体層１２１の第１の面Ｓ１側に設けられた中継電極１２９ａと電気的に接続されている。
　半導体層１２１の第１の面Ｓ１側の表層部には、ｐ型の半導体領域からなるｐ型のコンタクト領域１２６が設けられている。ｐ型のコンタクト領域１２６は、ｐ型の半導体領域１２４ｐの中に設けられている。そして、ｐ型のコンタクト領域１２６は、半導体層１２１の第１の面Ｓ１側に設けられた中継電極１２９ｂと電気的に接続されている。中継電極１２９ａ及び１２９ｂの各々は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　ここで、上述の光電変換部１２４は、主にｎ型の半導体領域１２４ｎで構成され、ｐ型の半導体領域１２４ｐとｎ型の半導体領域１２４ｎとのｐｎ接合によるｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
　転送トランジスタＴＲは、半導体層１２１の第１の面Ｓ１側に設けられている。転送トランジスタＴＲは、詳細に図示していないが、半導体層１２１の第１の面Ｓ１から深さ方向に延伸するゲート溝の内壁に沿って設けられたゲート絶縁膜１２７と、一部がゲート絶縁膜１２７を介してゲート溝内に埋め込まれ、他部がゲート溝から突出したＴ字形状のゲート電極１２８と、ソース領域及びドレイン領域（図示せず）と、を有する。
　（平坦化層、光学フィルタ層、レンズ層）
　平坦化層１６１は、例えば酸化シリコン膜で構成されている。そして、平坦化層１６１は、半導体層１２１の第２の面Ｓ２（光入射面）側が凹凸のない平坦面となるように、画素アレイ部１０２Ａにおいて、半導体層１２１の第２の面Ｓ２側の全体を覆っている。
　光学フィルタ層１６２には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などのカラーフィルタが画素１０３毎に設けられ、半導体チップ１０２の光入射面側から入射した入射光を色分離する。
　レンズ層１６３には、照射光を集光し、集光した光を光電変換領域１２３に効率良く入射させるマイクロレンズが画素１０３毎に設けられている。
　（絶縁層）
　絶縁層１３０は、半導体層１２１の第１の面Ｓ１側に、ゲート電極１２８、中継電極１２９ａ及び１２９ｂを覆って設けられた絶縁膜１３１と、この絶縁膜１３１の半導体層１２１側とは反対側に設けられた接合膜１３２とを有する。絶縁膜１３１は、例えば酸化シリコン膜で構成されている。接合膜１３２は、例えば窒化シリコン膜で構成されている。
　＜第２基板部＞
　図３３に示すように、第２基板部１４０は、上述の第１実施形態の絶縁層１３と、多層配線層１４５と、を備えている。この第４実施形態の絶縁層１３は、上述の第１実施形態の図１から図４に示す絶縁層１３と同様の構成になっており、絶縁膜２及び絶縁膜１２を含む。そして、この第４実施形態の絶縁層１３は、直方体形状の半導体部４と、この半導体部に設けられた電界効果トランジスタＱａと、包含している。
　絶縁層１３は、第１基板部１２０の絶縁層１３０と向かい合って設けられ、絶縁層１３に含まれる絶縁膜２が絶縁層１３０に含まれる接合膜１３２に直接接合によって接合されている。直接接合としては、例えば表面活性化接合を用いることができる。
　この第４実施形態において、図３３に示すように、光電変換部１２４、転送トランジスタＴＲ、及びフローティングディフュージョンＦＤは、第１基板部１２０の半導体層１２１に設けられている。
　一方、図３２の画素回路１１６に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）は、図３３に示す電界効果トランジスタＱａで構成されている。図３３では、一例として、電界効果トランジスタＱａで構成された増幅トランジスタＡＭＰ及び切替トランジスタＦＤＧを例示している。
　図３３に示すように、多層配線層１４５は、第１層目の配線層に形成された配線１４６ａ、１４６ｂ及び１４６ｃと、第１層目の配線層を覆う層間絶縁膜１４７と、を有する。
　配線１４６ａの一端側は、絶縁層１３に設けられたコンタクト電極１４１ａを介して増幅トランジスタＡＭＰのゲート電極８と電気的に接続されている。また、配線１４６ａの他端側は、絶縁層１３及び絶縁層１３０に亘って延伸するコンタクト電極１４２ａを介して第１基板部１２０の中継電極１２９ａと電気的に接続されている。
　配線１４６ｂは、絶縁層１３に設けられたコンタクト電極１４１ｂを介して切替トランジスタＦＤＧのゲート電極８と電気的に接続されている。
　配線１４６ｃは、絶縁層１３及び絶縁層１３０に亘って延伸するコンタクト電極１４２ａを介して第１基板部１２０の中継電極１２９ｂと電気的に接続されている。
　＜第３基板部＞
　図３３に示すように、第３基板部１５０は、第２基板部１４０の多層配線層１４５と向かい合って設けられ、多層配線層１４５に直接接合によって接合されている。直接接合としては、例えば表面活性化接合を用いることができる。
　第３基板部１５０は、詳細に図示していなが、半導体層を備えている。そして、第３基板部１５０の半導体層には、ロジック回路を構成するトランジスタが搭載されている。
　＜界面部から離間＞
　図３３に示すように、第２基板部１４０の半導体部４は、第１基板部１２０の絶縁層１３０に含まれる接合膜１３２から離間している。換言すれば、半導体部４は、絶縁層１３に含まれる下地膜としての絶縁膜１２と、絶縁層１３０に含まれる接合膜１３２との界面部から離間している。そして、電界効果トランジスタＱａのゲート電極８は、上述の第１実施形態と同様に、ゲート絶縁膜６を介在して半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２に亘って設けられていると共に、半導体部４の２つの側面部４ｃ１及び４ｃ２側から下面部４ｂに廻り込んで絶縁膜２の凸部２ｂを挟んでいる。換言すれば、ゲート電極８は、ゲート絶縁膜６を介在して半導体部４の上面部４ａ及び２つの側面部４ｃ１，４ｃ２と向かい合い、かつ半導体部４の下面部４ｂ側に回り込んで絶縁膜２の凸部２ｂを挟んでいる。そして、電界効果トランジスタＱａは、ＧＡＡ構造になっている。
　≪第４実施形態の主な効果≫
　この第４実施形態に係る固体撮像装置１Ｄは、半導体部４が第１基板部１２０の接合膜１３２から離間している。換言すれば、半導体部４が、第１基板部１２０の接合膜１３２と第２基板部１４０の絶縁膜２との界面部から離間している。このような構成とすることにより、接合膜１３２に絶縁膜２を直接接合で接合するときのダメージが半導体部４の下面部４ｂ側に入らないため、ＧＡＡ構造の電界効果トランジスタＱａで構成された画素トランジスタの特性劣化を抑制することができる。
　また、ＧＡＡ構造の電界効果トランジスタＱａは、半導体部４の下面部４ｂ（図２参照）側にもゲート電極８が設けられている。したがって、このＧＡＡ構造の電界効果トランジスタで画素トランジスタを構成することにより、転送トランジスタＴＲからの電界をゲート電極８でブロックすることができ、転送トランジスタの電界に起因する画素トランジスタの特性劣化を抑制することができる。
　特に、薄型化に伴って転送トランジスタＴＲと、画素トランジスタとの距離が小さくなるため、ＧＡＡ構造の電界効果トランジスタＱａで画素トランジスタを構成することは、有用である。
　また、増幅トランジスタＡＭＰは、スイッチング素子として機能する画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）と比較して、１／ｆノイズやＲＴＳノイズなどのノイズ耐性の劣化の抑制が重要である。したがって、画素回路１１６に含まれる増幅トランジスタＡＭＰに本技術を適用した場合の有効性が特に高い。
　なお、画素回路１１６に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の少なくとも何れか１つを、半導体部４に設けられた電界効果トランジスタＱａで構成してもよい。
　〔第５実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図３４は、本技術の第５実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図３４に示すように、電子機器２００は、固体撮像装置２０１と、光学レンズ２０２と、シャッタ装置２０３と、駆動回路２０４と、信号処理回路２０５とを備えている。この電子機器２００は、固体撮像装置２０１として、本技術の第４実施形態に係る固体撮像装置１Ｄを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ２０２は、被写体からの像光（入射光２０６）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２０４は、固体撮像装置２０１の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行なう。信号処理回路２０５は、固体撮像装置２０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第５実施形態の電子機器２００では、固体撮像装置２０１において、画素トランジスタの相互コンダクタスが向上しているため、画質の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器２００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
　〔その他の実施形態〕
　上述の実施形態では、Ｙ方向に延伸する直方体形状の半導体部に電界効果トランジスタが設けられた場合について説明した。しかしながら、本技術は直方体形状の半導体部に限定されない。
　例えば、平面形状がＬ字形状で構成された半導体部の隅角部にチャネル形成部及びゲート電極が設けられた電界効果トランジスタを有する半導体装置にも本技術を適用することができる。
　〔移動体への応用例〕
　本技術（本開示に係る技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３６は、撮像部１２０３１の設置位置の例を示す図である。
　図３６では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本技術が適用され得る車両制御システムの一例について説明した。本技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図３０の固体撮像装置１Ｄは、撮像部１２０３１に適用できる。撮像部１２０３１に本技術を適用することにより、より良好な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。また、図３０の固体撮像装置１Ｄは製造歩留まりの向上を図ることができるため、この車両制御システムの低コスト化をより一層図ることが可能になる。
　〔内視鏡手術システムへの応用例〕
　本技術（本開示に係る技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図３７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図３７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を
照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図３８は、図３７に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１
１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本技術が適用され得る内視鏡手術システムの一例について説明した。本技術は、以上説明した構成のうち、撮像部１１４０２に適用され得る。具体的には、図３０の固体撮像装置１Ｄは、撮像部１０４０２に適用することができる。撮像部１０４０２に本技術を適用することにより、より鮮明な術部画像を得ることができるため、術者が術部を確実に確認することが可能になる。また、図３０の固体撮像装置１Ｄは製造歩留まりの向上を図ることができるため、この内視鏡手術システムの低コスト化をより一層図ることが可能になる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　なお、本技術は、以下のような構成としてもよい。
（１）
　上面部、下面部及び側面部を有する立体形状の半導体部と、
　前記半導体部の前記下面部側に設けられた下地膜と、
　前記半導体部にゲート絶縁膜を介在してゲート電極が設けられた電界効果トランジスタと、を備え、
　前記下地膜は、前記半導体部から離間するベース部と、前記ベース部から前記半導体部の前記下面部側に突出して前記下面部に接する凸部と、を有し、
　前記ゲート電極は、前記半導体部の前記上面部及び前記側面部に亘って設けられていると共に、前記半導体部の前記下面部側に回り込んで前記凸部を挟んでいる、半導体装置。
（２）
　前記半導体部は、直方体形状で構成され、
　前記半導体部の短手方向の幅と同一方向の前記凸部の幅は、前記半導体部の短手方向の幅よりも狭い、上記（１）に記載の半導体装置。
（３）
　前記半導体部の幅をＷ１とし、
　前記凸部の幅をＷ２としたとき、
　Ｗ１＞Ｗ２を満たす、上記（２）に記載の半導体装置。
（４）
　前記凸部は、前記ベース部と一体化され、かつ同一材料で形成されている、上記（１）から（３）の何れかに記載の半導体装置。
（５）
　前記凸部は、前記ベース部とは異なる材料で形成されている、上記（１）から（３）の何れかに記載の半導体装置。
（６）
　前記凸部は、前記半導体部の長手方向の一端部側から他端側に亘って延伸している、上記（２）から（５）の何れかに記載の半導体装置。
（７）
　前記凸部は、平面視で前記半導体部の前記ゲート電極と重畳する領域に選択的に設けられている、上記（１）から（６）の何れかに記載の半導体装置。
（８）
　互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　前記半導体層に設けられ、かつ前記半導体層の前記第２の面側から入射した光を信号電荷に変換する光電変換部と、
　前記半導体層の前記第１の面側に設けられ、かつ前記光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
　前記半導体層の前記第１の面側に前記転送トランジスタを覆って設けられた絶縁層と、
　を更に備え、
　前記絶縁層は、前記半導体層側とは反対側に接合膜を有し、
　前記下地膜は、前記接合膜に接合され、
　前記半導体部は、前記下地膜と前記接合膜との界面部から離間している、上記（１）から（７）の何れかに記載の半導体装置。
（９）
　前記光電変換部で光電変換された信号電荷を画素信号に変換する画素回路を備え、
　前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、上記（８）に記載の半導体装置。
（１０）
　下地膜上に、上面部、下面部及び側面部を有する直方体形状の半導体部を形成し、
　前記下地膜をエッチングして前記半導体部の前記下面部から離間するベース部を形成すると共に、前記ベース部から前記半導体部側に突出して前記半導体部の前記下面部と接触し、かつ前記半導体部の短手方向の幅と同一方向の幅が前記半導体部の短手方向の幅よりも狭い凸部を形成し、
　ゲート絶縁膜を介在して前記半導体部の前記上面部及び側面部と向かい合い、かつ前記半導体部の前記下面部側に回り込んで前記凸部を挟むゲート電極を形成する、
　ことを含む半導体装置の製造方法。
（１１）
　前記ゲート電極を形成した後、前記半導体部及びゲート電極を覆う絶縁膜を形成する、ことを更に含む上記（１０）に記載の半導体装置の製造方法。
（１２）
　半導体装置と、
　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
　前記半導体装置から出力される信号に信号処理を行う信号処理回路と、
　を備え、
　前記半導体装置は、
　互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　前記半導体層に設けられ、かつ前記半導体層の前記第２の面側から入射した光を信号電荷に変換する光電変換部と、
　前記半導体層の前記第１の面側に設けられ、かつ前記光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
　前記半導体層の前記第１の面側に前記転送トランジスタを覆って設けられた絶縁層と、
　前記絶縁層の前記半導体層側とは反対側に接合された絶縁膜と、
　前記絶縁膜の前記絶縁層側とは反対側に設けられ、かつ上面部、下面部及び側面部を有する立体形状の半導体部と、
　前記半導体部の前記上面部及び前記側面部に亘ってゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、を備え、
　前記半導体部は、前記絶縁層と前記絶縁膜との接合面部から離間している、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ　半導体装置
　１Ｄ　固体撮像装置
　２　絶縁膜（ベース絶縁膜）
　２ａ　ベース部
　２ｂ　凸部
　３　半導体層
　４　半導体部
　４ａ　上面部
　４ｂ　下面部
　４ｃ１，４ｃ２，４ｃ３，４ｃ４　側面部
　５　絶縁膜（包囲絶縁膜）
　５ａ，５ｂ　掘り込み部
　６　ゲート絶縁膜
　７　電極材
　８　ゲート電極
　８ａ　頭部
　８ｂ　脚部
　１０ａ，１０ｂ　主電極領域
　１１　チャネル形成部
　１２　絶縁膜（被覆絶縁膜）
　１３，１３Ｂ，１３Ｃ　絶縁層
　１５　絶縁膜
　１５ａ　凸部
　１５ｂ　ベース部
　１６　ダミー膜
　１０２　半導体チップ
　１０２Ａ　画素アレイ部
　１０２Ｂ　周辺部
　１０３　画素
　１０４　垂直駆動回路
　１０５　カラム信号処理回路
　１０６　水平駆動回路
　１０７　出力回路
　１０８　制御回路
　１１０　画素駆動線
　１１１　垂直信号線
　１１３　ロジック回路
　１１４　ボンディングパッド
　１１５　画素ブロック
　１１６　画素回路
　１２０　第１基板部
　１２１　半導体層
　１２２　分離領域
　１２３　光電変換領域
　１２４　光電変換部
　１２４ｎ　ｎ型の半導体領域
　１２４ｐ　ｐ型の半導体領域
　１２６　コンタクト領域
　１２７　ゲート絶縁膜
　１２８　ゲート電極
　１２９ａ，１２９ｂ　中継電極
　１３０　絶縁層１３０
　１３１　絶縁膜
　１３２　接合膜
　１４０　第２基板部
　１４１ａ，１４１ｂ，１４２ａ，１４２ｂ　コンタクト電極
　１４５　多層配線層
　１４６ａ，１４６ｂ，１４６ｃ　配線
　１５０　第３基板部
　１６１　平坦化層
　１６２　カラーフィルタ層
　１６３　レンズ層
　２００　電子機器
　２０１　固体撮像装置
　２０２　光学レンズ
　２０３　シャッタ装置
　２０４　駆動回路
　２０５　信号処理回路
　２０６　入射光

Claims (12)

  1. 　上面部、下面部及び側面部を有する立体形状の半導体部と、
    　前記半導体部の前記下面部側に設けられた下地膜と、
    　前記半導体部にゲート絶縁膜を介在してゲート電極が設けられた電界効果トランジスタと、を備え、
    　前記下地膜は、前記半導体部から離間するベース部と、前記ベース部から前記半導体部の前記下面部側に突出して前記下面部に接する凸部と、を有し、
    　前記ゲート電極は、前記半導体部の前記上面部及び前記側面部に亘って設けられていると共に、前記半導体部の前記下面部側に回り込んで前記凸部を挟んでいる、半導体装置。
  2. 　前記半導体部は、直方体形状で構成され、
    　前記半導体部の短手方向の幅と同一方向の前記凸部の幅は、前記半導体部の短手方向の幅よりも狭い、請求項１に記載の半導体装置。
  3. 　前記半導体部の幅をＷ１とし、
    　前記凸部の幅をＷ２としたとき、
    　Ｗ１＞Ｗ２を満たす、請求項２に記載の半導体装置。
  4. 　前記凸部は、前記ベース部と一体化され、かつ同一材料で形成されている、請求項１に記載の半導体装置。
  5. 　前記凸部は、前記ベース部とは異なる材料で形成されている、請求項１に記載の半導体装置。
  6. 　前記凸部は、前記半導体部の長手方向の一端部側から他端部側に亘って延伸している、請求項２に記載の半導体装置。
  7. 　前記凸部は、平面視で前記半導体部の前記ゲート電極と重畳する領域に選択的に設けられている、請求項１に記載の半導体装置。
  8. 　互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられ、かつ前記半導体層の前記第２の面側から入射した光を信号電荷に変換する光電変換部と、
    　前記半導体層の前記第１の面側に設けられ、かつ前記光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
    　前記半導体層の前記第１の面側に前記転送トランジスタを覆って設けられた絶縁層と、
    　を更に備え、
    　前記絶縁層は、前記半導体層側とは反対側に接合膜を有し、
    　前記下地膜は、前記接合膜に接合され、
    　前記半導体部は、前記下地膜と前記接合膜との界面部から離間している、請求項１に記載の半導体装置。
  9. 　前記光電変換部で光電変換された信号電荷を画素信号に変換する画素回路を備え、
    　前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、請求項８に記載の半導体装置。
  10. 　下地膜上に、上面部、下面部及び側面部を有する直方体形状の半導体部を形成し、
    　前記下地膜をエッチングして前記半導体部の前記下面部から離間するベース部を形成すると共に、前記ベース部から前記半導体部側に突出して前記半導体部の前記下面部と接触し、かつ前記半導体部の短手方向の幅と同一方向の幅が前記半導体部の短手方向の幅よりも狭い凸部を形成し、
    　ゲート絶縁膜を介在して前記半導体部の前記上面部及び側面部と向かい合い、かつ前記半導体部の前記下面部側に回り込んで前記凸部を挟むゲート電極を形成する、
    　ことを含む半導体装置の製造方法。
  11. 　前記ゲート電極を形成した後、前記半導体部及びゲート電極を覆う絶縁膜を形成する、ことを更に含む請求項１０に記載の半導体装置の製造方法。
  12. 　半導体装置と、
    　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
    　前記半導体装置から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記半導体装置は、
    　互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられ、かつ前記半導体層の前記第２の面側から入射した光を信号電荷に変換する光電変換部と、
    　前記半導体層の前記第１の面側に設けられ、かつ前記光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
    　前記半導体層の前記第１の面側に前記転送トランジスタを覆って設けられた絶縁層と、
    　前記絶縁層の前記半導体層側とは反対側に接合された絶縁膜と、
    　前記絶縁膜の前記絶縁層側とは反対側に設けられ、かつ上面部、下面部及び側面部を有する立体形状の半導体部と、
    　前記半導体部の前記上面部及び前記側面部に亘ってゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、を備え、
    　前記半導体部は、前記絶縁層と前記絶縁膜との接合面部から離間している、電子機器。
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