KR20090110682A - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자 및 그의 제조방법은, 활성 영역을 정의하는 소자분리막을 구비한 반도체 기판을 포함하며, 상기 소자분리막은, 트렌치 표면에 순차적으로 형성된 측벽산화막 및 선형질화막과, 상기 트렌치를 매립하도록 형성된 절연막을 포함하며, 상기 트렌치 상부 측벽에 형성된 희생막에 의해, 상기 트렌치 내에 매립된 절연막의 상부가 하부보다 얇은 두께로 형성된 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 새들(Saddle) 타입의 돌기형 게이트 형성시, 소자분리막의 손실을 최소화시킴과 아울러, 기생 캐패시턴스를 최소화시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다.
또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제 반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이로 인하여, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 고집적 소자에서 요구하는 문턱전압 값을 얻기가 어렵게 되었고, 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다.
이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 게이트의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이러한 노력의 하나로 최근 로직 소자(Logic Device) 분야에서는 3차원 구조의 채널을 갖는 돌기형 게이트(Fin Gate)가 제안된 바 있다. 상기 돌기형 게이트는 활성 영역의 일부를 돌출시키고, 돌출된 활성 영역을 감싸도록 게이트 라인을 형성시킨 구조로서, 이 경우, 유효 채널 폭이 증가하여 채널을 통한 전류구동(Current Drive) 특성이 향상되고, 문턱 전압 마진이 개선된다.
한편, 반도체 소자가 고집적화됨에 따라서 채널 길이 감소에 의한 단 채널 효과에 의한 열화를 극복하기 위해 상기와 같이 돌기형 게이트를 형성하면서도, 활성 영역의 게이트 형성 영역을 식각하여 리세스된 채널 구조를 갖는 돌기형 게이트를 적용하고 있다.
상기 리세스된 채널 구조를 갖는 돌기형 게이트는, 리세스 게이트에서의 단 채널 도우즈(Dose)의 장점과 돌기형 게이트의 우수한 누설 전류 제어 능력을 합친 구조라고 할 수 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 바와 같은 리세스된 채널 구조를 갖는 돌기형 게이트는 그 형성시, 돌기형의 게이트에의 높이를 조 절하기가 어렵고, 또한, 게이트 도전막인 폴리실리콘막이 차지하는 면적이 커지면서 기생 캐패시턴스(Parasitic Capacitance) 및 그에 따른 공정적 난이도가 증가하게 된다.
더욱이, 게이트에의 리세스되는 활성 영역의 깊이가 깊어지면서, 서로 이웃한 게이트 간의 필드(Field)의 영향이 증가하게 되어, 이로 인해, 게이트에 높은 전압이 가해질 때마다 누설 전류(Off-Leakage)가 증가하게 되는 패싱 게이트 효과(Passing Gate Effect)가 나타나게 된다.
본 발명은 돌기형 게이트 형성시, 돌기형의 높이를 용이하게 조절할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 기생 캐패시턴스 및 공정적 난이도를 최소화할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 이웃하는 게이트 간의 필드 영향을 최소화하여 그에 따른 패싱 게이트 효과를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 활성 영역을 정의하는 소자분리막을 구비한 반도체 기판을 포함하며, 상기 소자분리막은, 트렌치 표면에 순차적으로 형성된 측벽산화막 및 선형질화막과, 상기 트렌치를 매립하도록 형성된 절연막을 포함하며, 상기 트렌치 상부 측벽에 형성된 희생막에 의해, 상기 트렌치 내에 매립된 절연막 의 상부가 하부보다 얇은 두께로 형성된 것을 특징으로 한다.
상기 측벽산화막은 40∼90Å의 두께로 이루어진 것을 특징으로 한다.
상기 희생막은 100∼300Å의 두께로 이루어진 산화막인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 소자분리 영역 및 상기 소자분리 영역에 인접한 활성 영역을 갖는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 제1선형질화막을 형성하는 단계; 상기 제1선형질화막이 형성된 트렌치 내에 제1절연막을 일부 매립하는 단계; 상기 제1선형질화막을 제1절연막과 같은 높이만큼 잔류되도록 일부 제거하는 단계; 상기 제1선형질화막이 제거된 트렌치의 상부 측벽에 희생막을 형성하는 단계; 상기 희생막 및 제1절연막 상에 제2선형질화막을 형성하는 단계; 및 상기 제2선형질화막이 형성된 상기 트렌치를 매립하도록 제2절연막을 형성하는 단계;를 포함한다.
상기 트렌치를 형성하는 단계와, 상기 트렌치 표면에 제1선형질화막을 형성하는 단계 사이에, 상기 트렌치 표면에 측벽산화막을 형성하는 단계;를 더 포함한다.
상기 측벽산화막은 40∼90Å의 두께로 형성한다.
상기 희생막은 100∼300Å의 두께를 갖는 산화막으로 형성한다.
본 발명은 소자분리 영역 및 활성 영역을 갖는 반도체 기판의 상기 소자분리 영역 내에 트렌치를 형성하고, 상기 트렌치 상부 측벽에 산화막으로 이루어진 희생막을 형성하여 상부보다 하부가 얇은 두께를 갖는 절연막으로 이루어진 소자분리막 을 형성함으로써, 후속의 리세스된 채널 구조를 갖는 돌기형 게이트를 형성하기 위한 활성 영역 식각시, 상기 희생막에 의해 하부보다 상부의 활성 영역 부분이 더 많이 제거되게 할 수 있으므로, 돌기형의 높이를 용이하고 균일하게 조절할 수 있다.
또한, 본 발명은 상기와 같이 소자분리막 내의 절연막이 하부보다 상부가 얇은 두께를 갖도록 형성하여 후속의 리세스된 채널 구조를 갖는 돌기형 게이트를 형성하기 위한 활성 영역 식각시, 상기 희생막에 의해 하부보다 상부의 활성 영역 및 소자분리막 부분이 더 많이 제거되게 함으로써, 게이트가 형성되는 부분의 소자분리막의 손실을 최소화시킬 수 있고, 그래서, 게이트 도전막인 폴리실리콘막이 차지하는 면적 부분을 최소화시킬 수 있어, 그에 따른 기생 캐패시턴스 및 공정적 난이도의 증가를 방지할 수 있다.
그 결과, 본 발명은 서로 이웃한 게이트 간의 필드(Field) 영향 증가를 최소화시킬 수 있으므로, 누설 전류가 증가하게 되는 패싱 게이트 효과를 방지할 수 있다.
본 발명은, 소자분리 영역 및 활성 영역을 갖는 반도체 기판의 상기 소자분리 영역 내에 트렌치를 형성하고, 상기 트렌치의 상부 측벽에 산화막으로 이루어진 희생막을 형성 산화막으로 볼록하도록 하여, 하부보다 상부가 얇은 두께를 갖는 절연막으로 이루어진 소자분리막을 형성한다.
이렇게 하면, 상기와 같이 트렌치 상부 측벽에 희생막을 형성하여, 소자분리 막 내의 절연막이 상부가 하부보다 얇은 두께를 가지도록 형성함으로써, 후속의 리세스된 채널 구조를 갖는 돌기형 게이트를 형성하기 위한 활성 영역 식각시, 상기 희생막에 의해 하부보다 상부의 활성 영역 부분이 더 많이 제거되게 할 수 있으므로, 돌기형의 높이를 용이하고 균일하게 조절할 수 있다.
또한, 상기와 같이 소자분리막 내의 절연막이 상부가 하부보다 얇은 두께를 갖도록 형성하여 후속의 리세스된 채널 구조를 갖는 돌기형 게이트를 형성하기 위한 활성 영역 식각시, 상기 희생막에 의해 하부보다 상부의 활성 영역 부분이 더 많이 제거되게 함으로써, 게이트가 형성되는 부분의 소자분리막의 손실을 최소화시킬 수 있고, 그래서, 게이트 도전막인 폴리실리콘막이 차지하는 면적 부분을 최소화시킬 수 있어, 그에 따른 기생 캐패시턴스 및 전체 공정적 난이도의 증가를 방지할 수 있다.
그 결과, 서로 이웃한 게이트 간의 필드(Field) 영향 증가를 최소화시킬 수 있으므로, 누설 전류가 증가하게 되는 패싱 게이트 효과를 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 도시한 평면도이고, 도 2는 상기 도 1의 Y-Y' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 2에 도시된 바와 같이 본 발명의 실시예에 따른 반도체 소자는, 소자분리 영역(F) 및 활성 영역(A)을 갖는 반도체 기판(102)의 상기 소자분리 영역(F) 내에는, 트렌치(T) 내에 하부 및 상부에 각각 제1절연막(112) 및 제2절연막(114)이 매립된 소자분리막이 형성된다.
또한, 상기 소자분리막에 인접한 상기 반도체 기판(102)의 활성 영역(A), 즉 상기 활성 영역(A)과 맞닿은 상기 소자분리막 내의 트렌치(T)의 상부 측벽에는 볼록한 형상의 희생막(108)이 형성된다.
이때, 상기 희생막(108)은 100∼300Å의 두께로 이루어진 산화막으로 형성되는 것이 바람직하다.
상기 제1절연막(112)과 제2절연막(114)으로 이루어진 상기 소자분리막과 활성 영역(A) 사이에는 측벽산화막(104) 및 제1 및 제2선형질화막(106, 110)이 개재된다.
여기서, 상기 측벽산화막(104)은 40∼90Å의 두께로 형성되는 것이 바람직하다.
구체적으로, 도 3a 내지 도 3f는 도 1의 Y-Y' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 소자분리 영역(F) 및 상기 소자분리 영역(F)에 인접한 활성 영역(A)을 갖는 반도체 기판(102) 상에 상기 소자분리 영역(F)을 노출시키는 패드산화막(103) 및 패드질화막(105)으로 이루어진 하드마스크막(107)을 형성한다.
그런 다음, 상기 하드마스크막(107)을 식각마스크로 이용하여 노출된 상기 소자분리 영역(F)의 반도체 기판(102)을 식각하여 트렌치(T)를 형성한다.
도 3b를 참조하면, 상기 트렌치(T) 표면에 열 산화 공정을 통해 측벽산화막(104)을 형성하고, 이어서, 상기 측벽산화막(104)이 형성된 트렌치(T) 표면에 제1선형질화막(106)을 형성한다.
여기서, 상기 측벽산화막(104)은 40∼90Å의 두께로 형성하는 것이 바람직하다.
도 3c를 참조하면, 상기 제1선형질화막(106)이 형성된 트렌치(T) 내에 제1절연막(112)을 형성한다. 그런 다음, 상기 제1절연막(112)을 건식 식각으로 일부 제거한다.
도 3d를 참조하면, 상기 건식 식각으로 제거된 제1절연막(112)의 높이 만큼만 잔류되도록 상기 제1선형질화막(106)을 일부 제거한다.
이때, 상기 제1선형질화막(106)의 일부 제거시, 상기 패드산화막(103) 및 패드질화막(105)으로 이루어진 하드마스크막(107)도 같이 제거한다.
도 3e를 참조하면, 상기 제1선형질화막(106)이 제거된 활성 영역(A)의 측벽 및 상기 활성 영역(A) 상에 상기 활성 영역(A)을 감싸는 형태로 희생막(108)을 형성한다.
여기서, 상기 희생막(108)은 100∼300Å의 두께를 갖는 산화막으로 형성하는 것이 바람직하다.
도 3f를 참조하면, 상기 희생막(108) 및 제1절연막(112) 상에 제2선형질화막(110)을 형성한다. 그런 다음, 상기 제2선형질화막(110) 및 상기 희생막(108)이 형성된 상기 트렌치(T)를 완전히 매립하도록 제2절연막(114)을 형성한다.
이어서, 상기 제2절연막(114)을 CMP(Chemical Mechanical Polishing)로 평탄화하고, 그런 다음, 상기 제2절연막(114), 희생막(108) 및 제2선형질화막(110)을 반도체 기판(102)이 노출될 때까지 제거하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
전술한 바와 같이 본 발명은, 상기와 같이 소자분리 영역 및 활성 영역을 갖는 반도체 기판의 상기 소자분리 영역 내에 제1절연막 및 상기 제1절연막보다 작은 폭을 갖는 제2절연막으로 이루어진 소자분리막을 형성하고, 상기 소자분리막에 인접한 활성 영역, 즉 상기 제1 및 제2절연막이 형성된 트렌치의 상부 측벽은 산화막을 형성하여 상기 소자분리막 내의 제2절연막의 두께가 제1절연막의 두께보다 얇게 형성함으로써, 후속의 리세스된 채널 구조를 갖는 돌기형 게이트를 형성하기 위한 활성 영역 식각시, 상기 희생막에 의해 하부보다 상부의 활성 영역 부분이 더 많이 제거되게 할 수 있으므로, 돌기형의 높이를 용이하고 균일하게 조절할 수 있다.
또한, 상기와 같이 트렌치의 상부가 하부보다 얇게 형성하여 후속의 리세스된 채널 구조를 갖는 돌기형 게이트를 형성하기 위한 활성 영역 식각시, 상기 희생막에 의해 하부보다 상부의 활성 영역 부분이 더 많이 제거되게 함으로써, 게이트가 형성되는 부분의 소자분리막의 손실을 최소화시킬 수 있고, 그래서, 게이트 도전막인 폴리실리콘막이 차지하는 면적 부분을 최소화시킬 수 있어, 그에 따른 기생 캐패시턴스 및 공정적 난이도의 증가를 방지할 수 있다.
그 결과, 서로 이웃한 게이트 간의 필드(Field) 영향 증가를 최소화시킬 수 있으므로, 누설 전류가 증가하게 되는 패싱 게이트 효과를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 도시한 평면도.
도 2는 도 1의 Y-Y' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도.
도 3a 내지 도 3f는 도 1의 Y-Y' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
Claims (7)
- 활성 영역을 정의하는 소자분리막을 구비한 반도체 기판을 포함하며,상기 소자분리막은, 트렌치 표면에 순차적으로 형성된 측벽산화막 및 선형질화막과, 상기 트렌치를 매립하도록 형성된 절연막을 포함하며, 상기 트렌치 상부 측벽에 형성된 희생막에 의해, 상기 트렌치 내에 매립된 절연막의 상부가 하부보다 얇은 두께로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 측벽산화막은 40∼90Å의 두께로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 희생막은 100∼300Å의 두께로 이루어진 산화막인 것을 특징으로 하는 반도체 소자.
- 소자분리 영역 및 상기 소자분리 영역에 인접한 활성 영역을 갖는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치 표면에 제1선형질화막을 형성하는 단계;상기 제1선형질화막이 형성된 트렌치 내에 제1절연막을 일부 매립하는 단계;상기 제1선형질화막을 제1절연막과 같은 높이만큼 잔류되도록 일부 제거하는 단계;상기 제1선형질화막이 제거된 트렌치의 상부 측벽에 희생막을 형성하는 단계;상기 희생막 및 제1절연막 상에 제2선형질화막을 형성하는 단계; 및상기 제2선형질화막이 형성된 상기 트렌치를 매립하도록 제2절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 트렌치를 형성하는 단계와, 상기 트렌치 표면에 제1선형질화막을 형성하는 단계 사이에,상기 트렌치 표면에 측벽산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 측벽산화막은 40∼90Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 희생막은 100∼300Å의 두께를 갖는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR20070016741A (ko) * | 2005-08-05 | 2007-02-08 | 삼성전자주식회사 | 반도체 소자의 보더리스 컨택 구조체 및 이의 형성방법 |
-
2008
- 2008-04-18 KR KR1020080036306A patent/KR100979241B1/ko not_active IP Right Cessation
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| KR100979241B1 (ko) | 2010-08-31 |
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