CN1885559B

CN1885559B - 半导体器件及其形成方法

Info

Publication number: CN1885559B
Application number: CN2006100908318A
Authority: CN
Inventors: 李云京; 崔定爀; 李东濬; 宋在爀
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-06-24
Filing date: 2006-06-26
Publication date: 2010-11-10
Anticipated expiration: 2026-06-26
Also published as: KR100784868B1; TWI300608B; CN1885559A; TW200707652A; KR20060135486A

Abstract

提供一种具有不对称的栅电极结构和反转T形浮栅的选择晶体管的存储晶体管及其形成方法。邻近于存储晶体管的选择晶体管的栅电极具有基本上反转的T形图，而与存储晶体管相对的选择晶体管的栅电极近似具有箱形图。为了用反转T形状形成存储晶体管的浮栅，当打开用于存储晶体管的区域时，用于选择晶体管的区域被闭合。

Description

半导体器件及其形成方法

本申请分别要求2005年6月24日申请的韩国专利申请号2005-55227和2006年3月7日申请的韩国专利申请号2006-21439的优先权，在此将其公开内容全部引入作为参考。

技术领域

本发明涉及一种半导体器件及其形成方法，更具体涉及一种非易失性存储器件及其形成方法。

背景技术

通常，半导体存储器根据其保持存储数据是否需要电源被分为易失性存储器和非易失性存储器。易失性存储器如动态随机存取存储器(DRAM)和静态RAM(SRAM)具有快速的运行速度，但是存在其中为了保持数据必须提供电源的限制。相反，由于非易失性存储器件如快闪存储器没有这种限制，因此它被广泛地用于近年来需求显著地增加的便携式电子设备。

例如，快闪存储器包括用于储存数据的存储单元和与其相关的器件如选择晶体管、驱动晶体管等。快闪存储器的存储单元主要采用类似于一般的晶体管的存储晶体管。该存储晶体管包括栅极层叠结构和在栅极层叠结构的两侧布置的杂质区，其中该栅极层叠结构配置有在衬底的沟道区上连续地层叠的隧道绝缘层、浮栅、栅层间绝缘层和控制栅。相邻的存储晶体管的浮栅被互相电绝缘，以及每个浮栅用作存储器。布置在行方向上的多个存储晶体管的控制栅被互连，以便用作字线。快闪存储器根据具有上述结构的存储晶体管的布置方案，可以被主要地分为NAND型存储器件和NOR型存储器件。在NAND型快闪存储器的情况下，选择晶体管被连接到存储晶体管，例如，布置在行方向上的选择晶体管的栅极被互连，由此形成选择线。

同时，为了减小半导体器件的价格有必要提高集成度，这在制造半导体器件中带来几个技术困难。具体，当半导体器件被高度地集成时，相邻字线之间的间距也被减小，这使之难以提高非易失性存储器的结构和性能。例如，尽管为了有效操作，具有控制栅电极和浮栅电极的非易失性存储器应该具有高耦合比，但是字线之间的间距使之难以保证这种高耦合比。

此外，由于字线的宽度和相邻字线之间的间距小于选择线的宽度和选择线和字线之间的间距，由于负载效应，将形成选择线的衬底的有源区可能被刻蚀损坏。

随着存储器件的集成度增加，选择晶体管的沟道长度也被减小，这导致短沟道效应。例如，因为在边缘部分中，沟道掺杂浓度比沟道区的中心部分更高，所以可能容易发生穿通。此外，在邻近选择晶体管的存储晶体管处发生穿通的可能性很大。

发明内容

本发明的实施例提供半导体器件，包括：形成在衬底的有源区上的第一栅极，其中该有源区被器件隔离层图形限定；形成在第一栅极和有源区之间的第一绝缘层；以及形成在第一栅极的两侧上的有源区上的第一和第二杂质区，其中邻近于第一杂质区的第一栅极的第一部分的截面形状不同于邻近于第二杂质区的第一栅极的第二部分。

在本发明的某些实施例中，当沿交叉有源区和器件隔离层图形的方向时，第一栅极的第一部分具有基本上反转的T形截面，以及第一栅极的第二部分具有箱形截面。

在本发明的另一实施例中，提供一种NAND快闪存储器，包括：形成在衬底的有源区上的选择晶体管，其中该有源区被器件隔离层图形限定；以及形成在有源区上的多个存储晶体管，多个存储晶体管被串联连接到选择晶体管，其中选择晶体管和多个存储晶体管的每一个包括配置有第一绝缘层、第一栅极、第二绝缘层的层叠栅极结构以及连续地形成在有源区上的第二栅极，其中存储晶体管的第一栅极的截面形状基本上与邻近于存储晶体管的选择晶体管的第一栅极的第一部分相同，以及与存储晶体管相对的选择晶体管的第一栅极的第二部分的截面形状不同于选择晶体管的第一栅极的第一部分。

在本发明的再一实施例中，提供一种用于形成半导体器件的方法，该方法包括：在衬底的有源区上形成第一绝缘层和第一导电层图形，其中有源区被器件隔离层图形限定；向下刻蚀部分器件隔离层图形，以形成下器件隔离层图形，覆盖第一导电图形的下图形的侧表面；刻蚀第一导电层图形的上图形的侧表面，以形成减窄的上图形，其宽度小于第一导电图形的下图形的宽度，其中第一导电图形的上图形向上突出，高于下器件隔离层图形；构图具有下图形和减窄的上图形的第一导电图形，以形成具有第一部分和第二部分的第一栅极，其中由下图形和上图形构图第一部分，以及由邻近于器件隔离层图形的第一导电层构图第二部分；以及形成第一杂质区和第二杂质区，该第一杂质区和第二杂质区分别邻近第一栅极的第一部分和第二部分。

在本发明的又一实施例中，提供一种用于形成NAND快闪存储器的方法，该方法包括：在衬底的有源区上形成第一绝缘层和第一导电层图形，其中有源区被第一方向上延伸的器件隔离层图形限定；向下刻蚀将形成存储晶体管的衬底的第一区的器件隔离层图形，以形成下器件隔离层图形，覆盖第一导电图形的下图形的侧表面；刻蚀第一导电层图形的上图形的侧表面，以形成窄的上图形，其宽度小于第一导电图形的下图形的宽度，其中第一导电图形的上图形向上突出，高于下器件隔离层图形；在器件隔离层图形、下器件隔离层图形和第一导电层图形上形成第二绝缘层和第二导电层；以及构图第二导电层、第二绝缘层和第一导电层，以在第一区中由第二导电层形成存储晶体管的控制栅，由第二绝缘层形成存储晶体管的栅层间绝缘层，以及由第一导电层图形的下和上图形形成存储晶体管的浮栅，其中存储晶体管的控制栅在垂直于第一方向的第二方向上延伸，以及并有源区和下器件隔离层图形。

附图说明

所包括的附图提供本发明的进一步理解，并被引入和构成本申请的一部分，说明本发明的实施例以及与申请一起用来解释发明的原理。在图中：

图1是说明本发明的一个实施例的NAND快闪存储器的示意性平面图；

图2是说明图1的参考数字90的区域的局部放大视图，该区域是形成存储晶体管的第一区10和形成选择晶体管的第二区20之间的边界区；

图3至8分别是沿图2的线I-I′、II-II′、III-III′、IV-IV′、V-V′和VI-VI′的剖面图；

图9A是根据本发明的一个实施例浮栅电极沿控制栅的延伸方向的示意性剖面图；

图9B是说明根据本发明的一个实施例的浮栅电极的布置的透视图；

图10是根据本发明的另一实施例的浮栅电极的示意性剖面图；

图11至18是说明根据本发明的一个实施例用于形成NAND快闪存储器器件的方法的视图；

图19是说明根据本发明的另一实施例的快闪存储器的存储晶体管的剖面图；

图20是根据本发明的另一实施例的快闪存储器的剖面图；

图21是根据本发明的另一实施例的快闪存储器的剖面图；

图22A至22H是说明根据本发明的一个实施例用于制造NAND快闪存储器的方法的剖面图；

图23A和23B是说明根据本发明的另一实施例用于制造NAND快闪存储器的方法的剖面图；

图24A和24B是说明根据本发明的另一实施例用于制造NAND快闪存储器的方法的剖面图；

图25A至25E是说明根据本发明的另一实施例用于制造NAND快闪存储器的方法的剖面图；

图26A和26B是说明根据本发明的另一实施例用于制造NAND快闪存储器的方法的剖面图；

图27A至27E是说明根据本发明的另一实施例用于制造NAND快闪存储器的浮栅的方法剖面图；以及

图28A至28C是说明根据本发明的另一实施例用于制造NAND快闪存储器的浮栅的方法剖面图。

具体实施方式

现在详细介绍根据本发明的实施例，在附图中图示了其例子。但是，本发明不局限于此后说明的实施例，以及相反在此引入实施例是为了容易和全部理解本发明的范围和精神。在图中，为了清楚放大了层和区域的厚度。还应该理解，当一个层被称为在另一层或衬底上时，它可以直接在另一层或衬底上或可也以存在插入层。

在图中，为了更明确地说明本发明，元件的尺寸或元件当中的相关尺寸可能被或多或少地放大。此外，在制造工序中，图中所示的元件形状可以根据各种改变被略微地修改。因此，本说明书中公开的实施例不应该被解释为限于图中描述的形状，而是应该解释如果在说明书中没有特别提及，它们在某种程度上被修改。例如，应当理解如说明书中用于描述元件形状的术语‘基本上’，‘约’等，意味着在允许的工艺变化的范围内，该元件可以被修改。

应当理解，在此使用的术语“行”和“列”用于表示衬底表面上的两个不同的方向，而不是表示绝对水平或垂直方向。在某些实施例中，行平行于X轴，以及列平行于Y轴，或反之亦然。

为了易于描述一个元件或特征与图中所示的其它元件或特征的关系，在此可以使用空间相对术语如“在...底下”、“在...下面”、“下”、“在...之上”、“上”等。应当理解该空间相对术语是用来包括除图中描绘的取向之外的使用或工作中器件的不同取向。例如，如果图中的器件被反转，那么描述为在其他元件或特征“下面”或“底下”的元件于是将定向在其他元件或特征“上面”。因此，示例性术语“在...下面”可以包括“在...上面”和“在...下面”的取向。器件可以被另外定向(旋转90度或以其他取向)以及由此解释在此使用空间相对描述词。

在此使用的专业词汇是仅仅用于描述具体实施例而不是限制本发明。如在此使用，单数形式“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，本说明书中使用的术语“comprise”和/或“comprising”说明陈述的部件、整体、步骤、操作、元件、和/或组件的存在，但是不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、组件和/或其组。

在此参考剖面描述了本发明的实施例，该剖面是本发明的理想化实施例(和中间结构)的示意图。因而，应当预想由于例如制造工艺和/或容差的图例形状的变化。因此，本发明的实施例不应该认为局限于在此所示的区域的特定形状，而是包括由制造的所得的形状偏差。例如，图示为矩形的注入区一般地将具有圆滑的或弯曲的特点和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的二元变化。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件区域的实际形状，以及不打算限制本发明的范围。除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与属于本发明的技术领域的普通技术人员通常理解相同的意思。还应当理解，术语如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术的环境中的意思，不被解释理想化或过度地形式感知，除非在此清楚地限定。

本发明涉及一种半导体器件及其制造方法，具体涉及一种NAND快闪存储器，大体上被图示为本发明的实施例的例子。

本发明的NAND快闪存储器包括多个存储单元和与其相关的选择晶体管。当NAND快闪存储器工作时，选择晶体管用于施加工作电压到存储晶体管或中断需要的工作电压。作为存储单元，具有层叠栅极结构的存储晶体管将被图示为例子。存储晶体管的层叠栅极结构包括通过隧道绝缘层与衬底(沟道区)绝缘的浮栅、通过栅层间绝缘层与浮栅绝缘的控制栅。当施加适当的工作电压到衬底、源极、漏极和控制栅时，电荷通过隧道绝缘层从衬底移动到浮栅中，或反之亦然。由于电荷移动，存储晶体管具有至少两种可区别的阈值电压电平，对应于逻辑状态。

尽管选择晶体管的栅极结构与存储晶体管类似，但是因为它具有浮栅和控制栅，因此选择晶体管不同于存储晶体管，因为浮栅和控制栅通过例如对接触点互相电连接。在说明本发明的实施例中，选择晶体管的‘浮栅’可以被称为‘第一栅极’，以及选择晶体管的‘控制栅’可以被称为‘第二电极’。

预定数目的存储晶体管，例如16，32，..，2^m的存储晶体管数目被串联连接，以便形成存储器串。第一选择晶体管和第二选择晶体管分别被连接到存储器串的第一和末尾存储晶体管。位线和公共源线分别可以被连接到第一选择晶体管和第二选择晶体管。

图1是说明根据本发明的一个实施例的NAND快闪存储器的示意性平面图。参考图1，NAND快闪存储器包括存储晶体管和耦合到存储晶体管的选择晶体管。为了方便说明，下面，在说明本发明的实施例中，形成存储晶体管的区域10将被称为“第一区”，以及形成选择晶体管的区域20将被称为“第二区”。

在半导体衬底30上布置在第一方向上例如在行方向上延伸的多个器件隔离层图形40。在隔离图形40之间限定各个有源区50，以便它在第一方向上延伸。在第一区10的有源区上形成存储晶体管，以及在第二区20的有源区上形成晶体管。在此，在第一区10中的第一方向上延伸的每个有源区上串联连接大量存储晶体管，由此形成存储器串。布置在第二方向上例如列方向上的多个存储晶体管的控制栅被互连，以便相应地形成字线WL0～WLn。另外，布置在每个列中的多个存储晶体管的控制栅可以被连接到字线。

在第二区20中形成选择晶体管，以便它被连接到第一区10的存储晶体管。例如，第一选择晶体管(串选择晶体管)被串联连接到每个存储器串的第一存储晶体管，以及第二选择晶体管(地线选择晶体管)被串联连接到每个存储器串的末尾存储晶体管。布置在第二区20中的行方向上的第一选择晶体管的第二栅极被互连，由此形成第一选择线(或串选择线SSL)。此外，布置在第二区20中的行方向上的第二选择晶体管的第二栅极被互连，由此形成第二选择线(或地线选择线GSL)。在此，每个选择晶体管的第一栅极和第二栅极通过对接触点70互相电连接。

在半导体衬底30上镜对称和重复地布置配置有串选择线SSL、接地选择线GSL和在其间布置的多个字线WL0～WLn的复杂结构。在相邻第二选择线GSL之间布置公共源线CSL，以及根据第二选择晶体管是否被导通或截止，工作电压例如施加到接地选择线GSL的0V，被传送到存储晶体管的源区/漏区。在相邻第一选择线SSL之间的每个有源区中布置位线接触DC，以及位线被电连接到每个位线接触DC。根据第一选择晶体管是否被导通或截止，施加到位线的工作电压被施加到存储晶体管的源区/漏区。

图1中的虚线表示的区域60设有第一区10和邻近第一区10的部分第二区20，其中在下文中区域60被称为“反转的T形栅极区”。形成在反转T形栅极区60中的选择晶体管的第一栅极和存储晶体管的浮栅分别具有反转的T形部分。为了方便说明，在下文中，除反转的T形栅极区60之外的第二区域20中的区域80称为“箱形(box-shaped)栅极区”。

图2是说明图1的区域90的局部放大视图，该区域是形成存储晶体管的第一区10和形成选择晶体管的第二区20之间的边界区。参考图2，选择晶体管100包括栅极层叠结构和在栅极层叠结构两侧的有源区上形成的杂质区191S/D和193S/D。其中栅极层叠结构被配置有互相电连接的第一栅极130和第二栅极170。同时，存储晶体管200包括在栅极层叠结构的两侧的有源区上形成的栅极层叠结构和杂质区193S/D和291S/D，其中栅极层叠结构配置有浮栅230和控制栅270，控制栅270借助于栅层间绝缘层与浮栅230绝缘。

存储晶体管200的浮栅230的结构不同于选择晶体管100的第一栅极130。详细地，选择晶体管100的第一栅极130可以被分为两个部分，其中一个部分是第一部分135，其结构与存储晶体管200的浮栅230类似，以及另一部分是第二部分137，其结构与浮栅230不同。第一栅极130的第一部分135邻近于存储晶体管布置，即，邻近于杂质区193S/D。而，第一栅极130的第二部分137邻近于位线接触DC布置，位线接触DC与存储晶体管200相对，即，邻近于杂质区191S/D。

下面将参考图3至9更完全地说明根据本发明的一个实施例的选择晶体管和存储晶体管。

图3是沿图2的线I-I′的剖面图，即，穿过第二区20的箱形栅极区80中的器件隔离层40和有源区50的预定方向，以便示出选择晶体管100的第一栅极130的第二部分137的剖面图。图4是沿图2的线II-II′的剖面图，即，穿过第二区20的反转T形栅极区60中的器件隔离层40和有源区50的预定方向，以便示出选择晶体管100的第一栅极140的第一部分135的剖面图。图5是沿图2的线III-III′的剖面图，即，穿过第二区20的对接触点区70中的器件隔离层40和有源区50的预定方向，以便示出选择晶体管100的第一栅极130和第二栅极170之间的电连接。

参考图3，选择晶体管100的第一栅极130的第二部分137具有如同箱子一样的形状。但是，参考图4，选择晶体管100的第一栅极130的第一部分135具有基本上如同反转T一样的形状。第一栅极130的第一部分135，例如，可以被分为水平部分131和垂直部分133，垂直部分133被连接到水平部分131和相对于衬底30向上延伸，其中垂直部分133的宽度小于水平部分131。在选择晶体管100的第一栅极130和有源区50之间布置第一绝缘层110。参考图5，第一栅极130和第二栅极170通过第二绝缘层150的预定区域，即对接触点区，互相电连接。

参考图3至5，在第二区20的箱形栅极区80中，邻近于第一栅极130的第二部分137的器件隔离层40的顶表面的高度基本上等于第一栅极130的第二部分137的顶表面。亦即，器件隔离层40覆盖第二区20中的大多数第一栅极130的第二部分137的侧表面。但是，参考图4，在反相的T形栅极区60中，邻近于第一栅极130的第一部分135的器件隔离层40的顶表面的高度基本上与第一部分135的水平部分131的顶表面相等。在箱形栅极区80中相对较高的器件隔离层用于防止有源区在栅极构图工序过程中被刻蚀损坏。

图6是沿图2的IV-IV的剖面图，即穿过第一区10中的器件隔离层40和有源区50的预定方向，以便示出存储晶体管200的浮栅230的剖面图。参考图6，存储晶体管200的浮栅230具有反相的T形部分。例如，浮栅230可以被分为水平部分231和垂直部分233，垂直部分被连接到水平部分231以及相对于衬底向上延伸，其中垂直部分233的宽度小于水平部分231。在该说明书中，存储晶体管的浮栅的水平部分231和垂直部分233分别可以被称为下导电图形和上导电图形。在浮栅230和有源区50之间布置隧道绝缘层210。浮栅230和控制栅270通过在其间插入的栅层间绝缘层250互相绝缘。邻近于浮栅230的器件隔离层40的顶表面的高度基本上等于浮栅230的水平部分231的顶表面。

器件隔离层40的高度可以根据实施例不同地改变，同时保持第二区20的箱形栅极区80上形成的器件隔离层40高于反转T形栅极区60中形成的器件隔离层40。例如，在第一区10中形成器件隔离层40，以便它可以低于有源区50或它可以高于浮栅230的水平部分231的顶表面。

选择晶体管的第一绝缘层110和存储晶体管的隧道绝缘层210可以由相同的层形成。例如，第一绝缘层110和隧道绝缘层210可以由具有20埃至200埃厚度范围的氧化硅层形成。但是，它不局限于上述范围，以致它也可以由具有高介电常数的金属绝缘层形成。选择晶体管的第一栅极130和存储晶体管的浮栅230可以由相同的层形成。例如，第一栅极130和浮栅230可以由硅形成。同样，选择晶体管的第二栅极170和存储晶体管的控制栅270可以由相同的层形成。例如，第二栅极170和控制栅270可以由硅、硅化物、金属材料或其组合物形成。选择晶体管的第二绝缘层150和存储晶体管的栅层间绝缘层250可以由相同的层形成。例如，第二绝缘层150和栅层间绝缘层250可以是配置有氧化硅层、氮化硅层以及氧化硅层的多层，氧化硅层具有30埃至80埃的厚度范围、氮化硅层具有50埃至150埃的厚度范围，以及氧化硅层具有30埃至100埃厚度范围。

图7和8分别是沿有源区50延伸(图2的线V-V′和VI-VI′)的方向的存储晶体管和选择晶体管的剖面图。参考图7和8，选择晶体管100包括不对称地形成的杂质区191S/D和193S/D。在此，杂质区的不对称意味着杂质区的掺杂浓度可以不同和或距衬底表面的深度与另一杂质区不同。邻近于第二部分137，即，邻近于漏接触DC的杂质区191S/D与邻近于选择晶体管100的第一栅极130的第一部分135，即邻近于存储晶体管200的杂质区193S/D相比，其掺杂浓度更高和结深更深。

由于邻近于存储晶体管200的杂质区193S/D具有较低的掺杂浓度和较浅的结深，因此当存储器件工作时，可以减小沟道热电子效应和/或在存储晶体管200下面的沟道区中产生的栅感应漏泄漏(GIDL)的效应。同时，由于邻近于漏接触DC的杂质区191S/D具有较高掺杂浓度和较深的结深，结漏电流可以被最小化，以便提高耐压性能。此外，在邻近于漏接触DC的杂质区191S/D上可以形成具有良好性能的硅化物层。

此外，在选择晶体管100中，第一栅极130的第一部分135下面的沟道区的第一部分的沟道掺杂浓度可以不同于第一栅极130的第二部分137下面的沟道区的第二部分。例如，第一栅极130的第一部分135下面的沟道掺杂浓度高于第二部分137下面的沟道掺杂浓度。亦即，第二部分137厚厚地形成箱形，而第一部分135与第二部分137相比，形成较薄，因为它具有反转的T形。因此，可以容易地适当控制第一部分135下面的沟道区的掺杂浓度。由于沟道掺杂浓度可以被控制，因此可以抑制由器件的高集成度引起的选择晶体管100的穿通。例如，通过离子-注入工序穿过水平部分131将杂质离子注入沟道区中，可以增加薄的水平部分131下面的沟道区的沟道掺杂浓度。由于存储晶体管200的浮栅230也具有水平部分231，因此通过离子注入工序穿过水平部分231可以容易地控制沟道区的掺杂浓度。

下面将参考图9A，9B和10详细地说明根据本发明的一个实施例的存储晶体管。图9A是沿列方向(沿控制栅延伸的方向)的浮栅的示意性剖面图，以及图9B是说明浮栅的布置的透视图。为了说明的方便，在图9中，仅仅示出了四个浮栅。

参考图9A，根据本发明的实施例的浮栅电极包括水平部分231和垂直部分233。在该实施例中，水平部分231和垂直部分233由相同的层形成。垂直部分233从水平部分231的上表面的预定部分突出。垂直部分233的宽度w₂小于水平部分231的宽度w₁，垂直部分233的厚度h₂大于水平部分231的厚度h₁。同时，垂直部分233的横截面积S₂大于水平部分231的横截面积S₁，其中，S₁＝w₁×h₁，以及S₂＝W₂×h₂。

为了体现高度集成的半导体器件，尽可能窄地形成水平部分231是合符需要的。优选水平部分231的厚度h₁尽可能小，以便使在行方向互相邻近的水平部分之间的干扰和/或在列方向互相邻近的水平部分之间的干扰最小化。根据本发明的实施例，水平部分231的厚度h₁可以取决于薄膜淀积工艺技术和刻蚀工艺，因此可以非常薄地形成水平部分231。同时，可以尽可能窄地形成垂直部分233，以便增加相邻垂直部分之间的间距。根据该实施例，可以控制垂直部分233的宽度W₂，以便通过适当地控制刻蚀条件，例如，刻蚀时间，它具有希望的宽度。满足垂直部分233的横截面积S₂大于水平部分231的横截面积S₁、垂直部分233的宽度w₂小于水平部分231的宽度w₁的这种条件，可以适当地改变垂直和水平部分233的宽度和厚度，以便它们适合于体现具有高耦合比和高集成度的器件。

下面将参考图9B描述根据本发明的实施例的浮栅电极的效果或优点。为了方便说明，四个浮栅电极分别被称作第一浮栅电极230_1、第二浮栅电极230_2、第三浮栅电极230_3和第四浮栅电极230_4。第一和第二浮栅电极230_1和230_2布置在第一行中，以及第三和第四浮栅电极230_3和230_4布置在第二行中。第一和第三浮栅电极230_1和230_3被布置在第一列中，以及第二和第四浮栅电极230_2和230_4被布置在第二列中。

首先，将阐述行方向中互相邻近的浮栅电极之间的干扰。根据该实施例，浮栅电极的截面配置有水平部分231和垂直部分233。亦即，浮栅电极具有反转的T形截面。因此，第一和第二浮栅电极230_1和230_2的垂直部分233_1和233_2之间的距离d₃大于水平部分231_1和231_2之间的距离d₂，以便相邻浮栅电极之间的干扰可以被减小。

此外，由于可以尽可能薄地形成水平部分，因此在行方向上互相邻近的两个水平部分231_1和231_2之间的表面面积非常小，以便尽管水平部分231_1和231_2之间的距离d₂变短，但是该干扰可以被忽略。同时，尽管在行方向互相接近的垂直部分233_1和233_2可以具有大的厚度h₂，用于高耦合比，以便垂直部分233_1和233_2之间的表面面积S₄变大，但是因为垂直部分233_1和233_2之间的距离d₃足够地长，该干扰不再增加。如上所述，随着垂直部分的宽度w_z变小，两个垂直部分233_1和233_2之间的距离d₃增加，这能够使在行方向上互相邻近的垂直部分之间的干扰被减小。

下面，将阐述在列方向上互相邻近的浮栅电极之间的干扰。第一和第三浮栅电极230_1和230_3之间的干扰取决于总的相对面积(facingarea)S_TOTAL，总的相对面积S_TOTAL是水平部分之间的相对面积(S₁＝w₁×h₁)和垂直部分之间的相对面积(S₂＝w₂×h₂)的总和。在此，由于垂直部分具有窄宽度w₂，因此在列方向上互相邻近的浮栅之间的干扰可以被减小。

注意到为了方便说明，示例性地图示了图9A和9B中的浮栅电极230的形状，因此其形状可以根据各种制造工艺略微地修改。因此，应该解释为该实施例的浮栅电极的形状不局限于上述图9A和9B所示的形状，而是可以在制造工艺的允许改变范围内修改。例如，尽管图示了该层或元件具有软的表面，但是它可以具有稍微粗糙的表面，而不是软的表面。同样，尽管图示了该层或元件具有平坦表面，但是它可以具有稍微软的和粗糙的表面，而不是平坦表面。此外，尽管图示了该层或元件具有垂直侧壁，但是它可以具有稍微倾斜的侧壁。例如，尽管图9A和9B中示意地图示了浮栅电极的表面具有平坦表面，即，水平和垂直部分的表面是平坦的，但是它可以具有软的表面或稍微粗糙的表面。此外，尽管图9A和9B中示意地图示了浮栅电极的侧表面，即，水平和垂直部分的侧表面是垂直的，但是可以形成为它略微地倾斜。而且，垂直部分的宽度可以越来越增加，因为它与衬底的间隔越来越远。同样，当它与衬底的间隔越来越远时，水平部分的宽度可以越来越增加。

下面将参考图10说明各种浮栅电极的一个例子。参考图10，形成浮栅电极230′的水平部分231′，以便其上表面倾斜。此外，垂直部分233′形成为其侧表面也倾斜。看到通过磨蚀图9A和9B所示的浮栅电极形成图10的浮栅电极，但是它仍然具有基本上反转的T形。可以理解，当图10所示的浮栅电极230′的垂直部分233′的侧表面稍微倾斜以便垂直部分233′的宽度随着高度而变化时，9A和9B所示的垂直部分的宽度w₂对应于垂直部分233′的最大宽度w₂′。同样，可以理解，当图10所示的浮栅电极230′的水平部分231的上表面倾斜，以致水平部分231′的宽度随着高度而变化时，图9A和9B所示的水平部分的宽度w₁对应于水平部分231′的最大宽度w₁′。

如上所述，水平部分231′的最大宽度w₁′大于垂直部分233′的最大宽度w₂′，以及水平部分231′的横截面积s₁大于垂直部分233′的横截面积s₂。水平部分231′的最大宽度w₁′可以比垂直部分233′的最小宽度W₃′大1.5-2.5倍。

参考图9A、9B和10所示的存储晶体管的浮栅形状的各种改进也可以同样地应用于选择晶体管的第一栅极的第一部分。

下面，将参考图11至18说明根据本发明的一个实施例用于形成NAND快闪存储器的方法。参考图11，执行器件隔离工序，以在衬底300上形成器件隔离层图形400，在列方向上延伸，即在Y轴上延伸。因此，借助于器件隔离层图形400，限定有源区500。在各个有源区500上形成第一绝缘层600和第一导电图形700。第一导电图形700在有源区500上自对准。详细地，在衬底300上形成用于第一绝缘层600的绝缘层和用于第一导电层图形700的导电层。接着，导电层、绝缘层和部分衬底300被刻蚀至预定厚度，以限定器件隔离区。因此，在衬底300中限定有源区500，以及第一绝缘层600和第一导电层图形700在有源区500上自对准。绝缘材料被填充到器件隔离区中，其预定部分通过刻蚀工序除去，由此形成器件隔离层图形400。在此，在淀积绝缘材料之后，通过完成平整工序如化学机械抛光(CMP)或深腐蚀工序，可以完成器件隔离层图形400的形成方法。

第一导电图形700可以由，例如，硅形成，第一导电图形700用作选择晶体管的第一栅极和存储晶体管的浮栅。第一绝缘层600可以由具有20至200

厚度范围的氧化硅层形成，用作选择晶体管的栅绝缘层和存储晶体管的隧道绝缘层，但是它不局限于上述结构，以致第一绝缘层600可以由具有高介电常数的金属绝缘层形成。

参考图12，在第一导电层图形700和器件隔离层400上形成掩模800，以露出反转的T形栅极区。亦即，掩模800同时露出第一区和邻近于第一区的部分第二区。掩模800可以由相对于第一导电图形700和器件隔离层图形400具有刻蚀选择率的材料形成。例如，掩模800可以由氮化硅形成。在此，掩模800露出部分第二区以及第一区，这能够使形成在第二区中的选择晶体管的第一栅极的第一部分具有反转的T形图。

参考图13，在反转T形栅极区中没有用掩模800覆盖的器件隔离层图形400被部分地除去，以便形成下器件隔离层图形410，其上表面低于第一导电图形700。下器件隔离层图形410部分地露出第一导电层图形700的侧表面。

参考图14，第一导电图形700的露出侧表面被刻蚀，以便减小第一导电图形700的宽度。被减窄的第一导电层图形710具有窄宽度，第一导电层图形710相对于下器件隔离层图形410的上表面向上突出，用作反转T形栅极的垂直部分。同时，被布置在减窄的第一导电层图形710下面的下器件隔离层图形410包围的剩余第一导电图形730用作反转T形栅极的水平部分。第一导电层图形700的露出侧表面的刻蚀可以通过，例如，使用预定刻蚀液的湿法刻蚀工序来完成。另外，也可以采用使用刻蚀气体的干法刻蚀工序。在使用湿法刻蚀工序的情况下，刻蚀液包含NH₄OH。

参考图15，掩模800被除去，以便在第二区的箱形栅极区中露出器件隔离层图形400和第一导电层图形700。

参考图16和17，在形成第二绝缘层900和第二导电层1000之后，形成限定存储晶体管的控制栅和选择晶体管的第二栅极的栅掩模1100a和1100b，其中栅掩模1100a和1100b在行方向上即在X轴上延伸。

参考图18，使用栅掩模1100a和1100b作为刻蚀掩模刻蚀第二导电层1000、第二绝缘层900和第一导电层图形700，由此形成存储晶体管的层叠栅极结构和选择晶体管的层叠栅极结构。存储晶体管的层叠栅极结构包括由第一导电层图形形成的浮栅、由第二绝缘层形成栅层间绝缘层以及由第二导电层形成的控制栅。选择晶体管的层叠栅极结构包括由第一导电层图形形成的浮栅、由第二绝缘层形成栅层间绝缘层以及由第二导电层形成的控制栅。

根据本发明的实施例，由于形成选择晶体管的第二区的器件隔离层400比形成存储晶体管的第一区的下器件隔离层410更厚，因此在形成层叠栅极结构的刻蚀工序过程中，可以防止有源区由于第二区中的负载效应而被刻蚀损坏。例如，如果在第一和第二区中的器件隔离层具有几乎相同的厚度，那么在用于形成层叠栅极结构的刻蚀工序过程中，由于负载效应，第二区的衬底可以被刻蚀损坏。这些是因为在第一区中致密地形成存储晶体管，但是在第二区稀疏地形成选择晶体管，以致在第二区中完成的刻蚀工序好于第一区，因此最终第二区的衬底可能被刻蚀损坏。但是，根据本发明的实施例，由于第二区的器件隔离层比第一区更厚，因此可以有效地防止衬底被刻蚀损坏。换句话说，根据本发明，第二区的厚器件隔离层可以被用作刻蚀停止层。

在选择晶体管中，可以通过对接触点等，完成第一和第二栅极之间的电连接。例如，在形成第二绝缘层900之后，第二绝缘层900被构图，以便在形成存储晶体管的第二区的预定部分中露出第一导电层，或在从第二区除去第二绝缘层之后形成第二导电层。由此，第一和第二栅极被互相电连接。

离子注入工序被执行，以形成用于存储晶体管和选择晶体管的源区/漏区。在邻近于漏接触的选择晶体管的源区/漏区上有选择地执行附加的离子注入工序。用于源区/漏区的附加离子注入工序可以使用用于在外围电路区中重掺杂晶体管的源区/漏区的离子注入工序来执行。

下面，将详细地阐述存储晶体管。图19是说明根据本发明的另一实施例的快闪存储器的存储晶体管的剖面图。参考图19，在半导体衬底100上布置多个器件隔离层图形120，以限定有源区102。亦即，在相邻的器件隔离层图形120之间限定有源区102。在有源区102上形成栅绝缘层140，以及在栅绝缘层140上布置浮栅电极192。浮栅电极192包括下导电图形155和上导电图形170。下导电图形155的宽度w₁大于上导电图形170的宽度w₂。因此，浮栅102具有反转的T形截面。在浮栅电极192上，布置栅层间绝缘层194和控制栅电极196。控制栅电极196跨越有源区102和器件隔离层图形120。控制栅电极196、栅层间绝缘层图形194以及浮栅电极192构成存储晶体管的层叠栅极结构190。

优选栅绝缘层140由具有20至200

厚度范围的氧化硅层形成，但是具有高介电常数的金属绝缘层也可以被用作栅绝缘层140。下导电图形155可以由多晶硅形成，上导电图形170可以由多晶硅、硅化物、金属材料或其组合物形成。栅层间绝缘层可以是配置有氧化硅层、氮化硅层和氧化硅层的多层，氧化硅层具有30

至80

的厚度范围，氮化硅层具有50

至150的厚度范围以及氧化硅层具有30至100

的厚度范围。控制栅电极196可以由多晶硅、硅化物、金属材料或其组合物形成。

根据本发明，下导电层图形155的宽度w₁大于有源区102的上表面的宽度，或大于栅绝缘层140的宽度。此外，相邻下导电图形155之间的器件隔离层图形120的上表面可以低于有源区102的顶表面。由此，栅层间绝缘层图形194的底表面或控制栅电极196的底表面也可以低于相邻下导电图形155之间的有源区102的顶表面。如果控制栅电极196低于有源区102的顶表面，那么控制栅电极196和浮栅电极192之间的相对面积增加。此外，控制栅电极196可以防止在行方向上相邻的浮栅电极之间的干扰，例如，相邻栅电极之间的电容耦合。

控制栅电极和浮栅电极之间的相对面积的增加能够使耦合比(CR)增加，其中该耦合比表示施加到控制栅电极196的电压被传送到浮栅电极192的效率。此外，根据本发明的实施例，可以增加控制栅电极196和浮栅电极192之间的相对面积，而不增加浮栅电极192的高度，例如，不增加横截面积。如上所述，借助于器件隔离层图形120的顶表面的凹陷结构，该实施例的快闪存储器具有增加的相对面积。

此外，由于浮栅192基本上具有反转的T形截面，在列方向上互相邻近的浮栅电极之间的相对面积减小。如图所示，假定下导电图形155的宽度和厚度分别被表示为w₁和h₁，以及上导电图形170的宽度和厚度分别被表示为w₂和h₂，那么，与箱形栅电极相比较，本发明的反转T形浮栅电极192的减小横截面积变为(w₁-w₂)×h₂。浮栅的截面积的减小使在列方向上互相邻近的浮栅电极之间的干涉效应减小，导致提供能增加浮栅电极的表面面积的工艺余量，且因此增加耦合比。根据本发明的实施例的浮栅电极可以增加表面面积，同时保持用于抑制干涉效应需要的最大横截面积，其中表面面积决定耦合比。

根据本发明的实施例，下导电图形的横截面积155(w₁×h₁)至少比上导电图形170的横截面积(w₂×h₂)大两倍。优选下导电图形155的宽度w₁大于上导电图形170的宽度w₂。下面更完全地说明根据本发明的另一实施例的非易失性存储器的栅极结构的制造方法。

图20是根据本发明的另一实施例的快闪存储器的剖面图。浮栅电极192包括下导电图形155和上导电图形170，类似于图19的浮栅电极，其中上导电图形170的宽度小于下导电图形155的宽度。例如，浮栅电极192具有成梯状的侧表面。在该实施例的非易失性存储器中，浮栅192在有源区102上自对准。例如，浮栅电极192的下导电图形155的宽度基本上等于有源区102的顶表面。例如，当通过使用一个刻蚀掩模连续地构图在半导体制造工序过程中淀积的两个层时，由该两个层形成的两个图形可以具有基本上相同的宽度。此外，器件隔离层图形120的顶表面的高度等于浮栅电极192的下导电图形155的顶表面。此外，在本发明的实施例中，浮栅电极192形成为上导电图形170的横截面积大于下导电图形155。

图21是根据本发明的另一实施例的快闪存储器的剖面图。在该实施例的快闪存储器中，在下导电图形155和栅绝缘层140的侧表面上形成隔片形状的器件隔离层图形125，不同于图20所示的快闪存储器。在此，器件隔离层图形120的顶表面可以低于有源区102的顶表面。

图22A至22H是说明根据本发明的一个实施例用于制造NAND快闪存储器的方法剖面图。参考图22A，在半导体衬底100上形成沟槽掩模图形110。沟槽掩模图形110包括依次层叠的衬垫氧化物层图形112和掩模氮化物层图形114。使用沟槽掩模图形110作为刻蚀掩模刻蚀半导体衬底100，由此形成限定有源区102的沟槽105。

沟槽掩模图形110还可以包括层叠在掩模氮化物图形114上的氧化硅层，例如，中温氧化物(MTO)，和抗反射层。附加地，构成沟槽掩模图形的层的种类、厚度和层叠顺序可以不同地改变。沟槽105的形成工序可以包括使用相对于沟槽掩模图形110具有刻蚀选择率的刻蚀配方各向异性地刻蚀半导体衬底100的工序。尽管在图中图示为沟槽105的侧壁是倾斜的，但是根据工序沟槽105的侧壁具有垂直外形。而且，沟槽105的侧壁和底部的连接部分可以具有平滑曲线。

参考图22B，在形成用于器件隔离的绝缘层以填充沟槽105之后，用于器件隔离的绝缘材料被刻蚀，直到沟槽掩模图形110的顶表面被露出，由此形成填充沟槽105和包围沟槽掩模图形110的器件隔离层图形120。

根据本发明的实施例，优选用于器件隔离的绝缘材料由氧化硅层形成，但是它也可以由多晶硅、外延硅、多孔绝缘层等形成。此外，在形成用于器件隔离的绝缘材料之前，可以在沟槽105的内壁上形成热氧化层(未示出)，用于解决刻蚀半导体衬底100时产生的刻蚀损坏。此外，可以附加地形成里衬层，用于防止杂质的渗透。里衬层可以是氮化硅层。

优选通过使用相对于沟槽掩模图形110具有刻蚀选择率的浆料的CMP工序执行用于器件隔离的绝缘材料的刻蚀。另外，可以使用干法或湿法工序。

参考图22C，沟槽掩模图形110被除去，以形成露出有源区102的顶表面的间隙区130。详细地，间隙区130的形成包括：使用相对于器件隔离层图形120具有刻蚀选择率的湿法刻蚀配方除去掩模氮化物图形114；以及使用相对于半导体衬底100具有刻蚀选择率的湿法刻蚀配方除去衬垫氧化物层图形112。

其间，在除去衬垫氧化物层图形的同时，器件隔离层图形120的露出侧壁可以被刻蚀至预定厚度。由此，间隙区130的宽度变得大于有源区102的宽度。根据本发明的实施例，由于器件隔离层图形120和衬垫氧化物层图形112由相同的材料形成，即，氧化硅层，因此可以扩大栅极区130的宽度，而没有辅助工序。此外，因为间隙区130的宽度被扩大，非易失性存储器的浮栅电极也具有扩大的宽度，此外，在用于凹陷器件隔离层图形120的顶表面的下面工序过程中，可以防止栅绝缘层被损坏。之后将参考图20G图示该工序。

在露出的有源区102的顶表面上形成栅绝缘层140。优选栅绝缘层140由通过热氧化工序的氧化硅形成，但是也可以使用具有高介电常数的金属绝缘层。栅绝缘层140的厚度可以在20

至200的范围内。

参考图22D，在扩大间隙区130中形成用于浮栅的下导电图形的导电材料之后，该导电材料被刻蚀，直到器件隔离层图形120的顶表面被露出。结果，在有源区102上形成导电间隙填充图形150，以填充间隙区130。此时，因为间隙区130的宽度已经被扩大，导电间隙填充图形150的宽度也大于有源区102的宽度。虽然由下面说明更清楚地理解，但是导电间隙填充图形150的宽度决定浮栅电极的宽度。因此，可以形成浮栅电极，以便其宽度大于有源区的宽度。

优选通过CMP工序，由多晶硅形成填充间隙区130的导电间隙填充图形150。导电间隙填充图形150的形成包括使用相对于器件隔离层图形120具有刻蚀选择率的湿法刻蚀配方，平整导电间隙-填充图形150的顶表面。例如，该平整可以使用CMP工序来执行。此时，在CMP工序中优选使用预定材料作为浆料，其中预定材料具有刻蚀性能，即刻蚀选择率，相对于氧化硅的刻蚀速率，对于多晶硅具有较高的刻蚀速率。

参考图22E，使用相对于器件隔离层图形120具有刻蚀选择率的刻蚀配方，在反转的T形栅极区中刻蚀导电间隙填充图形150，由此形成在栅极区130下面剩余的下导电图155。此时，将被刻蚀的导电间隙填充图形150的深度小于间隙区130的深度。由此，间隙区130下面的下导电图形155保持完整，以及器件隔离层图形120的侧壁被部分地露出。因此，下导电图形155的厚度(参见图19的h₁)小于间隙区130的深度。

之后，在下导电图形155上保形地形成模制层160。模制层160由相对于下导电图形155具有刻蚀选择率的材料形成。例如，模制层160由氮化硅层、氧化硅层、氧化硅层或金属氮化物层形成。尽管之后将更完全地描述它，但是优选精确控制模制层160的厚度，因为它是决定根据本发明的浮栅形状的工艺参数。为此，模制层160可以使用低压CVD(LPCVD)或原子层淀积(ALD)工艺来形成。此外，精确地控制导电间隙填充图形150的刻蚀深度和间隙区130的露出侧壁的高度也是合符需要的，因为它们也是对浮栅形状有影响的工艺参数。

参考图22F，模制层160被各向异性地刻蚀，直到下导电图形155的顶表面被露出。由此，形成覆盖下导电图形155的顶表面边缘的模制隔片165。此后，在其中形成模制隔片165的所得结构的整个表面上形成上导电层之后，上导电层被刻蚀，直到器件隔离层图形120的顶表面。结果，形成与模制隔片165之间的下导电图形155接触的上导电图形170。在此，互相接触的一对下和上导电图形155和170构成根据本发明的浮栅图形180。

该浮栅图形180具有反转的T形截面，如图22F所示。浮栅图形180的截面形状由下导电图形155的高度和宽度以及下导电图形170的高度和宽度决定。因此，如上所述，需要精确控制下面的条件：1)器件隔离层图形120和有源区的顶表面之间的高度差；2)间隙区130的宽度；3)模制层160的层叠厚度；以及上导电层的刻蚀深度。

如上所述，因为使用模制隔片165作为模具形成上导电图形170，因此上导电图形170在下导电图形155的中心部分中自对准。此外，根据本发明，下导电图形155具有在用于分开浮栅电极和控制栅电极的过程中足以防止有源区102开始露出的厚度。例如，优选下导电图形155的厚度至少大于上导电图形170的宽度。

其间，用于上导电图形170的上导电层可以由多晶硅、硅化物、金属层或其组合物形成，使用CVD工艺或外延生长工艺。此外，上导电层的刻蚀可以使用CMP工艺来执行，其中浆料相对于器件隔离层图形120或模制隔片165可以具有刻蚀选择率。

参考图22G，使用上和下导电图形170和155作为刻蚀掩模，刻蚀器件隔离层图形120的露出顶表面。根据本发明的实施例，通过该刻蚀工序刻蚀器件隔离层图形120的顶表面，以便该顶表面变得低于相邻下导电图形155之间的有源区102的顶表面，如图22G所示。

根据本发明的实施例，在凹陷器件隔离层图形120的同时，模制隔片165可以被除去。因此，如图22G所示，除与上导电图形170接触的区域之外，下导电图形155的顶表面被露出。另外，可以通过附加工序除去模制隔片165。

其间，由于下导电图形155比底下的有源区102更宽，因此在器件隔离层图形120的凹陷过程中，可以防止有源区102和栅绝缘层140被刻蚀损坏。如果考虑执行器件隔离层图形120的凹陷，直到器件隔离层图形120的顶表面变得低于有源区102的顶表面，那么该防止效果是明显的。如上所述，必须扩大间隙区130的宽度，以免刻蚀损坏。

参考图22H，在其中器件隔离层图形120的顶表面被凹陷的所得结构上形成层叠栅极结构190。层叠栅极结构190配置有依次层叠的浮栅电极192、栅层间绝缘层194、和控制栅电极196。

层叠栅极结构190的形成包括：在其中器件隔离层图形120的顶表面被凹陷的所得结构的整个表面上连续地形成栅层间绝缘层和控制栅导电层；以及构图控制栅导电层、栅层间绝缘层和浮栅图形180。结果，控制栅电极196形成为它跨越相邻的有源区和器件隔离层图形120，以及浮栅电极192沿有源区102的延伸方向互相电绝缘。栅层间绝缘层图形194可以是配置有氧化硅层图形、氮化硅层图形和氧化硅层图形的多层图形，氧化硅层图形具有30埃至80埃的厚度范围，氮化硅层图形具有50埃至150埃的厚度范围，以及氧化硅层图形具有30埃至100埃的厚度范围。

在上述实施例中，模制隔片165的一部分165r可以被除去，下面将参考图23A和23B详细地阐述。在用于形成层叠栅极结构的刻蚀工序过程中，借助于剩余的模制隔片165r，下导电图形155几乎不被刻蚀损坏。在执行图22A至22F所示的工序之后，使用上和下导电图形170和155作为刻蚀掩模，刻蚀器件隔离层图形120的露出顶表面。接着，部分模制隔片165被除去，由此在下导电图形155上形成剩余的模制隔片165r。参考图23B，在形成用于控制栅电极的栅层间绝缘层和导电层之后，用于控制栅电极的导电层、栅层间绝缘层和浮栅图形180被构图，以便形成字线190。此时，剩余的模制隔片用于防止导电图形155被刻蚀损坏。

根据本发明的实施例，浮栅电极192配置有分开地形成的下导电图形155和上导电图形170。但是，上和下导电图形170和155可以由相同的导电层或相同纹理的层形成，如图24A和24B所示。

图24A和24B的实施例包括在图22A至22D的前一实施例中所述的导电间隙填充图形(参见图22D的参考数字150)上形成掩模图形200的工序，没有用于形成上导电层的辅助工序，其中掩模图形限定上导电图形170。该掩模图形200可以形成在反转的T形栅极区上。在执行图22A至22D的工序之后，在导电间隙填充图形150上形成掩模图形200。如图24A所示，使用掩模图形200作为刻蚀掩模，刻蚀导电间隙-填充图形150至预定深度，由此形成下导电图形155和上导电图形170。该实施例中的上和下导电图形170和155具有与其他先前实施例相同的结构，除它们由单层形成之外。

优选掩模图形200是通过光刻工序形成的光刻胶图形，但是可以由各种材料如氮化硅、氧化硅、氮氧化硅等形成。其间，在考虑限定上导电图形170的掩模图形200中，掩模图形200比下导电图形155更窄。为了体现具有窄宽度的掩模图形200，掩模图形200的形成可以包括：在间隙-填充图形150上形成具有预定宽度的牺牲图形；以及通过各向同性刻蚀工序减小宽度。

如图24B所示，掩模图形200被除去，以露出浮栅图形180的顶表面。除去掩模图形200之后的工序与先前的实施例相同，因此在此将省略其描述。

根据如上所述的实施例，在浮栅图形之前，形成器件隔离层图形。在下面的实施例与先前的实施例相比较中，不同之处在于在形成器件隔离层图形之前预先形成浮栅图形，下面将参考图25A至25E以及26A至26B说明。在此，为了避免重复说明将省略先前说明的描述。

参考图25A，在半导体衬底100的预定区上连续地形成栅绝缘层140、浮栅图形210、沟槽掩模图形110。使用掩模图形110作为刻蚀掩模，刻蚀半导体衬底100，由此形成限定有源区102的沟槽105。此后，在其中形成沟槽105的所得结构上形成填充沟槽105的器件隔离层119。

参考图25B，器件隔离层图形119被刻蚀，直到沟槽掩模图形110的侧壁被露出，由此形成填充沟槽105的器件隔离层图形120。器件隔离层图形120的形成可以包括：平整器件隔离层119，直到沟槽掩模图形110被露出；以及刻蚀器件隔离层图形120的顶表面，直到它的高度几乎等于浮栅图形210的顶表面。

参考图25C，露出的沟槽掩模图形110被各向异性地刻蚀，以便形成比浮栅图形210更窄的掩模图形115。掩模图形115的形成可以使用相对于器件隔离层图形120和浮栅图形210具有刻蚀选择率的湿法刻蚀工序来执行。在此情况下，掩模图形115在浮栅图形210上自对准，浮栅图形210的顶表面的边缘被露出。

参考图25D，使用掩模图形115，浮栅图形210的露出顶表面被刻蚀至预定深度，这与参考图5A所说明的实施例相同。因此，刻蚀的浮栅图形180具有反转的T形截面，其中上导电图形170比下导电图形155更窄。之后，器件隔离图形的露出顶表面被凹陷，直到它高达栅绝缘层140的顶表面。

参考图25E，在浮栅图形上形成栅层间绝缘层和控制栅导电层，以便它们覆盖浮栅图形180的顶表面。此后，栅层间绝缘层和控制栅导电层被构图，以便形成跨越有源区102的字线190。字线190的形成与先前的实施例相同。

在参考图25A至25E所说明的实施例中，在图25B所示的工序之后，通过在沟槽掩模图形110的侧壁上形成隔片，可以在器件隔离层图形120的顶表面上形成凹陷区。下面将参考图26A和26b更完全地说明该工序。在此情况下，由于隔片的形状被转移到器件隔离层图形120上，因此可以形成低于有源区102的顶表面的器件隔离层图形120，而不露出栅绝缘层140。

参考图26A和26B，器件隔离层图形120被凹陷至预定深度，以便栅绝缘层140不被露出。此后，在所得结构上保形地形成隔片绝缘层220，以覆盖浮栅图形180，此后，隔片绝缘层220被各向异性地刻蚀，直到上导电图形170的顶表面被露出。此时，隔片绝缘层220可以是选自由氧化硅层、氮化硅层、氮氧化硅层和金属氮化物层的组的至少一种材料构成。

因此，在下导电图形155上形成缓冲绝缘层图形230，在下导电图形155的侧壁上形成缓冲隔片240。之后，在其中形成缓冲绝缘层图形230和缓冲隔片240的所得结构上形成栅层间绝缘层和控制栅导电层。在此，器件隔离层图形120具有低于缓冲隔片240之间的浮栅图形180的顶表面。此后，执行构图工序，以形成跨越有源区102的字线190。字线190的形成与先前的实施例相同。结果，在下导电图形155的顶表面和栅层间绝缘层图形194的底表面之间插入缓冲绝缘层图形230。

图27A至27E是说明根据本发明的另一实施例用于形成NAND快闪存储器的浮栅的方法剖面图。参考图27A，半导体衬底100上形成栅绝缘层140、浮栅图形210以及掩模图形110，然后形成用于器件隔离的沟槽105。浮栅图形210下面的衬底100变为有源区102。更详细地，在衬底100上执行薄膜淀积工序，以便形成栅绝缘层和用于浮栅的导电层，具有约50埃至100埃的厚度范围。此后，在用于浮栅的导电层上形成掩模图形110，以限定沟槽105。之后，使用掩模图形110作为刻蚀掩模，刻蚀用于浮栅的导电层、栅绝缘层、部分衬底100，由此形成浮栅图形210、栅绝缘层图形140和有源区102。亦即，栅绝缘层图形140和浮栅图形210在有源区102上自对准。在此，沟槽105露出浮栅图形210、栅绝缘层图形140以及有源区102的各个侧壁。

浮栅图形210可以由，例如，多晶硅形成。因为浮栅图形210的厚度决定浮栅电极的高度，因此考虑到耦合比、干扰效应等，浮栅图形应该具有适当的厚度。掩模图形110可以由相对于硅和氧化物层具有刻蚀选择率的材料形成。例如，掩模图形110可以由氮化硅层形成。

参考图27B，在所得结构上形成用于器件隔离的绝缘层，以覆盖有源区、栅绝缘层图形140和浮栅图形210的侧壁，以便它填充用于器件隔离的沟槽105，用于器件隔离的绝缘层被刻蚀，直到掩模图形110被露出，由此形成器件隔离层115。用于器件隔离的绝缘层的刻蚀工序可以通过CMP或深腐蚀工序来执行。

参考图27C，露出的掩模图形110被除去，以露出浮栅图形210的顶表面。由于掩模图形110由相对于浮栅图形210和器件隔离层115具有刻蚀选择率的材料形成，掩模图形110可以被有选择地除去。

参考图27D，在反转的T形栅极区中除去部分器件隔离层115，以便浮栅图形210的侧表面被露出。因此，形成器件隔离层图形120，其顶表面低于浮栅图形210的顶表面。在此，浮栅图形210可以被分为用器件隔离层图形120覆盖的区域155(在下文中，称为下图形)和没有用器件隔离层图形120覆盖的区域130(在下文中，称为上图形)。在浮栅图形21中，覆有器件隔离层图形120的下图形变为下导电图形155，而上图形130用于浮栅电极的上导电图形。

在此，在除去掩模图形110的工序和除去部分器件隔离层115的工序之间首先执行哪个工序并不重要。

参考图27E，高于器件隔离层图形120的浮栅图形210的上图形130被刻蚀，以形成浮栅电极的上导电图形170。在此，上导电图形170具有比上图形130的宽度(w₁)更窄的宽度(w2)。换句话说，上导电图形170的宽度(w₂)小于下导电图形155的宽度(w₁)。结果，形成的浮栅图形180配置有下导电图形155和上导电图形170，上导电图形170的宽度小于下导电图形155。上图形130的刻蚀，可以通过例如，使用刻蚀液的湿法刻蚀工序湿法来执行。另外，上图形130可以通过使用刻蚀气体的干法刻蚀工序来刻蚀。在采用湿法刻蚀工序的情况下，刻蚀液包含NH₄OH。其间，由于在使用刻蚀液的情况下，上图形130的顶表面以及侧表面可以被刻蚀，因此应该考虑上图形130的顶表面被刻蚀掉，而决定初始浮栅图形210的厚度。

在此期间，尽管下导电图形155的侧表面被保护，因为它覆有器件隔离层图形120，但是根据工艺条件，顶表面的边缘在某种程度上可能被刻蚀。此外，根据工艺条件，上导电图形170的侧表面可以具有垂直、倾斜、平坦或略微地粗糙的表面。此外，上和下导电图形170和155之间的连接部分的形状可以具有平滑曲线。

在形成用于栅层间绝缘层的绝缘层和用于控制栅电极的导电层之后，用于控制栅的导电层、栅层间绝缘层和浮栅图形182被构图，以便完成在每个基本单元中被分开的浮栅电极192。此后，形成控制栅电极194。控制栅电极196形成为它跨越有源区102，以及在控制栅电极196和有源区102的每个交叉点形成浮栅电极192。

根据参考图27A至27E所示的方法，浮栅电极在有源区上自对准。例如，浮栅电极形成为浮栅电极的下导电图形的宽度基本上与有源区相同。

在参考图27A至27E所示的方法中，为了解决在形成沟槽的刻蚀工序过程中产生的刻蚀损坏，在形成沟槽105之后的器件隔离层的形成工序之前，可以执行热氧化。在此情况下，在有源区102的边缘上执行热氧化，以便与有源区102的其他区域相比，形成相对更厚的栅绝缘层。

在参考图27A至27E所示的方法中，浮栅图形可以防止上图形130的顶表面被刻蚀。为此，在掩模图形110的去除工序和器件隔离层115的刻蚀工序之间可以控制工艺程序。例如，在没有从浮栅图形210的顶表面除去掩模图形110的状态下，在浮栅图形210的上图形130可以执行刻蚀工序。这些将参考图28A至28C来说明。

为此，执行图27A和27B的工序，以便形成浮栅图形210、栅绝缘层140、掩模图形110、器件隔离层115。参考图28A，在反转的T形栅极区中刻蚀部分器件隔离层115，以便浮栅图形210的侧表面被露出，由此形成器件隔离层图形120，其顶表面低于浮栅图形210的顶表面。在此，浮栅图形210的顶表面覆有掩模图形110。

参考图28B，露出的浮栅图形210的上图形130的侧表面被刻蚀，以减小其宽度，由此形成上导电图形。在本发明的实施例中，与参考图27A至27E所示的方法不同，上图形130的顶表面没有被刻蚀。

此后，掩模图形110被除去，如图28C所示。在图27A至27E的实施例的情况下，上图形的顶表面可以被刻蚀，以便可以以平滑曲线形状形成上导电图形的顶表面的边缘。而，在图28A至28C的实施例中，由于没有借助于掩模图形刻蚀上图形的顶表面，与图27A至27E的实施例相比，上导电图形的顶表面的边缘可能形成有角的形状。

根据本发明，选择晶体管的栅极在其一个区域中具有箱形截面以及在其其他区域中具有反转的T形截面。因此，可以体现具有增强的穿通性能和泄漏性能的选择晶体管。

根据本发明，因为当用反转T形形成存储晶体管的浮栅时，以反转T形形成选择晶体管的部分栅极，因此当构图控制栅时，在形成选择晶体管的区域中，可以防止有源区被刻蚀损坏。

根据本发明，浮栅电极具有反转的T形截面。结果，浮栅电极的横截面积可以被减小，以便可以使相邻字线之间的干扰效应最小化。由于干扰效应的减小，提供能增加浮栅电极的表面面积的工艺余量，根据本发明可以增加耦合比，而不增加浮栅电极的干扰效应。因此，本发明的非易失性存储器可以克服由器件的高集成度引起的如电气干扰和耦合比退化的问题。

根据本发明，由于浮栅电极具有反转的T形截面，浮栅电极的上导电图形之间的距离可以增加，其中在控制栅的延伸方向上浮栅电极互相邻近。此外，可以减小在控制栅的延伸方向上互相邻近的浮栅电极之间的干扰。

由附图和与此相关的说明可以理解本发明的其他性能、优点或效果。

所属领域的技术人员应当明白在本发明中可以进行各种改进和改变。因此，本发明的意图是本发明覆盖在附加权利要求和它们的等效的范围内提供的本发明的改进和改变。

Claims

1.一种半导体器件，包括：

形成在衬底的有源区上的第一栅极，其中有源区被器件隔离层图形限定并且有源区在第一方向上延伸；

形成在第一栅极和有源区之间的第一绝缘层；以及

形成在第一栅极两侧的有源区上的第一和第二杂质区，

其中，当沿着与有源区和器件隔离层图形延伸的第一方向交叉的方向时，邻近于第一杂质区的第一栅极的第一部分的截面形状不同于邻近于第二杂质区的第一栅极的第二部分。

2.根据权利要求1的半导体器件，其中第一栅极的第一部分具有基本上反转的T形截面，以及第一栅极的第二部分具有方形形状截面。

3.根据权利要求2的半导体器件，其中第一杂质区的掺杂浓度低于第二杂质区。

4.根据权利要求2的半导体器件，其中第一栅极的第一部分下面的衬底的沟道掺杂浓度高于第一栅极的第二部分下面的衬底。

5.根据权利要求2的半导体器件，还包括：

形成在第一栅极上的第二绝缘层；

穿透第二绝缘层以便它被电连接到第一栅极的第二栅极；以及

配置有依次层叠在有源区上的隧道绝缘层、浮栅、栅层间绝缘层和控制栅的存储栅极，其中存储栅极与第一栅极隔开。

6.根据权利要求5的半导体器件，其中当沿着与有源区和器件隔离层图形延伸的第一方向交叉的方向时，浮栅具有反转的T形截面。

7.根据权利要求6的半导体器件，其中邻近于存储栅极的浮栅的器件隔离层图形的高度低于邻近于第一栅极的器件隔离层图形。

8.根据权利要求6的半导体器件，其中第一栅极和浮栅由相同的层形成，第二绝缘层和栅层间绝缘层由相同的层形成，以及第二栅极和控制栅由相同的层形成。

9.根据权利要求6的半导体器件，其中邻近于浮栅的器件隔离层图形的顶表面的高度基本上等于浮栅的条形水平部分的顶表面。

10.一种NAND快闪存储器，包括：

形成在衬底的有源区上的选择晶体管，其中该有源区被器件隔离层图形限定并且有源区在第一方向上延伸；以及

形成在有源区上的多个存储晶体管，该多个存储晶体管被串联连接到选择晶体管，

其中选择晶体管和多个存储晶体管的每一个包括层叠栅极结构，该层叠栅极结构配置有在有源区上连续地形成的第一绝缘层、第一栅极、第二绝缘层和第二栅极，其中，当沿着与有源区和器件隔离层图形延伸的第一方向交叉的方向时，存储晶体管的第一栅极的截面形状基本上与邻近于存储晶体管的选择晶体管的第一栅极的第一部分相同，以及与存储晶体管不相邻的选择晶体管的第一栅极的第二部分的截面形状不同于选择晶体管的第一栅极的第一部分。

11.根据权利要求10的NAND快闪存储器，其中存储晶体管的第一栅极具有反转的T形截面，以及选择晶体管的第一栅极的第二部分具有方形形状截面。

12.根据权利要求11的NAND快闪存储器，其中邻近于存储晶体管的第一栅极的器件隔离层图形的高度低于邻近于选择晶体管的第一栅极的器件隔离层图形。

13.根据权利要求11的NAND快闪存储器，其中邻近于存储晶体管的第一栅极的器件隔离层图形的顶表面高度基本上等于存储晶体管的反转T形第一栅极的方形形状水平部分的顶表面。

14.根据权利要求11的NAND快闪存储器，其中邻近于选择晶体管的第一栅极的第一部分的杂质区的掺杂浓度低于邻近于选择晶体管的第一栅极的第二部分的杂质区。

15.根据权利要求11的NAND快闪存储器，其中选择晶体管的第一栅极的第一部分下面的衬底的沟道掺杂浓度低于选择晶体管的第一栅极的第二部分下面的衬底。

16.一种用于形成半导体器件的方法，该方法包括：

在衬底的有源区上形成第一绝缘层和第一导电层图形，其中该有源区被器件隔离层图形限定；

向下刻蚀部分器件隔离层图形，以形成覆盖第一导电图形的下图形侧表面的下器件隔离层图形；

刻蚀第一导电层图形的上图形的侧表面，以形成窄的上图形，其宽度小于第一导电图形的下图形的宽度，其中第一导电图形的上图形向上突出，高于下器件隔离层图形；

构图具有下图形和减窄的上图形的第一导电图形，以形成具有第一部分和第二部分的第一栅极，其中由下图形和上图形构图第一部分，以及由邻近于器件隔离层图形的第一导电图形构图第二部分；以及

形成第一杂质区和第二杂质区，第一杂质区和第二杂质区分别邻近第一栅极的第一部分和第二部分。

17.根据权利要求16的方法，在第一栅极的形成之前还包括：

在具有下图形和减窄的上图形的第一导电图形上形成第二绝缘层；以及

在第一栅极上形成穿透第二绝缘层的第二导电层，其中第二导电层被电连接到第一导电图形，

其中，所述第二导电层以及所述第二绝缘层、所述第一导电图形被顺序地构图以形成所述第一栅极，以及由所述第二导电层形成的第二栅极电连接到所述第一栅极。

18.根据权利要求17的方法，当通过构图第二导电层、第二绝缘层和第一导电层，形成第一栅极和电连接到第一栅极的第二栅极时，还包括，

在与第一栅极隔开的有源区上形成具有反转T形截面的浮栅、由第二绝缘层形成的栅层间绝缘层以及由第二导电层形成的控制栅，其中浮栅由第一导电层的下和上图形形成。

19.一种用于形成NAND快闪存储器的方法，该方法包括：

在衬底的有源区上形成第一绝缘层和第一导电层图形，其中该有源区被器件隔离层图形限定，该器件隔离层图形在第一方向上延伸；

向下刻蚀将形成存储晶体管的衬底的第一区的器件隔离层图形，以形成覆盖第一导电图形的下图形侧表面的下器件隔离层图形；

在器件隔离层图形、下器件隔离层图形和第一导电层图形上形成第二绝缘层和第二导电层；以及

构图第二导电层、第二绝缘层和第一导电层，以由第二导电层形成存储晶体管的控制栅，由第二绝缘层形成存储晶体管的栅层间绝缘层，以及由第一区中的第一导电层图形的下和上图形形成存储晶体管的浮栅，其中存储晶体管的控制栅在垂直于第一方向的第二方向上延伸，以及跨越有源区和下器件隔离层图形。

20.根据权利要求19的方法，其中向下刻蚀将形成存储晶体管的衬底的第一区的器件隔离层图形，向下刻蚀邻近于将形成选择晶体管的衬底的部分第二区的器件隔离层图形；以及构图第二导电层、第二绝缘层以及第一导电层包括，形成在第二方向上延伸的选择晶体管的第二栅极，以及在与第二栅极重叠的有源区上形成选择晶体管的第一栅极，第二栅极跨越第二区的下器件隔离层图形、器件隔离层图形和有源区。