CN102738209A

CN102738209A - 半导体元件及其制造方法

Info

Publication number: CN102738209A
Application number: CN2011100875353A
Authority: CN
Inventors: 杨怡箴; 张耀文; 卢道政
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2011-04-06
Filing date: 2011-04-06
Publication date: 2012-10-17
Anticipated expiration: 2031-04-06
Also published as: CN102738209B

Abstract

本发明是有关于一种半导体元件及其制造方法。该半导体元件，包括具有第一导电型的第一掺杂区、具有第二导电型的第二掺杂区、栅极以及介电层。第一掺杂区位于基底中，且第一掺杂区中具有沟渠。第二掺杂区位于沟渠底部，第一掺杂区被分隔，形成分离的两个源极或漏极掺杂区，源极掺杂区与漏极掺杂区之间为通道区。栅极位于沟渠之中。介电层覆盖沟渠的侧壁与底部表面，分隔栅极与基底。藉此本发明的半导体元件可以避免短通道效应的产生而且可以降低源极以及漏极掺杂区的阻值。同时本发明还提供了一种半导体元件的制造方法。

Description

半导体元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种非挥发性记忆体及其制造方法。

背景技术

非挥发性记忆体例如可电擦除可程序化只读记忆体(EEPROM)是不会因电源供应中断而使储存在其中的资料消失的记忆体，其可进行多次资料的程序化、读取、擦除等动作，因而广泛用于各种个人电脑和电子设备。

随着集成电路的迅速发展，元件积集度的要求愈来愈高，而随着线宽的缩减，短通道效应的影响将会更加显著。为了避免短通道效应的产生，必须尽可能地减少源极以及漏极掺杂区的深度以及浓度，也就是浅接面(shallower junction depth)以及淡掺杂的源极以及漏极掺杂区。然而，这么一来，势必会导致源极以及漏极掺杂区阻值过高，造成记忆体元件的读取电流变小，而影响其效能。此外，对于逻辑元件而言，源极以及漏极掺杂区电阻值过高也会减损其驱动电流。

由此可见，上述现有的非挥发性记忆体及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件及其制造方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的半导体元件及其制造方法存在的缺陷，而提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其可以避免短通道效应的产生并且可以降低源极以及漏极掺杂区的阻值，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包括基底、具有第一导电型的第一掺杂区、具有第二导电型之的第二掺杂区、栅极以及介电层。具有第一导电型的第一掺杂区位于基底中，第一掺杂区中具有沟渠。具有第二导电型的第二掺杂区，位于上述沟渠底部，将上述第一掺杂区分隔成分离的两个源极或漏极掺杂区，上述源极掺杂区与上述漏极掺杂区之间为通道区。栅极位于上述沟渠之中。介电层位于上述栅极与上述沟渠的上述基底之间。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中各源极或漏极掺杂区从上述沟渠的底部接近底角之处沿着沟渠的侧壁延伸至上述基底的表面。

前述的半导体元件，其中所述的第二掺杂区包括两个深度不同的第一区域与第二区域，其中远离上述沟渠底部的上述第二区域的面积大于一接近上述沟渠底部的上述第一区域的面积，使上述源极或漏极掺杂区成阶梯状。

前述的半导体元件，还包括间隙壁，位于上述沟渠的侧壁的上述介电层与上述基底之间。

前述的半导体元件，其中所述的第二掺杂区从上述沟渠的底部延伸至沟渠的侧壁接近底角之处，使各源极或漏极掺杂区未包覆上述沟渠的底部以及底角，而从上述沟渠的侧壁延伸至上述基底的表面。

前述的半导体元件，还包括一半导体层，完全覆盖上述源极或漏极掺杂区并与之接触。

前述的半导体元件，其中所述的半导体层包括掺杂单晶硅层、掺杂多晶硅层、掺杂磊晶硅层、掺杂硅化锗层或其组合。

前述的半导体元件，还包括金属硅化物层位于上述半导体层上。

前述的半导体元件，还包括硬罩幕层，位于上述半导体层上。

前述的半导体元件，还包括硬罩幕层，位于上述源极或漏极掺杂区上。

前述的半导体元件，其中所述的介电层更延伸位于上述源极或漏极掺杂区上。

前述的半导体元件，其中所述的栅极更延伸覆盖于上述源极或漏极掺杂区上方。

前述的半导体元件，其中所述的半导体元件为金属氧化物半导体晶体管，上述介电层为栅介电层。

前述的半导体元件，其中所述的半导体元件为非挥发性记忆胞，上述介电层为穿隧介电层。

前述的半导体元件，其中所述的栅极为浮置栅，且更包括控制栅与栅间介电层。控制栅位于上述浮置栅上方。栅间介电层位于上述浮置栅与上述控制栅之间。

前述的半导体元件，其中所述的浮置栅凸出于上述基底的表面上。

前述的半导体元件，其中所述的浮置栅、上述栅间介电层以及上述控制栅更延伸至上述源极或漏极掺杂区上方。

前述的半导体元件，其中所述的浮置栅的表面为平坦表面或具有凹槽的表面。

前述的半导体元件，还包括电荷储存介电层，位于上述穿隧介电层与上述栅极之间。

前述的半导体元件，其中所述的电荷储存介电层更延伸至上述源极或漏极掺杂区上方。

前述的半导体元件，还包括顶介电层，位于上述电荷储存介电层与上述栅极之间。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件的制造方法，包括提供基底，在上述基底中形成具有第一导电型的第一掺杂区，接着移除部分上述第一掺杂区，以在上述第一掺杂区中形成沟渠。在上述沟渠底部形成具有第二导电型的第二掺杂区，将上述第一掺杂区分隔成两个源极或漏极掺杂区。在上述沟渠中形成栅极，在上述栅极与上述沟渠的上述基底之间形成一介电层。

前述的半导体元件的制造方法，还包括于上述沟渠的侧壁形成一间隙壁。

前述的半导体元件的制造方法，其中所述的第二掺杂区的形成方法包括以上述间隙壁为罩幕进行单一离子植入工艺，使所分隔的上述各源极或漏极掺杂区从上述基底的表面，沿着侧壁，延伸至上述沟渠的底部接近底角之处。

前述的半导体元件的制造方法，其中所述的第二掺杂区的形成方法包括以上述间隙壁为罩幕进行一第一离子植入工艺与一第二离子植入工艺，其中上述第二离子植入工艺的能量高于上述第一离子植入工艺的能量，使上述第二离子植入工艺所形成的一远离上述沟渠底部的区域的面积大于上述第一离子植入工艺所形成的一接近上述沟渠底部的区域的面积。

前述的半导体元件的制造方法，其中在形成上述第二掺杂区之后且形成上述介电层之前，更包括移除上述间隙壁。

前述的半导体元件的制造方法，其中所述的第二掺杂区的形成方法包括以上述沟渠为罩幕，进行一离子植入工艺，使上述第二掺杂区从上述沟渠的底部延伸至侧壁接近底角之处。

前述的半导体元件的制造方法，还包括在形成上述沟渠之前，在上述基底上形成一半导体层，上述半导体层与上述第一掺杂区接触。

前述的半导体元件的制造方法，还包括在形成上述半导体层之后且形成上述沟渠之前，在上述半导体层上形成一硬罩幕层。

前述的半导体元件的制造方法，还包括在形成上述沟渠之后以及形成上述介电层之前，移除上述硬罩幕层。

前述的半导体元件的制造方法，还包括在形成上述栅极之后移除上述硬罩幕层。

前述的半导体元件的制造方法，还包括在移除上述硬罩幕层之后，在上述半导体层上形成硅化金属层。

前述的半导体元件的制造方法，还包括在形成上述沟渠之前，在上述基底上形成一硬罩幕层

前述的半导体元件的制造方法，还包括在形成上述介电层之前，移除上述硬罩幕层。

前述的半导体元件的制造方法，其中所述的半导体元件为金属氧化物半导体晶体管，上述介电层为栅介电层。

前述的半导体元件的制造方法，其中所述的半导体元件为非挥发性记忆胞，上述介电层为穿隧介电层。

前述的半导体元件的制造方法，其中所述的栅极为浮置栅，且上述方法更包括在上述浮置栅上形成控制栅，并在上述浮置栅与上述控制栅之间形成栅间介电层。

前述的半导体元件的制造方法，还包括在形成该沟渠之前，在上述基底上形成硬罩幕层，使上述沟渠中的上述栅极的上表面低于上述硬罩幕层的上表面，上述硬罩幕层的侧壁裸露出来。在上述硬罩幕层侧壁以及上述栅极上形成栅极材料层，以形成具有凹槽表面的浮置栅。在浮置栅上形成控制栅，并在浮置栅与控制栅之间形成栅间介电层。

前述的半导体元件的制造方法，其中所述的浮置栅、上述栅间介电层以及上述控制栅更延伸至上述源极或漏极掺杂区上方。

前述的半导体元件的制造方法，还包括在上述穿隧介电层与上述栅极之间形成电荷储存介电层。

前述的半导体元件的制造方法，其中所述的电荷储存介电层更延伸至上述源极或漏极掺杂区上方。

前述的半导体元件的制造方法，还包括在上述电荷储存介电层与上述栅极之间形成顶介电层。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体元件及其制造方法至少具有下列优点及有益效果：本发明的半导体元件可以避免短通道效应的产生而且可以降低源极以及漏极掺杂区的阻值。

综上所述，本发明是有关于一种半导体元件及其制造方法。该半导体元件，包括具有第一导电型的第一掺杂区、具有第二导电型的第二掺杂区、栅极以及介电层。第一掺杂区位于基底中，且第一掺杂区中具有沟渠。第二掺杂区位于沟渠底部，第一掺杂区被分隔，形成分离的两个源极或漏极掺杂区，源极掺杂区与漏极掺杂区之间为通道区。栅极位于沟渠之中。介电层覆盖沟渠的侧壁与底部表面，分隔栅极与基底。藉此本发明的半导体元件可以避免短通道效应的产生而且可以降低源极以及漏极掺杂区的阻值。同时本发明还提供了一种半导体元件的制造方法。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明的半导体元件的原型的示意图。

图2A至图2D-1是依照本发明第一实施例所绘示的一种氮化硅只读记忆体的制造方法的流程剖面图。

图2D-2是本发明第二实施例的一种氮化硅只读记忆体的剖面图。

图2D-3是本发明第三实施例的一种氮化硅只读记忆体的剖面图。

图3A至图3D-1是依照本发明第四实施例所绘示的一种氮化硅只读记忆体的制造方法的流程剖面图。

图3D-2是本发明第五实施例的一种氮化硅只读记忆体的剖面图。

图3D-3是本发明第六实施例的一种氮化硅只读记忆体的剖面图。

图4A至图4D-1是依照本发明第七实施例所绘示的一种氮化硅只读记忆体的制造方法的流程剖面图。

图4D-2是本发明第八实施例的一种氮化硅只读记忆体的剖面图。

图4D-3是本发明第九实施例的一种氮化硅只读记忆体的剖面图。

图5A至图5D-1是依照本发明第十实施例所绘示的一种氮化硅只读记忆体的制造方法的流程剖面图。

图5D-2是本发明第十一实施例的一种氮化硅只读记忆体的剖面图。

图5D-3是本发明第十二实施例的一种氮化硅只读记忆体的剖面图。

图6A至图6F是依照本发明第十三实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。

图7A至图7F是依照本发明第十四实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。

图8A至图8F是依照本发明第十五实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。

图9A至图9F是依照本发明第十六实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。

图10A至图10F是依照本发明第十七实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。

图11A至图11F是依照本发明第十八实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。

图12A至图12F是依照本发明第十九实施例所绘示的一种金属氧化物半导体场效应晶体管的的制造方法的流程剖面图。

10：基底 12：井区

14：第一掺杂区 14a、14b：源极或漏极掺杂区

16：硬罩幕层 18：间隙壁

20、20a、20b、36：离子植入工艺 22：第二掺杂区

22a、22b：区域 24：介电层、穿隧介电层

26：电荷储存介电层 28：顶介电层

30：栅极、浮置栅 30a、30b：浮置栅材料层

32：沟渠 32a：侧壁

32b：底角 32c：底部

34：通道区 38：光阻层

40：半导体层 42：开口

44：间隙壁材料层 46：间隙壁

50a：控制栅材料层 50：控制栅

52：绝缘层 54：凹槽表面

56：金属硅化物 w1、w2、w3、w4：宽度

h1、h2、h3：深度 t1、t2、t3：厚度

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图1是本发明的半导体元件的原型的示意图。

请参阅图1所示，本发明的半导体元件的原型包括基底10具有第一导电型的第一掺杂区14、具有第二导电型的第二掺杂区22、栅极30以及介电层24。第一掺杂区14位于基底10中，且第一掺杂区14中具有沟渠32。第二掺杂区22位于沟渠32底部32c，第一掺杂区14被分隔，形成分离的两个源极或漏极掺杂区14a与14b，源极掺杂区14a与漏极掺杂区14a与14b之间为通道区34。栅极30位于沟渠32之中。介电层24覆盖沟渠32的侧壁32a与底部32c表面上，分隔栅极30与基底10。

本发明实施例是将栅极30埋入于基底10之中，通过栅极30垂直方向位置的改变来制作出具有抬升效果的源极掺杂区14a与漏极掺杂区14b。由于源极掺杂区14a与漏极掺杂区14b位于栅极30下方的部分相当浅，因此，可以具有浅接面的效果，达到避免短通道效应产生的目的。另一方面，由于源极掺杂区14a与漏极掺杂区14b还向上延伸包覆于栅极30的侧壁周围，因此，其具有抬升式源极与漏极可以降低阻值的优点。

上述的半导体元件可以是金属氧化物半导体晶体管、非挥发性记忆胞如快闪记忆胞或氮化硅只读记忆体等。当半导体元件为金属氧化物半导体晶体管时，介电层24为栅介电层。当半导体元件为非挥发性记忆胞时，介电层24为穿隧介电层。

栅极30可以仅位于沟渠32之中，也可以向上延伸而突出于基底10的表面，甚至侧向延伸而覆盖于基底10上方。当上述半导体元件为快闪记忆胞时，则上述栅极30为浮置栅。当上述半导体元件为氮化硅只读记忆体时，则上述栅极30会连接字线。

各源极或漏极掺杂区14a与14b的轮廓可以是从沟渠32的底部32c沿着接近底角32b之处侧壁32a延伸至基底10的表面。或者，各源极或漏极掺杂区14a与14b也可以是未包覆沟渠32的底部32c以及底角32b，而从沟渠32的侧壁32a延伸至基底10的表面。

以下举多个实施例来进行说明，然而，其并非用以限定本发明。

请参阅图2A所示，在基底10中形成井区12并在井区12中形成第一掺杂区14。基底10例如是整体为半导体基底10、整体为半导体化合物基底10或是绝缘层上有半导体基底10(semiconductor over insulator，SOI)。半导体例如是IVA族的原子例如硅或锗。以硅来说，其可以是硅晶圆或是磊晶硅。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗。基底10可以具有掺杂，基底10的掺杂可以是第二导电型。第二导电型例如是P型或N型。P型的掺杂可以是IIIA族离子，例如是硼离子。N型掺杂可以是VA族离子例如是砷或是磷。

井区12是通过单次离子植入工艺或是多次离子植入工艺，之后，再进行回火工艺来实施。用来形成井区12的掺杂，其导电型与欲形成的快闪记忆胞的导电型不同，当快闪记忆胞的通道的导电型为第一导电型，则井区12的掺杂为第二导电型离子。也就是，快闪记忆胞为P型通道，则井区12为N型；快闪记忆胞为N型通道，则井区12为P型。在一实施例中，井区12为P型，所植入的离子为硼，离子植入工艺的能量例如是50至500KeV，剂量例如是1×10¹²至3×10¹³/cm²。

在一实施例中，第一掺杂区14的形成方法同样是通过离子植入工艺36，之后，再进行回火工艺。用来形成第一掺杂区14中的掺杂例如是第一导电型离子。第一导电型与第二导电型不同，例如是N型或P型。第一掺杂区14可以通过离子植入工艺来形成。进行离子植入工艺36的次数与预定形成的源极或漏极掺杂区14a与14b(图2C)的浓度以及接面深度有关，可以是单次或是多次。在本实施例中，由于基底10上方并未额外形成以下实施例所述的半导体层40，以降低接触阻值，因此，可以利用多次离子植入工艺来形成具有不同深度与浓度的第一掺杂区14。在一实施例中，第一掺杂区14为N型，且是进行单次离子植入工艺36来形成，所植入离子例如为砷，离子植入工艺的能量例如是15至40KeV，剂量例如是1×10¹⁵至4×10¹⁵/cm²。在另一实施例中，第一掺杂区14为N型，且是进行两次离子植入工艺36来形成，两次植入离子皆例如为砷。其中第一次离子植入工艺的能量例如是5至15KeV，剂量例如是1×10¹⁵至4×10¹⁵/cm²。第二次离子植入工艺的能量例如是15至50KeV，剂量例如是3×10¹⁴至2×10¹⁵/cm²，使得形成的源极或漏极掺杂区14a与14b接近基底10表面的掺杂浓度高于沟渠32下方，藉以同时达到降低接触阻值以及浅接面的功效。

之后，请参阅图2B所示，在基底10上形成硬罩幕层16。硬罩幕层16可以是单材料层、双材料层或更多层材料层所构成。硬罩幕层16的材质例如是氧化硅、氮化硅、氮氧化硅或其组合。硬罩幕层16的形成方法例如是物理气相沉积(PVD)或化学气相沉积(CVD)。硬罩幕层16的厚度例如是300埃至1000埃。

然后，在硬罩幕层16上形成具有开口42的光阻层38。光阻层38可以是正光阻或是负光阻。光阻层38的开口42暴露出下方的硬罩幕层16。开口42的宽度w1略大于预定形成的栅极30(图2D-1)的宽度w2。在一实施例中，开口42的宽度w1例如是550埃至1500埃。

其后，请参阅图2C所示，以光阻层38为罩幕，移除开口42所暴露出的硬罩幕层16，并再移除硬罩幕层16下方一部分基底10，以在硬罩幕层16以及基底10的第一掺杂区14中形成沟渠32，之后，再将光阻层38移除。移除硬罩幕层16及其下方的部分基底10的方法可以是蚀刻工艺，例如是干式蚀刻工艺。所形成的沟渠32的侧壁32a可以是垂直面、倾斜面或是曲面。沟渠32的底角32b可以是垂直角，但并不限定于垂直角，也可以是圆角(rounded corner)或是多角形(polygonal corner)。位于基底10中的沟渠32的深度h1例如是400埃至700埃。

之后，在沟渠32的侧壁32a形成间隙壁18。间隙壁18的形成方法例如是在硬罩幕层16以及沟渠32的表面上形成间隙壁材料层，然后再通过非等向性蚀刻工艺以移除部分的间隙壁材料层。间隙壁18可以是单材料层、双材料层或更多层材料层所构成。间隙壁18的材质例如是氧化硅、氮化硅、氮氧化硅或其组合。然后，在沟渠32底部32c，间隙壁18所裸露的基底10中形成第二掺杂区22，第二掺杂区22从第一掺杂区14向下延伸至井区12，将第一掺杂区14分隔成分离的两个源极或漏极掺杂区14a与14b。所形成的源极或漏极掺杂区14a与14b的轮廓从沟渠32的底部32c接近底角32b之处，沿着侧壁32a延伸至该基底10的表面。源极掺杂区14a与漏极掺杂区14b之间为通道区34。所形成的通道区34宽度与间隙壁18的宽度有关。当间隙壁18的宽度w3愈小/大，则所形成的通道区34宽度w4愈大/小。在一实施例中，第二掺杂区22的形成方法可以利用硬罩幕层16以及间隙壁18为罩幕，通过离子植入工艺20来形成。用来形成第二掺杂区22的掺杂例如是第二导电型离子。第二导电型，例如是P型或N型。在一实施例中，第一掺杂区14为N型，第二掺杂区22是P型。第二掺杂区22所植入的离子例如为BF₂，离子植入工艺的能量例如是1至15KeV，剂量例如是5×10¹³至9×10¹⁴/cm²。

之后，请参阅图2D-1所示，移除间隙壁18。移除间隙壁18的方法可以采用蚀刻工艺，例如是湿式蚀刻工艺或是干式蚀刻工艺。接着，将硬罩幕层16移除。移除硬罩幕层16的方法可以采用蚀刻工艺，例如是湿式蚀刻工艺或是干式蚀刻工艺。

之后，在基底10上以及沟渠32的侧壁32a与底部32c表面上形成穿隧介电层24、电荷储存介电层26以及顶介电层28。穿隧介电层24可以是由单材料层所构成。单材料层例如是低介电常数材料或是高介电常数材料。低介电常数材料是指介电常数低于4的介电材料，例如是二氧化硅或氮氧化硅(SiO_xN_y)，其中x以及y为任何可能的数值。高介电常数材料是指介电常数高于4的介电材料，例如是HfAlO、HfO₂、Al₂O₃或Si₃N₄。穿隧介电层24也可以依据能隙工程理论(band-gap engineering (BE)theory)选择可以提高注入电流，使程序化更快的双层堆叠结构或是多层堆叠结构。双层堆叠结构例如是低介电常数材料与高介电常数材料所组成的双层堆叠结构(以低介电常数材料/高介电常数材料表示)，例如是氧化硅/HfSiO、氧化硅/HfO₂或是氧化硅/氮化硅。多层堆叠结构例如是低介电常数材料、高介电常数材料以及低介电常数材料所组成的多层堆叠结构(以低介电常数材料/高介电常数材料/低介电常数材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/Al₂O₃/氧化硅。电荷储存介电层26例如是氮化硅或是HfO₂。顶介电层28是由单材料层所构成。单材料层例如是低介电常数材料或是高介电常数材料。低介电常数材料是指介电常数低于4的介电材料，例如是二氧化硅或氮氧化硅、。高介电常数材料是指介电常数高于4的介电材料，例如是HfAlO、Al₂O₃、Si₃N₄或HfO₂。顶介电层28也可以依据能隙工程理论选择可以提高注入电流，使程序化及擦除更快的双层堆叠结构或是多层堆叠结构。双层堆叠结构例如是高介电常数材料与低介电常数材料所组成的双层堆叠结构(以高介电常数材料/低介电常数材料表示)，例如是氮化硅/氧化硅。多层堆叠结构例如是低介电常数材料、高介电常数材料以及低介电常数材料所组成的多层堆叠结构(以低介电常数材料/高介电常数材料/低介电常数材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/Al₂O₃/氧化硅。

然后，在沟渠32剩余的空间中形成连接字元线的栅极30。栅极30的材质例如是掺杂多晶硅、金属或是掺杂多晶硅与金属所形成的堆叠结构。栅极30的形成方法例如是在基底10上形成栅极30材料层，覆盖于顶介电层28上，并且填满沟渠32。然后，再移除沟渠32以外且位于顶介电层28以上的栅极30材料层，移除的方法可以采用蚀刻工艺或是化学机械研磨工艺(CMP)。

在本发明上述实施例中，源极掺杂区14a以及漏极掺杂区14b(第一掺杂区14)的回火工艺是在穿隧介电层24以及栅极30形成之前形成，因此，可以确保穿隧介电层24(特别是高介电常数材料的穿隧介电层)以及栅极30(特别是金属栅)等材料的稳定性并不会受到源极掺杂区14a以及漏极掺杂区14b(第一掺杂区14)的回火工艺的影响。

图2D-1所示的氮化硅只读记忆体包括基底10、井区12、具有第一导电型的第一掺杂区14、具有第二导电型的第二掺杂区22、栅极30、穿隧介电层24、电荷储存介电层26以及顶介电层28。井区12与第一掺杂区14位于基底10中，第一掺杂区14中具有沟渠32。第二掺杂区22位于沟渠32底部32c，使第一掺杂区14被分隔，形成分离的两个源极或漏极掺杂区14a与14b。源极掺杂区14a与漏极掺杂区14b之间为通道区34。栅极30埋入于基底10的沟渠32之中，其厚度t1与基底10中的沟渠32的深度h1大致相当。栅极30的厚度t1例如是约为400至700埃。栅极30的侧壁32a可以是垂直面、倾斜面或是曲面。栅极30的底角32b可以是垂直角，但并不限定于垂直角，也可以是圆角(rounded corner)或是多角(polygonalcorner)。穿隧介电层24、电荷储存介电层26以及顶介电层28覆盖沟渠32的侧壁32a与底部32c表面，分隔栅极30与基底10，且延伸到源极掺杂区14a与漏极掺杂区14b上方，并与之直接接触。

本发明通过将栅极30埋入于基底10的沟渠32之中的方式，使得源极掺杂区14a与漏极掺杂区14b不仅位于栅极30的下方，而且还延伸包覆于栅极30的侧壁32a周围。由于源极掺杂区14a与漏极掺杂区14b位于栅极30下方的部分相当浅，因此，可以具有浅接面的效果，达到避免短通道效应产生的目的。另一方面，由于源极掺杂区14a与漏极掺杂区14b还延伸包覆于栅极30的侧壁32a周围，因此，其具有抬升式源极与漏极可以降低阻值的优点。值得一提的是，本发明的实施例是将栅极30埋入于基底10之中，而源极掺杂区14a与漏极掺杂区14b也是制作于基底10之中，通过栅极30垂直方向位置的改变来制作出具有抬升效果的源极掺杂区14a与漏极掺杂区14b，而并不是将栅极30直接制作于基底10的表面之上，通过额外形成的磊晶层以制作出抬升源极与漏极，因此本发明的具有抬升效果的源极掺杂区14a与漏极掺杂区14b是完全由基底10掺杂而成，位于栅极30下方的部分以及包覆于栅极30周围的部分为同样材质且这两部分之间并无任何的介面。

请参阅图2D-2所示，依照上述对应图2A至图2C的制造方法完成部分的氮化硅只读记忆体制作之后，同样移除间隙壁18。接着，但是，并不移除硬罩幕层16，而是直接在硬罩幕层16上形成穿隧介电层24、电荷储存介电层26以及顶介电层28。之后，依照上述方法，在沟渠32剩余的空间中形成连接字线的栅极30。

图2D-2所示的氮化硅只读记忆体的结构与图2D-1所示的氮化硅只读记忆体相似，但是穿隧介电层24、电荷储存介电层26以及顶介电层28覆盖沟渠32的侧壁32a与底部32c表面，分隔栅极30与基底10，且延伸到源极掺杂区14a与漏极掺杂区14b上方的硬罩幕层16上。栅极30则位于基底10与硬罩幕层16的沟渠32之中，若硬罩幕层16上的穿隧介电层24、电荷储存介电层26以及顶介电层28的厚度与沟渠32底部32c的穿隧介电层24、电荷储存介电层26以及顶介电层28的厚度相当，则栅极30的厚度与基底10以及硬罩幕层16中的沟渠32的深度h1+h2大致相当。若在图2D-1与图2D-2中，位于基底10的沟渠32深度h1相同，由于图2D-2所示的氮化硅只读记忆体的沟渠32还向上延伸到硬罩幕层16，其深度为h1+h2，大于图2D-1中沟渠32深度仅为h1，因此，2D-2所示的氮化硅只读记忆体的栅极30的厚度t2会大于图2D-1所示的氮化硅只读记忆体的栅极30厚度t1。换言之，若是图2D-2中栅极30的厚度t2与图2D-1中栅极30厚度t1相当，则图2D-2中位于基底10的沟渠32深度h1就可以制作成略浅于图2D-1中位于基底10的沟渠32的深度h1。

请参阅图2D-3所示，依照上述对应图2A至图2C的制造方法完成部分的氮化硅只读记忆体制作之后，同样移除间隙壁18，且不将硬罩幕层16移除，而是直接在硬罩幕层16上以及沟渠32的侧壁32a与底部32c表面上形成穿隧介电层24、电荷储存介电层26以及顶介电层28。之后，同样在硬罩幕层16上以及沟渠32的侧壁32a与底部32c表面上形成穿隧介电层24、电荷储存介电层26以及顶介电层28，并且在沟渠32剩余的空间中形成连接字元线的栅极30。但是，在形成栅极30之前先将硬罩幕层16上的穿隧介电层24、电荷储存介电层26以及顶介电层28移除，其移除的方法例如是以硬罩幕层16为蚀终止层，通过蚀刻工艺或是化学机械研磨工艺来达成。

图2D-3所示的氮化硅只读记忆体的结构与图2D-2所示的氮化硅只读记忆体相似，但是穿隧介电层24、电荷储存介电层26以及顶介电层28仅覆盖沟渠32的侧壁32a与底部32c表面，分隔栅极30与基底10，并未延伸到源极掺杂区14a与漏极掺杂区14b上方的硬罩幕层16上，因此，此结构的硬罩幕层16的表面会裸露出来。栅极30的厚度t3大约是与基底10以及硬罩幕层16中的沟渠32的深度h1+h2扣除穿隧介电层24、电荷储存介电层26以及顶介电层28的厚度相当。换言之，若是图2D-3中栅极30的厚度t3与图2D-1中栅极30厚度t1相当，则图2D-3中位于基底10的沟渠32深度h1就可以制作成略浅于图2D-1中位于基底10的沟渠32的深度h1。

图3A至图3D-1是依照本发明第四实施例所绘示的一种氮化硅只读记忆体的制造方法的流程剖面图。图3D-2是本发明第五实施例的一种氮化硅只读记忆体的剖面图。图3D-3是本发明第六实施例的一种氮化硅只读记忆体的剖面图。

请参阅图3A至图3D-1所示，依照上述图2A至2D-1的制造方法制造氮化硅只读记忆体，但是，在基底10中形成井区12并在井区12中形成第一掺杂区14之后，在形成硬罩幕层16之前，先在基底10上形成半导体层40。半导体层40在后续形成沟渠32的过程中被图案化，如图3C所示。图案化后的半导体层40被保留下来，做为源极与漏极接触区。半导体层40中具有掺杂。半导体层40的掺杂与源极掺杂区14a以及漏极掺杂区14b具有相同的导电型。半导体层40的掺杂浓度大于或接近源极掺杂区14a以及漏极掺杂区14b，可以进一步降低接触阻值。半导体层40包括掺杂单晶硅层、掺杂多晶硅层、掺杂磊晶硅层、掺杂硅化锗层或其组合。半导体层40中的掺杂可以在沉积的过程中临场掺杂(in-situ doped)，或是在半导体沉积之后，再经由离子植入工艺来实施。在一实施例中，源极掺杂区14a以及漏极掺杂区14b中的掺杂为N型，半导体层40可以是临场掺杂N型离子的掺杂单晶硅层、临场掺杂N型离子的多晶硅、临场掺杂N型离子的磊晶硅层、或掺杂N型离子的硅化锗或其组合。在另一实施例中，源极掺杂区14a以及漏极掺杂区14b中的掺杂为P型，半导体层40可以是临场掺杂P型离子的掺杂单晶硅层、临场掺杂P型离子的硅化锗、临场掺杂P型离子磊晶硅层、临场掺杂P型离子的多晶硅或其组合。栅极30的厚度与半导体层40的厚度以及基底10中的沟渠32的深度h1有关。也就是，半导体层40的存在，可以使得位于基底10中的沟渠32的深度h1减小。在一实施例中，位于基底10中的沟渠32的深度h1例如是约为300埃至500埃，半导体层40的厚度例如是约为300埃至500埃，但并不以此为限，在实际应用时可以依据所欲形成的栅极的厚度以及基底10中所形成的沟渠32的深度来调整。此外，半导体层40可以视为是升起的源极与或漏极掺杂区，因此，位于沟渠32下方的源极掺杂区14a以及漏极掺杂区14b可以制作成接面更浅。

其后，依照类似于上述对应图3B至图3D-1的工艺方法完成氮化硅只读记忆体的制作。

图3D-1所示的氮化硅只读记忆体包括基底10、井区12、具有第一导电型的第一掺杂区14、具有第二导电型的第二掺杂区22、栅极30、穿隧介电层24、电荷储存介电层26以及顶介电层28之外，还有半导体层40。第一掺杂区14位于基底10中，且半导体层40以及第一掺杂区14中具有沟渠32。沟渠32在半导体层40的深度为h3，沟渠32在第一掺杂区14的深度为h1。第二掺杂区22位于沟渠32底部32c，第一掺杂区14被分隔，形成分离的两个源极或漏极掺杂区14a与14b。源极掺杂区14a与漏极掺杂区14b之间为通道区34。源极掺杂区14a与漏极掺杂区14b从沟渠32的底部32c，沿着底角32b，再延伸到沟渠32的侧壁32a，包覆于栅极30的侧壁周围。半导体层40位于源极掺杂区14a与漏极掺杂区14b上，包覆于栅极30的侧壁周围。换言之，栅极30位于半导体层40以及基底10的沟渠32之中。栅极30的厚度与基底10以及半导体层40中的沟渠32的深度h1+h3大致相当(若穿隧介电层24、电荷储存介电层26以及顶介电层28的厚度可忽略时)。穿隧介电层24、电荷储存介电层26以及顶介电层28覆盖沟渠32的侧壁32a与底部32c表面，分隔栅极30与基底10，且延伸到源极掺杂区14a与漏极掺杂区14b上方的半导体层40上，并与之直接接触。若图3D-1与图2D-1的基底10中的沟渠32深度h1相同，由于图3D-1所示的氮化硅只读记忆体的沟渠32还向上延伸到半导体层40，其深度为h1+h3，因此，3D-1所示的氮化硅只读记忆体的栅极30的厚度会大于图2D-1所示的氮化硅只读记忆体的栅极30厚度。

同样地，图3D-2与图3D-3分别类似于图2D-2与图2D-3，其差异同样是在基底10中形成井区12并在井区12中形成第一掺杂区14之后，在形成硬罩幕层16之前，先在基底10上形成半导体层40，做为源极与漏极接触区。

图4A至图4D-1是依照本发明第七实施例所绘示的一种氮化硅只读记忆体的制造方法的流程剖面图。图4D-2是本发明第八实施例的一种氮化硅只读记忆体的剖面图。图4D-3是本发明第九实施例的一种氮化硅只读记忆体的剖面图。图5A至图5D-1是依照本发明第十实施例所绘示的一种氮化硅只读记忆体的制造方法的流程剖面图。图5D-2是本发明第十一实施例的一种氮化硅只读记忆体的剖面图。图5D-3是本发明第十二实施例的一种氮化硅只读记忆体的剖面图。

图4A至图4D-1以及图4D-2、图4D-3的氮化硅只读记忆体的制造方法分别与上述图2A至图2D-1以及图2D-2、图2D-3的氮化硅只读记忆体的制造方法相似，图5A至图5D-1以及图5D-2、图5D-3的氮化硅只读记忆体的制造方法分别与上述图3A至图3D-1以及图3D-2、图3D-3的氮化硅只读记忆体的制造方法相似。但是，请参阅图4C、图5C、图6C所示，在硬罩幕层16与基底10中形成沟渠32之后，并不在沟渠32的侧壁32a形成间隙壁18(图2C与图3C)。第二掺杂区22是直接以硬罩幕层16(无间隙壁18)做为罩幕，进行离子植入工艺20，例如是垂直式离子植入工艺，而形成在沟渠32下方的第一掺杂区14中，并向下延伸至井区12中，侧向延伸至沟渠32底角32b，向上延伸至沟渠32的下侧壁32a。第二掺杂区22自第一掺杂区14延伸至井区12中，将第一掺杂区14分隔成分离的两个源极或漏极掺杂区14a与14b。第二掺杂区22自沟渠32的底部32c沿着沟渠32底角32b再向上延伸至沟渠32侧壁32a的下部，则可以使得所形成源极或漏极掺杂区14a与14b未包覆沟渠32的底部32c以及底角32b，而从沟渠32的侧壁32a的上部延伸至基底10的表面。换言之，源极掺杂区14a与漏极掺杂区14b之间的通道区34，不仅位于沟渠32的底部32c还沿着沟渠32底角32b再向上延伸至沟渠32侧壁32a的下部，使得通道34的长度变大。此外，由于源极或漏极掺杂区14a与14b未包覆沟渠32的底部32c以及底角32b，因此，在元件进行操作时，在所裸露出来的底角32b处具有高的电场，可以提高载子的注入效率。

在形成源极或漏极掺杂区14a与14b之后，则依照图2D-1、图2D-2、图2D-3、图3D-1、图3D-2、图3D-3的方法完成氮化硅只读记忆体的制造，所形成的氮化硅只读记忆体如图4D-1、图4D-2、图4D-3、图5D-1、图5D-2、图5D-3所示。

在以上的实施例中，请参阅图4C与图5C所示，第二掺杂区22是在沟渠32形成之后，穿隧介电层24形成之前，通过离子植入工艺来形成。然而，本发明并不以此为限。在一实施中，第二掺杂区22也可以在穿隧介电层24形成之后，电荷储存介电层26形成之前，通过过离子植入工艺20来形成。第二掺杂区22，在另一实施中，也可以是在穿隧介电层24以及电荷储存介电层26形成之后，顶介电层28形成之前，通过离子植入工艺20来形成。在又一实施中，第二掺杂区22也可以是在穿隧介电层24、电荷储存介电层26以及顶介电层28均形成之后，栅极30材料层形成之前，通过离子植入工艺20来形成。

请参阅图6A与图6B所示，依照上述对应图3A至图3C的制造方法，形成井区12、第一掺杂区14、半导体层40、硬罩幕层16、沟渠32、间隙壁18，并利用间隙壁18以及硬罩幕层16为罩幕，在沟渠32下方形成第二掺杂区22，将第一掺杂区14分隔成分离的两个源极或漏极掺杂区14a与14b。

接着，请参阅图6C所示，同样依照上述方法移除间隙壁18。之后，在硬罩幕层16上以及沟渠32的侧壁32a与底部32c表面上形成穿隧介电层24。然后，在基底10上形成浮置栅材料层30a，浮置栅材料层30a覆盖于硬罩幕层16之上，并且填入于沟渠32之中。浮置栅材料层30a的材质例如是掺杂多晶硅。

然后，请参阅图6D所示，移除半导体层40以上的浮置栅材料层30a、穿隧介电层24以及硬罩幕层16，移除的方法可以采用蚀刻工艺或是化学机械研磨工艺(CMP)，直到半导体层40裸露出来。留在半导体层40以及基底10的沟渠32之中的浮置栅材料层30a做为快闪记忆胞的浮置栅30。浮置栅30表面与半导体层40的表面大致齐平。

其后，请参阅图6E所示，在基底10上依序形成栅间介电层48以及控制栅材料层50a。

栅间介电层48可以是由高介电常数单材料层，单材料层材质例如是HfO₂。栅间介电层48也可以使用双层堆叠结构或是多层堆叠结构来增加栅极耦合电压(gate coupling ratio)以提高程序化及擦除效率。双层堆叠结构例如是高介电常数材料与低介电常数材料所组成的双层堆叠结构(以高介电常数材料/低介电常数材料表示)，例如是氮化硅/氧化硅。多层堆叠结构例如是低介电常数材料、高介电常数材料以及低介电常数材料所组成的多层堆叠结构(以低介电常数材料/高介电常数材料/低介电常数材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/Al₂O₃/氧化硅。控制栅材料层50a的材质例如是掺杂多晶硅。

之后，请参阅图6F所示，图案化控制栅材料层50a以及栅间介电层48。图案化的控制栅材料层50a做为快闪记忆胞的控制栅50。其后，在控制栅50以及栅间介电层48周围形成绝缘层52。绝缘层52的形成方法例如是在基底10上形成绝缘材料层(未绘示)，覆盖半导体层40以及控制栅50，之后，再进行平坦化工艺，移除控制栅50上的绝缘材料层。平坦化工艺例如是化学机械研磨工艺(CMP)。

图6F所示的快闪记忆胞包括基底10、半导体层40、井区12、具有第一导电型的第一掺杂区14、具有第二导电型的第二掺杂区22、浮置栅极30、穿隧介电层24、栅间介电层48以及控制栅50。半导体层40位于基底10上。井区12与第一掺杂区14位于基底10中。半导体层40与基底10的第一掺杂区14中具有沟渠32。第二掺杂区22位于沟渠32底部32c，使第一掺杂区14被分隔，形成分离的两个源极或漏极掺杂区14a与14b，源极掺杂区14a与漏极掺杂区14b之间为通道区34。浮置栅30位于半导体层40与基底10的沟渠32之中，其表面大致平坦，且与半导体层40的表面大致齐平。穿隧介电层24覆盖沟渠32的侧壁32a与底部32c表面，分隔浮置栅极30与基底10。控制栅50位于浮置栅30及其周围的部分半导体层40上。栅间介电层48位于控制栅50与浮置栅30之间且位于控制栅50与半导体层40之间。

图7A至图7F的快闪记忆胞的制造方法与图6A至图6F相似，但，请参阅图7D所示，在沟渠32中形成浮置栅材料层30a之后，是以回蚀刻工艺，移除部分的浮置栅材料层30a，使穿隧介电层24裸露出来，之后将硬罩幕层16上方的穿隧介电层24移除。然后，使用对于浮置栅材料层30a移除速率低于硬罩幕层16的蚀刻溶液或蚀刻气体，移除部分的浮置栅材料层30a以及部分的硬罩幕层16，使留下来的浮置栅材料层30a的表面突出于硬罩幕层16的表面，做为浮置栅30。在一实施例中，硬罩幕层16的材质与穿隧介电层24的材质相同，上述的回蚀刻工艺则仅需经由一道蚀刻工艺，使用对于浮置栅材料层30a移除速率低于硬罩幕层16的蚀刻溶液或蚀刻气体来进行即可。

图7E与图7F，依照上述图6E与图6F的方法，在基底10上依序形成栅间介电层48以及控制栅材料层50a，并将其图案化。图案化的控制栅材料层50a做为快闪记忆胞的控制栅50。其后，在控制栅50以及栅间介电层48周围形成绝缘层52。

本实施例是藉由浮置栅的表面突出于硬罩幕层的表面来增加浮置栅以及控制栅之间的耦合面积，以提升元件的耦合率。

图8A至图8F的快闪记忆胞的制造方法与图6A至图6F相似，但，请参阅图8D所示，在沟渠32中形成浮置栅材料层30a之后，以回蚀刻工艺，移除部分的浮置栅材料层30a，使穿隧介电层24裸露出来，之后将穿隧介电层24移除。然后，使用对于浮置栅材料层30a移除速率高于硬罩幕层16的蚀刻溶液或蚀刻气体，移除部分的浮置栅材料层30a，使留下来的浮置栅材料层30a的表面低于硬罩幕层16的表面。在一实施例中，硬罩幕层16的材质与穿隧介电层24的材质相同，上述的回蚀刻工艺则仅需经由一道蚀刻工艺，选择浮置栅材料层30a移除速率高于硬罩幕层16的蚀刻溶液或蚀刻气体来进行即可。

之后，请参阅图8E与图8F所示，依照上述图6E的方法，在基底10上形成栅间介电层48之前，先在基底10上形成另一层浮置栅材料层30b，覆盖硬罩幕层16且覆盖留在沟渠32中的浮置材料层30a。浮置栅材料层30b并不会将沟渠32填满，在沟渠32之中具有凹槽表面54。之后，依照上述图6E与图6F的方法，在基底10上依序形成栅间介电层48以及控制栅材料层50a，并将其图案化。图案化后的浮置栅材料层30a与浮置栅材料层30b，做为浮置栅30。

本实施例是藉由双层浮置栅材料层30a与30b来制作具有凹槽表面54的浮置栅30，藉以增加浮置栅30以及控制栅50之间的耦合面积，以提升元件的耦合率。

图9A至图9F是依照本发明第十六实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。图10A至图10F是依照本发明第十七实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。图11A至图11F是依照本发明第十八实施例所绘示的一种快闪记忆胞的制造方法的流程剖面图。

图9A至图9F的快闪记忆胞的制造方法与图6A至图6F相似；图10A至图10F的快闪记忆胞的制造方法与图7A至图7F相似；图11A至图11F的快闪记忆胞的制造方法与图8A至图8F相似，但，请参照图9B、图10B、图11B，在硬罩幕层16与基底10中形成沟渠32之后，并不在沟渠32的侧壁32a形成间隙壁18(图6B、图7B、图8B)。第二掺杂区22是直接以硬罩幕层16(无间隙壁18)做为罩幕，进行离子植入工艺20，例如是垂直式的离子植入工艺，而形成在沟渠32下方的第一掺杂区14中，并向下延伸至井区12中，侧向延伸至沟渠32底角32b，向上延伸至沟渠32的下侧壁32a。第二掺杂区22自第一掺杂区14延伸至井区12中，将第一掺杂区14分隔成分离的两个源极或漏极掺杂区14a与14b。第二掺杂区22自沟渠32的底部32c沿着沟渠32底角32b再向上延伸至沟渠32的下侧壁32a，则可以使得所形成源极或漏极掺杂区14a与14b未包覆沟渠32的底部32c以及底角32b，而从沟渠32的上侧壁32a延伸至基底10的表面。

图12A至图12F是依照本发明第十八实施例所绘示的一种金属氧化物半导体场效应晶体管的的制造方法的流程剖面图。

依照上述对应图3A至图3C的制造方法，形成井区12、第一掺杂区14、半导体层40、硬罩幕层16、沟渠32之后，先形成间隙壁材料层44。然后，利用间隙壁材料层44以及硬罩幕层16为罩幕，在沟渠32下方形成第二掺杂区22，将第一掺杂区14分隔成分离的两个源极或漏极掺杂区14a与14b。但是，在此实施例中，第二掺杂区22包括两个具有相同导电型但深度不同的第一区域22a与第二区域22b。其中接近沟渠32底部32c的区域为第一区域22a，远离沟渠32底部32c的区域为第二区域22b，且第二区域22b的面积大于第一区域22a的面积，使上述源极或漏极掺杂区14a与14b的轮廓呈阶梯状。第二掺杂区22的第一区域22a与第二区域22b的形成方法可以通过离子植入工艺通过离子能量的调整来形成。第二掺杂区22的第一区域22a的离子植入工艺20a的植入能量较低，第二区域22b的离子植入工艺20b的离子植入能量较高。在一实施例中，第一掺杂区14为N型，第二掺杂区22是P型。第二掺杂区22的第一区域22a所植入的离子例如是BF₂，离子植入能量例如是1KeV，剂量例如是6×10¹⁴/cm²，第二区22b域的离子植入能量例如是10KeV，剂量例如是3×10¹⁴/cm²。

之后，请参阅图12D所示，非等向性蚀刻间隙壁材料层44，以在沟渠32的侧壁32a形成间隙壁46。接着，在基底10上形成栅介电层24。栅介电层24的材质例如是氧化硅、氮化硅、氮氧化硅、高介电常数材料或其组合。然后，在沟渠32之中形成栅极材料层30a。栅极材料层30a的材质例如是掺杂多晶硅或是金属或其组合。

其后，请参阅图12E所示，移除硬罩幕层16上的栅极材料层30a以及栅介电层24。留下来栅极材料层30a做为栅极30。移除硬罩幕层上的栅极材料层30a以及栅介电层24的方法例如是以硬罩幕层16做为终止层，进行化学机械研磨工艺或是回蚀刻工艺。之后，再将硬罩幕层16移除，使半导体层40裸露出来。移除硬罩幕层16的方法可以采用蚀刻工艺，例如是干式蚀刻工艺或是湿式蚀刻工艺。

之后，请参阅图12F所示，进行自行对准硅化工艺，在半导体层40以及栅极30的表面上形成金属硅化物56。金属硅化物的材质例如是耐火金属的硅化物，耐火金属例如是镍、钴、钛、铜、钼、钽、钨、铒、锆、铂或这些金属的合金。

综上所述，在本发明上述实施例中，将栅极埋入于基底之中，而源极掺杂区与漏极掺杂区也是制作于基底之中，通过栅极垂直方向位置的改变来制作出具有抬升效果的源极掺杂区与漏极掺杂区。由于源极掺杂区与漏极掺杂区位于栅极下方的部分相当浅，因此，可以具有浅接面的效果，达到避免短通道效应产生的目的。另一方面，由于源极掺杂区与漏极掺杂区还延伸包覆于栅极的侧壁周围，因此，其具有抬升式源极与漏极可以降低阻值的优点。另外，在源极掺杂区与漏极掺杂区也可以进一步形成高掺杂浓度的半导体层，以进一步降低接触阻值。

本发明在上述其他多个实施例中，用来分隔源极或漏极掺杂区的第二掺杂区自沟渠的底部沿着沟渠底角再向上延伸至沟渠的下侧壁，则可以使得源极或漏极掺杂区未包覆沟渠的底部以及底角，不仅可以延伸通道的长度，而且由于裸露出来的底角处在元件进行操作时具有高的电场，因此可以提高载子的注入效率。

此外，在本发明上述实施例中，源极掺杂区以及漏极掺杂区(第一掺杂区的回火工艺是在介电层(穿隧介电层)以及栅极形成之前形成，因此，可以确保介电层(穿隧介电层)以及栅极等材料的稳定性并不会受到源极掺杂区以及漏极掺杂区(第一掺杂区)的回火工艺的影响。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种半导体元件，其特征在于其包括：

具有第一导电型的一第一掺杂区位于一基底中，该第一掺杂区中具有一沟渠；

具有第二导电型的一第二掺杂区，位于该沟渠底部，将该第一掺杂区分隔成分离的一源极掺杂区与一漏极掺杂区，该源极掺杂区与该漏极掺杂区之间为一通道区；

一栅极，位于该沟渠之中；以及

一介电层，位于该栅极与该沟渠的该基底之间。

2.根据权利要求1所述的半导体元件，其特征在于其中各源极或漏极掺杂区从该沟渠的底部接近底角之处沿着该沟渠的侧壁延伸至该基底的表面。

3.根据权利要求2所述的半导体元件，其特征在于其中所述的第二掺杂区包括两个深度不同的一第一区域与一第二区域，其中远离该沟渠底部的该第二区域的面积大于一接近该沟渠底部的该第一区域的面积，使上述源极或漏极掺杂区成阶梯状。

4.根据权利要求2所述的半导体元件，其特征在于还包括一间隙壁，位于该沟渠的侧壁的该介电层与该基底之间。

5.根据权利要求1所述的半导体元件，其特征在于其中所述的第二掺杂区从该沟渠的底部延伸至该沟渠的侧壁接近底角之处，使各源极或漏极掺杂区未包覆该沟渠的底部以及底角，而从该沟渠的侧壁延伸至该基底的表面。

6.一种半导体元件的制造方法，其特征在于其包括以下步骤：

提供一基底；

在该基底中形成具有第一导电型的一第一掺杂区；

移除部分该第一掺杂区，以在该第一掺杂区中形成一沟渠；

在该沟渠底部形成具有第二导电型的一第二掺杂区，将该第一掺杂区分隔成两个源极或漏极掺杂区；

在该沟渠中形成一栅极；以及

在该栅极与该沟渠的该基底之间形成一介电层。

7.根据权利要求6所述的半导体元件的制造方法，其特征在于还包括在该沟渠的侧壁形成一间隙壁。

8.根据权利要求7所述的半导体元件的制造方法，其特征在于其中所述的第二掺杂区的形成方法包括以该间隙壁为罩幕进行单一离子植入工艺，使所分隔的上述各源极或漏极掺杂区从该基底的表面，沿着该沟渠的侧壁，延伸至该沟渠的底部接近底角之处。

9.根据权利要求7所述的半导体元件的制造方法，其特征在于其中所述的第二掺杂区的形成方法包括以该间隙壁为罩幕进行一第一离子植入工艺与一第二离子植入工艺，其中该第二离子植入工艺的能量高于该第一离子植入工艺的能量，使该第二离子植入工艺所形成的一远离该沟渠底部的区域的面积大于该第一离子植入工艺所形成的一接近该沟渠底部的区域的面积。

10.根据权利要求6所述的半导体元件的制造方法，其特征在于其中所述的第二掺杂区的形成方法包括以该沟渠为罩幕，进行一离子植入工艺，使该第二掺杂区从该沟渠的底部延伸至该沟渠的侧壁接近底角之处。