CN101777520A

CN101777520A - 分栅型埋入式浮栅的非易失性存储器的制造方法

Info

Publication number: CN101777520A
Application number: CN 201010102331
Authority: CN
Inventors: 江红; 李冰寒
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-01-28
Filing date: 2010-01-28
Publication date: 2010-07-14
Anticipated expiration: 2030-01-28
Also published as: CN101777520B

Abstract

一种分栅型埋入式浮栅的非易失性存储器的制作方法，包括：在半导体衬底上的刻蚀阻挡层上形成开口；在开口内侧壁形成偏移侧墙；以刻蚀阻挡层和偏移侧墙为掩膜在半导体衬底内形成沟槽；在沟槽内壁形成衬氧化层，形成嵌入所述衬氧化层的浮栅；去除偏移侧墙；在开口内壁形成隧道氧化层；在开口侧壁形成依次覆盖隧道氧化层的控制栅极、第一绝缘层；依次刻蚀隧道氧化层，浮栅和衬氧化层至暴露出沟槽底部，形成两个分离的结构单元；在半导体衬底内形成源极；在两个分离的结构单元的内侧壁形成第二绝缘层并填充第二传导层；去除刻蚀阻挡层；形成漏极。所述制作方法减小了制作掩膜的步骤，使器件的耦合率更加容易控制。

Description

分栅型埋入式浮栅的非易失性存储器的制造方法

技术领域

本发明涉及半导体制作技术领域，具体涉及一种分栅型埋入式浮栅的非易失性存储器的制造方法。

背景技术

非易失性存储器(Non-volatile Memory，NVM)是一种具有MOS晶体管结构的存储单元，因具有可多次进行数据的存入，读取，抹除等特性，且存入的数据在断电之后也不会消失，因此被广泛应用于个人计算机和电子设备。然而，随着半导体组件朝小型化逐渐发展，存储器的尺寸也随着线宽减少而缩小，连带使得非挥发性存储器中的源极对浮置栅极的耦合率大幅降低。

通常，非易失性存储器一般包括源区、漏区、沟道区、控制栅和浮栅。浮栅结构是非易失性存储单元的MOS晶体管与普通MOS晶体管最主要的区别，其在这种存储单元结构中起到存储电荷的作用，使得存储单元在断电的情况下依然能够保持所存储的信息，从而使得这种存储器有非易失性的特点。目前，非易失性存储器的浮栅结构包括叠栅或分栅结构，参考附图1所示，为现有的一种分栅结构的非易失性存储器的结构示意图，所述的非易失性存储器包括：半导体衬底10；位于半导体衬底10上的两个分离的结构单元，所述结构单元包括依次位于半导体衬底上的衬氧化层11、浮栅12、隔离介质层13和支撑介质层14，其中所述的浮栅外侧面为尖角形状；位于两个分离的结构单元之间的半导体衬底10内的源极17；位于两个分离的衬氧化层11、浮栅12、隔离介质层13内侧壁的第一侧壁层15；填充两个分离的结构单元之间的间隙的第二传导层16；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈L型的隧道介质层18；位于L型的隧道介质层外侧的控制栅极19；位于控制栅极外侧半导体衬底内的漏极20。

所述的非易失性存储器的制作方法参考美国专利6706592的描写，在说明书所描写的制作方法中，需要多次形成光刻胶掩膜的工艺步骤，增加了制作工艺的成本，并且，随着非易失性存储器尺寸的变小，浮栅的尺寸也随之缩小，在其它条件不变的情况下，源极对浮栅的电荷的耦合率降低，从而影响非易失性存储单元编程能力，导致非易失性存储单元性能下降，而且，形成的非易失性存储器的耦合率难以控制。

发明内容

本发明要解决的技术问题在于，提供一种分栅型埋入式浮栅的非易失性存储器的制造方法，减小了形成掩膜的次数，同时，在整个存储单元形成的过程当中，由于埋入式浮栅的优势，提高了非易失性存储器写入的能力，同时使擦除/写入的耦合率在工艺生产中更加容易控制。

本发明提供一种分栅型埋入式浮栅的非易失性存储器的制作方法，包括：

提供半导体衬底以及位于半导体衬底上的刻蚀阻挡层，在所述的刻蚀阻挡层上形成开口；

在所述开口内侧壁形成偏移侧墙；

以所述刻蚀阻挡层和偏移侧墙为掩膜，刻蚀半导体衬底，在半导体衬底内形成沟槽；

在沟槽内壁形成衬氧化层，随后形成嵌入所述衬氧化层的浮栅；

去除所述偏移侧墙；

在所述刻蚀阻挡层的开口内壁形成隧道氧化层；

在所述开口侧壁形成依次覆盖隧道氧化层的控制栅极、第一绝缘层；

以所述刻蚀阻挡层和第一绝缘层为掩膜，依次刻蚀隧道氧化层，浮栅和衬氧化层至暴露出沟槽底部，形成两个分离的包括第一绝缘层、控制栅极，隧道氧化层，浮栅和衬氧化层的结构单元；

以所述刻蚀阻挡层和第一绝缘层为掩膜，在半导体衬底内进行第一离子注入，形成源极；

在两个分离的结构单元的内侧壁形成第二绝缘层；

在两个分离的结构单元之间的间隙中填充第二传导层；

去除刻蚀阻挡层；

在隧道氧化层外侧的半导体衬底内进行第二离子注入，形成漏极。

进一步，在所述的刻蚀阻挡层上形成开口之后，还包括以刻蚀阻挡层为掩膜，在半导体衬底内进行第三离子注入，形成阱区域，以及第四离子注入，以调节所述非易失性存储器的阈值电压的工艺步骤。

与现有技术相比，本发明所述的分栅型埋入式浮栅的非易失性存储器的制作方法，只需在半导体衬底上形成一层刻蚀阻挡层作为掩膜，直至去除刻蚀阻挡层的工艺之前，都无需再形成其它的掩膜，简化了分栅型埋入式浮栅的非易失性存储器制作工艺，降低了成本。

并且，所述的分栅型埋入式浮栅的非易失性存储器的制作工艺，比较容易控制源极与浮栅的交叠面积，因而比较容易控制源极与浮栅的耦合率，从而提高该存储器单元的编程能力。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。

图1为现有技术中分栅型埋入式浮栅的非易失性存储器的结构示意图；

图2至图14为本发明分栅型埋入式浮栅的非易失性存储器的制作方法各步骤的截面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本实施例提供一种分栅型埋入式浮栅的非易失性存储器的制作方法，包括如下步骤：

步骤S1，提供半导体衬底100以及位于半导体衬底100上的刻蚀阻挡层101，在所述的刻蚀阻挡层101上形成开口；参考附图2所示，提供半导体衬底100，所述半导体衬底100的材料例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)等。本实施例中，所述的半导体衬底内已经形成有用于隔离有源区的隔离结构，所述隔离结构优选的为浅沟槽隔离结构(STI)。本实施例所述的分栅型埋入式浮栅的非易失性存储器即形成于两个相邻的STI之间的有源区内。

继续参考附图2，刻蚀阻挡层101用于在随后的刻蚀工艺中作为掩膜层，保护其下面的膜层不被刻蚀，其材料例如为氮化硅层等，其制作工艺例如为化学气相沉积工艺，厚度范围例如为1500埃至4000埃。

在所述的刻蚀阻挡层101上形成开口的工艺可以是本领域技术人员熟知的任何现有技术，例如：采用旋涂工艺在刻蚀阻挡层101上形成光刻胶层，然后采用曝光，显影工艺处理所述光刻胶层，去除设定区域上的光刻胶，形成光刻胶开口，最后以光刻胶为掩膜，刻蚀所述刻蚀阻挡层101，将光刻胶上的开口图案转移到刻蚀阻挡层101上。

进一步在所述的刻蚀阻挡层上形成开口之后，还包括以刻蚀阻挡层为掩膜，在半导体衬底内进行第三离子注入，形成阱区域，以及第四离子注入，以调节所述非易失性存储器的阈值电压的工艺步骤。所述的第三次离子注入工艺和第四次离子注入工艺的具体工艺方法可以根据工艺设计的需要，采用本领域技术人员熟知的任何现有技术，在此不再赘述。

步骤S2，参考附图3所示，在所述开口内侧壁形成偏移侧墙102；

所述的偏移侧墙102位于开口的两个侧壁，外围轮廓为弧形，其形成工艺例如为：在所述的开口内沉积绝缘材料，然后，采用等离子刻蚀工艺刻蚀所述绝缘材料，所述的等离子体刻蚀工艺中同时进行化学刻蚀和物理轰击，去除开口中间部分的绝缘材料，刻蚀工艺完成后，就会在开口的两个侧壁形成弧形偏移侧墙102。

所述的偏移侧墙102的作用在于减小所述开口的宽度，以在半导体衬底内形成埋入式的衬氧化层和浮栅。其材料为氧化硅或者氮氧化硅。

步骤S3，参考附图4所示，以所述刻蚀阻挡层101和偏移侧墙102为掩膜，刻蚀半导体衬底100，在半导体衬底内形成沟槽103；刻蚀所述半导体衬底100形成沟槽103的工艺例如为干法刻蚀，形成的沟槽103的深度应该等于衬氧化层102与浮栅105的厚度之和。

步骤S4，参考附图5所示，在沟槽103内壁形成衬氧化层104，随后形成嵌入所述衬氧化层104的浮栅105；由于所述的衬氧化层104位于沟槽103的内壁，因此，形成的浮栅105填满所述的沟槽103并嵌入所述衬氧化层104。

衬氧化层104用于电绝缘所述半导体衬底100与浮栅105，材料可以是氧化硅(SiO₂)或氮氧化硅(SiNO)，优选的例如氧化硅。随着器件的特征尺寸的进一步缩小，衬氧化层104的材料优选为高介电常数(高K)材料，能够减小器件的漏电流。所述的高介电常数材料优选的是氧化铪、氧化锆和氧化铝。

所述衬氧化层104的制作工艺例如为化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)工艺或者热氧化法等，优选为热氧化法。本实施例中，衬氧化层104的厚度范围为50埃至150埃。

所述的浮栅105的材料例如为多晶硅或掺杂金属杂质的多晶硅，金属杂质至少包括一种金属(例如钛、钽、钨等)以及金属硅化物。形成浮栅105的方法包括化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强型化学气相沉积(PECVD)工艺。为了获得较好的电学性能，通常在多晶硅材料中掺杂杂质粒子，例如n型杂质磷或者P型杂质B。本实施例中，浮栅105的厚度范围为200埃至1000埃。

通常，在采用化学气相沉积工艺沉积所述的浮栅105之后，还要对所述的浮栅105进行化学机械抛光工艺，去除沟槽上部的浮栅，使浮栅105的上表面水平于半导体衬底的表面。

步骤S5，参考附图6所示，去除所述偏移侧墙102；去除所述偏移侧墙102的工艺例如为湿法刻蚀工艺。

步骤S6，参考附图7所示，在所述刻蚀阻挡层101的开口内壁形成位于浮栅105上的隧道氧化层106；所述的隧道氧化层106用于将浮栅105与控制栅，半导体衬底100与控制栅电绝缘，因此，其为绝缘材料，例如氧化硅或者氮氧化硅。制作工艺例如为化学气相沉积法，本实施例中，隧道氧化层106的厚度范围为80埃至200埃。

步骤S7，参考附图8所示，在所述开口侧壁形成依次覆盖隧道氧化层106的控制栅极107、第一绝缘层108；

所述的控制栅极107的材料例如为多晶硅或掺杂金属杂质的多晶硅，金属杂质至少包括一种金属(例如钛、钽、钨等)以及金属硅化物。形成控制栅极107的方法可以是本领域技术人员熟知的任何现有技术，例如首先采用包括化学气相沉积(CVD)或者等离子体增强型化学气相沉积(PECVD)工艺在隧道氧化层106上以及所述开口内沉积多晶硅，随后以所述刻蚀阻挡层为掩膜采用等离子刻蚀工艺去除开口内的部分多晶硅，在隧道氧化层的侧壁形成控制栅极，也就是非易失性存储器的字线。

本实施例中，控制栅极107在沟道方向的厚度范围为800埃至2500埃。

控制栅极与浮栅之间的耦合面积直接由两者之间的重叠面积决定，而该重叠面积则完全由几步自对准工艺来完成。相比与传统结构，本结构在擦除的耦合能力方面比较容易控制，也更容易使整个存储单元的面积更容易作小。

所述的第一绝缘层108作为随后刻蚀隧道氧化层106，浮栅105和衬氧化层104的掩膜，材料为氧化硅、氮化硅中的任意一种或者几种的组合。所述的第一绝缘层108的制作工艺例如为首先用化学气相沉积法在控制栅极的侧壁以及所述开口内形成氧化硅或者氮化硅等绝缘材料，然后以所述刻蚀阻挡层为掩膜刻蚀所述绝缘材料，在栅极结构的侧壁形成第一绝缘层。除了随后需要制作的字线接触孔的位置外，第一绝缘层需要充分覆盖控制栅极，以实现随后制作的第二传导层与控制栅极的良好隔绝。

步骤S8，参考附图9所示，以所述刻蚀阻挡层101和第一绝缘层108为掩膜，依次刻蚀隧道氧化层106，浮栅105和衬氧化层104至暴露出沟槽103底部，形成两个分离的包括第一绝缘层108、控制栅极107，隧道氧化层106，浮栅105和衬氧化层104的结构单元；

所述的刻蚀工艺例如为等离子干法刻蚀或者反应离子刻蚀，也可以选用湿法刻蚀工艺。刻蚀过程中根据膜层材料的变化，变换不同的刻蚀剂，其为本领域技术人员熟知的现有技术，在此不再赘述。

步骤S9，参考附图10所示，以所述刻蚀阻挡层101和第一绝缘层108为掩膜，在半导体衬底100内进行第一离子注入，形成源极109；所述的第一离子例如为包含第三主族元素的离子例如硼离子，氟化硼离子等，还可以是包含第五主族元素的离子例如磷离子，砷离子等，根据半导体衬底中阱的掺杂类型以及所述的存储器件的类型，可以选用不同的掺杂离子。具体的注入工艺也可以根据工艺设计的需要进行调整，因此，本文不局限于任一具体数值或者数值范围。

步骤S10，参考附图11所示，在两个分离的结构单元的内侧壁形成第二绝缘层110；所述的第二绝缘层110用于隔离浮栅105和随后形成的第二传导层其材料为氧化硅，氮化硅或者氮氧化硅中的任意一种或者几种的组合。制作工艺优选为化学气相沉积法，第二绝缘层110在沟道长度方向的宽度范围为200埃至600埃，以保证隔离性能。

步骤S11，参考附图12所示，在两个分离的结构单元之间的间隙中填充第二传导层111；所述的第二传导层111和源极导通，以扩大源极区域的面积，其材料例如为N型或者P型掺杂的多晶硅或掺杂金属杂质的多晶硅，其掺杂类型原则上与半导体衬底内源极的掺杂类型相同。

其制作工艺例如为首先采用化学气相沉积工艺在两个分离的结构单元之间的间隙中填充掺杂的多晶硅材料，随后采用CMP工艺处理所述多晶硅材料，形成表面平坦的第二传导层111。

所述的第二传导层位于两个分离的结构单元之间，源极与浮栅之间的耦合面积可以通过增加浮栅在竖直方向上的厚度来实现，从而提高该器件的写入能力。相比与传统结构，本结构在写入的耦合能力方面比较容易控制，也更容易使整个存储单元的面积更容易作小。

截止步骤S11工艺结束，所述的分栅型埋入式浮栅的非易失性存储器的制作方法，只需在半导体衬底上形成一层刻蚀阻挡层作为掩膜，都无需再形成其它的掩膜，简化了分栅型埋入式浮栅的非易失性存储器制作工艺，降低了成本。

步骤S12，参考附图13所示，去除刻蚀阻挡层101；去除所述的刻蚀阻挡层101的工艺例如为：采用含有热磷酸的湿法刻蚀剂直接去除。

步骤S13，参考附图14所示，在隧道氧化层外侧的半导体衬底内进行第二离子注入，形成漏极112。所述形成漏极的工艺可以是本领域技术人员熟知的任何现有技术，可参考源极的形成工艺，在此不再赘述。

所述的分栅型埋入式浮栅的非易失性存储器的制作方法，控制栅极与浮栅之间的耦合面积直接由两者之间的重叠面积决定，而该重叠面积则完全由几步自对准工艺来完成；源极与浮栅之间的耦合面积可以通过增加浮栅在竖直方向上的厚度来实现，从而提高该器件的写入能力。相比与传统结构，本结构无论在擦除的耦合能力方面还是在写入的耦合能力方面都更加容易控制，也更容易使整个存储单元的面积更容易作小。

进一步，所述的分栅型埋入式浮栅的非易失性存储器，由于浮栅结构埋入半导体衬底里面，加大了载流子在源极与漏极之间的运动的距离，从而有利于增加沟道的有效距离，避免了小尺寸下的MOS管的短沟道效应；

再进一步，在一定的沟道长度的设计条件下，这种埋入式的栅极结构有利于缩小存储器单元结构的尺寸，并且有利于减少该存储器结构纵向结构的厚度，进一步减少该存储器单元在三维结构上的尺寸。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种分栅型埋入式浮栅的非易失性存储器的制作方法，包括：

在所述开口内侧壁形成偏移侧墙；

去除所述偏移侧墙；

在所述刻蚀阻挡层的开口内壁形成隧道氧化层；

在两个分离的结构单元的内侧壁形成第二绝缘层；

在两个分离的结构单元之间的间隙中填充第二传导层；

去除刻蚀阻挡层；

2.根据权利要求1所述的分栅型埋入式浮栅的非易失性存储器的制作方法，其特征在于，在所述的刻蚀阻挡层上形成开口之后，还包括以刻蚀阻挡层为掩膜，在半导体衬底内进行第三离子注入，形成阱区域，以及第四离子注入，以调节所述非易失性存储器的阈值电压的工艺步骤。

3.根据权利要求1所述的分栅型埋入式浮栅的非易失性存储器的制作方法，其特征在于，所述的第二传导层的材料为多晶硅。

4.根据权利要求1所述的分栅型埋入式浮栅的非易失性存储器的制作方法，其特征在于，所述的浮栅以及控制栅的材料为多晶硅。

5.根据权利要求1所述的分栅型埋入式浮栅的非易失性存储器的制作方法，其特征在于，所述的衬氧化层，隧道氧化层的材料为氧化硅。

6.根据权利要求1所述的分栅型埋入式浮栅的非易失性存储器的制作方法，其特征在于，所述控制栅极在所述刻蚀阻挡层开口内形成。