CN102201452A

CN102201452A - 非易失性存储器及其制造方法

Info

Publication number: CN102201452A
Application number: CN2011101420209A
Authority: CN
Inventors: 江红
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-05-27
Filing date: 2011-05-27
Publication date: 2011-09-28
Anticipated expiration: 2031-05-27
Also published as: CN102201452B

Abstract

本发明涉及一种非易失性存储器及其制造方法。所述非易失性存储器包括衬底；部分嵌入所述衬底内的两个分离的结构单元，每个结构单元包括依次设置的耦合介质、浮栅、支撑介质和侧壁，所述耦合介质和所述浮栅嵌入所述衬底内，所述侧壁设置于所述两个分离的结构单元之间且贴附所述耦合介质、浮栅、支撑介质；填充在所述两个分离的结构单元之间的耦合传导介质，所述耦合介质、支撑介质和侧壁包围所述浮栅，所述浮栅与所述耦合传导介质隔离；位于所述结构单元外侧的衬底表面的隧道介质；位于所述隧道介质上的控制栅极，所述控制栅极与所述浮栅隔离。本发明的非易失性存储器结构简单，制作方便，有利于进一步的减小存储单元的尺寸。

Description

非易失性存储器及其制造方法

技术领域

本发明涉及一种非易失性存储器及其制造方法，特别涉及一种分栅型埋入式浮栅的非易失性存储器及其制造方法。

背景技术

非易失性存储器(Non-Volatile Memory，NVM)是一种具有MO S晶体管结构的存储单元，因具有可多次进行数据的存入，读取，抹除等特性，且存入的数据在断电之后也不会消失，因此，被广泛应用于个人计算机和电子设备。然而，随着半导体组件朝小型化逐渐发展，存储器的尺寸也随着线宽减少而缩小，连带使得非挥发性存储器中的源极对浮置栅极的耦合率大幅降低。

通常，非易失性存储器一般包括源区、漏区、沟道区、控制栅和浮栅。浮栅结构是非易失性存储单元的MOS晶体管与普通MOS晶体管最主要的区别，其在这种存储单元结构中起到存储电荷的作用，使得存储单元在断电的情况下，依然能够保持多存储的信息，从而使得这种存储器有非易失性的特点。目前，非易失性存储器的浮栅结构包括叠栅和分栅结构。

如附图1所示，为现有的一种分栅结构的非易失性存储器的结构示意图。所述的非易失性存储器包括：半导体衬底10；位于半导体衬底10上的两个分离的结构单元。所述结构单元包括依次位于半导体衬底10上的耦合介质层11、浮栅12、隔离介质层13和支撑介质层14，其中所述的浮栅外侧面为尖角形状；位于两个分离的结构单元之间的半导体衬底10内的源极17；位于两个分离的耦合介质层11、浮栅12、隔离介质层13内侧别的第一侧壁层15；填充两个分离的结构单元之间的间隙的耦合传导层16；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底10上，呈L型的隧道介质层18；位于L型隧道介质层18外侧的控制栅极19；位于控制栅极19外侧半导体衬底10内的漏极20。

随着非易失性存储器尺寸的变小，浮栅的尺寸也随之变小，在其他条件不变的情况下，源极对浮栅的耦合面积减小，从而影响非易失性存储单元编程的能力，导致非易失性存储单元性能下降。

发明内容

本发明的目的在于提供一种能够解决上述问题的非易失性存储器。

本发明的另一目的在于提供一种上述非易失性存储器的制造方法。

一种非易失性存储器，包括：衬底；部分嵌入所述衬底内的两个分离的结构单元，每个结构单元包括耦合介质、浮栅、支撑介质和侧壁，所述耦合介质、浮栅、支撑介质依次设置，所述耦合介质和所述浮栅嵌入所述衬底内，所述侧壁设置于所述两个分离的结构单元之间且贴附所述耦合介质、浮栅、支撑介质；耦合传导介质，所述耦合传导介质填充在所述两个分离的结构单元之间，所述耦合介质、支撑介质和侧壁包围所述浮栅，所述浮栅与所述耦合传导介质隔离；位于所述结构单元外侧的衬底表面的隧道介质；位于所述隧道介质上的控制栅极，所述控制栅极与所述浮栅隔离。

上述非易失性存储器优选的一种技术方案，所述非易失性存储器还包括设置于所述衬底内且位于两个所述结构单元之间的源极。

上述非易失性存储器优选的一种技术方案，所述非易失性存储器还包括设置于所述衬底内且位于所述控制栅极外侧的漏极。

上述非易失性存储器优选的一种技术方案，所述浮栅的表面高于所述衬底的表面。

上述非易失性存储器优选的一种技术方案，所述非易失性存储器还包括设置于所述隧道介质和控制栅极外侧的所述衬底表面的另一侧壁，该侧壁贴附所述隧道介质和控制栅极。

一种非易失性存储器的制造方法，包括如下步骤：形成衬底及依次位于所述衬底表面的隧道介质层、控制栅极层、刻蚀阻挡层；刻蚀所述刻蚀阻挡层、控制栅极层、隧道介质层和衬底，在所述刻蚀阻挡层、控制栅极层、隧道介质层形成开口，在所述衬底内形成沟槽；在所述沟槽内壁及所述开口的侧壁形成耦合介质层，在所述耦合介质层内嵌入浮栅；在所述开口侧壁形成位于所述浮栅表面的两个分离的第一支持介质层；以所述刻蚀阻挡层和所述第一支撑介质层为掩摸，刻蚀所述浮栅和耦合介质层形成两个分离的结构单元；在所述两个分离的结构单元之间形成贴附所述耦合介质层、浮栅、第一支撑介质层的侧壁层；在所述两个分离的结构单元之间填充耦合传导层，所述浮栅与所述耦合传导层隔离；去除所述刻蚀阻挡层，在所述开口侧壁的耦合介质层的外侧、所述控制栅极层上形成贴附耦合介质层的第二支撑介质层；以所述第二支撑介质层为掩膜刻蚀所述隧道介质层、控制栅极层，形成控制栅极和隧道介质，所述控制栅极与所述浮栅隔离。

上述方法优选的一种技术方案，刻蚀所述隔离介质层、浮栅形成两个分离的结构单元后，以所述刻蚀阻挡层和所述第一支撑介质层为掩摸，在所述衬底内进行离子注入，形成所述非易失性存储器的存储单元的源极。

上述方法优选的一种技术方案，形成所述控制栅极后，在所述控制栅极外侧的衬底内进行离子注入，形成所述非易失性存储器的存储单元的漏极。

上述方法优选的一种技术方案，形成所述控制栅极后，在所述隧道介质和控制栅极外侧的所述衬底表面形成另一侧壁层，该侧壁层贴附所述隧道介质和控制栅极。

上述方法优选的一种技术方案，所述耦合介质层、第一、第二支撑介质层、侧壁层和隧道介质层中的至少一种的材料为氧化硅。

与现有技术相比，本发明的非易失性存储器将浮栅埋入衬底中，加大了载流子在源极与漏极之间的运动距离，从而有利于增加沟道的有效距离，避免了小尺寸下的MOS管的短沟道效应。且这种埋入式的浮栅的非易失性存储器的结构简单，制作方便，有利于进一步的减小存储单元的尺寸。此外，以所述第二支撑介质层为掩膜刻蚀所述隧道介质层、控制栅极层，形成控制栅极的方法，可以更加简单精确地控制所述控制栅极的长度，从而稳定并优化该器件的性能。

附图说明

图1是一种现有技术的分栅结构的非易失性存储器的结构示意图。

图2是本发明的非易失性存储器的结构示意图。

图3到图15是本发明的非易失性存储器的制造方法的分步骤示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

请参阅图2，图2是本发明的非易失性存储器的结构示意图。所述非易失性存储器包括衬底21、部分嵌入所述衬底21内的两个分离的结构单元、设置于所述衬底21内的两个所述结构单元之间的源极28、填充在所述两个分离的结构单元之间的耦合传导介质30、设置于所述结构单元外侧的衬底21表面的隧道介质22、设置于所述隧道介质22上的控制栅极23、设置于所述隧道介质22和控制栅极23外侧的所述衬底21表面的侧壁31及设置于所述衬底21内的位于所述控制栅极23外侧的漏极32。

每个结构单元包括耦合介质25、浮栅26、支撑介质27和侧壁29。所述耦合介质25、浮栅26、支撑介质27从下而上依次设置。所述耦合介质25和所述浮栅26嵌入所述衬底21内。所述侧壁29设置于所述两个分离的结构单元之间且贴附所述耦合介质25、浮栅26、支撑介质27。优选的，所述浮栅26的表面高于所述衬底21的表面。所述耦合介质25、支撑介质27和侧壁29包围所述浮栅26，从而使得所述浮栅26与所述耦合传导介质30、控制栅极23隔离。

下面结合图3到图15，分步骤详细说明上述非易失性存储器的制造方法：

提供衬底21，在所述衬底21上依次沉积隧道介质层22、控制栅极层23、刻蚀阻挡层24，如图3所示。优选的，所述衬底21的材料为单晶、多晶或者非晶结构的硅或者硅锗(SiGe)，也可以是绝缘体上的硅(SOI)，所述刻蚀阻挡层24的材料为氮化硅。所述衬底21内形成有用于隔离有源区的隔离结构，所述隔离结构优选的为浅沟槽隔离结构(STI)。本发明的非易失性存储器的一个存储单元(Cell)即形成于两个相邻的隔离结构之间。所述隧道介质层22为绝缘材料，优选的，为氧化硅。所述控制栅极23的材料为多晶硅或者掺杂金属杂质的多晶硅。形成所述隧道介质层22、控制栅极层23、刻蚀阻挡层24的方法可以是本领域技术人员熟知的任何现有技术，在此不再详细描述。

刻蚀所述刻蚀阻挡层24、控制栅极层23、隧道介质层22和衬底21，在所述刻蚀阻挡层24、控制栅极层23、隧道介质层22形成开口，在所述衬底21内形成沟槽，如图4所述。形成所述开口的工艺可以是本领域技术人员熟知的任何一种现有技术，例如：采用旋涂工艺在所述刻蚀阻挡层24上形成光刻胶层，然后采用曝光，显影工艺处理所述光刻胶层，去除设定区域上的光刻胶，形成光刻胶的开口，最后以光刻胶为掩膜，刻蚀所述刻蚀阻挡层24、控制栅极层23、隧道介质层22。刻蚀所述衬底21形成沟槽的工艺可以为干法刻蚀，形成的沟槽深度略低于所述耦合介质层25和所述浮栅26的厚度和，即所述浮栅26的表面高于所述衬底21的表面。

在所述沟槽内壁及所述开口的侧壁形成耦合介质层25，在所述耦合介质层25内嵌入浮栅26，如图5、图6所示。所述耦合介质层25用于电绝缘所述衬底21和所述浮栅26，材料可以为氧化硅或者氮氧化硅(SiNO)或者氧化铪或者氧化铝或者氧化锆。所述耦合介质层25的制作工艺可以为化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)工艺或者热氧化法等。所述浮栅26的材料可以为多晶硅或者掺杂金属杂质的多晶硅。形成所述浮栅26的方法包括化学气相沉积、物理气相沉积(PVD)、等离子体增强型化学气相沉积工艺。通常在采用化学气相沉积工艺沉积所述浮栅26后，还要对所述浮栅26进行化学机械抛光工艺，以去除沟槽上部的浮栅部分。

在所述开口侧壁形成位于所述浮栅26表面的两个分离的第一支持介质层27，如图7所示。优选的，所述第一支持介质层27的外围轮廓为弧形，其工艺与半导体工艺中侧墙的形成工艺近似，例如，在所述的开口内沉积绝缘材料，然后采用等离子刻蚀工艺刻蚀所述绝缘材料，所述的等离子体刻蚀工艺中同时进行化学刻蚀和物理轰击，去除开口中间部分的绝缘材料，刻蚀工艺完成后，就会在开口的两个侧壁形成弧形支撑介质。优选的，所述支撑介质27的材料为氧化硅、氮化硅、氮氧化硅中的任何一种或者几种组合。

以所述刻蚀阻挡层24和所述第一支撑介质层27为掩摸，刻蚀所述浮栅26和耦合介质层25直至暴露出沟槽底部以形成两个分离的结构单元，如图8所示。所述刻蚀工艺可以为等离子干法刻蚀或者反应离子刻蚀，也可以选用湿法刻蚀工艺等本领域人员熟知的技术，在此不再详细描述。

以所述刻蚀阻挡层24和所述第一支撑介质层27为掩摸，在所述衬底21内进行离子注入，形成所述非易失性存储器的存储单元的源极28，如图9所示。所述离子可以为包含第三主族元素或者第五主族元素的离子，例如硼离子、磷离子、砷离子、氟化硼离子等。根据衬底21中阱的掺杂类型以及所述非易失性存储器的类型，可以选取不同的掺杂离子，具体的注入工艺也可以根据工艺设计的需要进行调整。

在所述两个分离的结构单元之间形成贴附所述耦合介质层25、浮栅26、第一支撑介质层27的侧壁层29，如图10所示。所述耦合介质层25、第一支撑介质层27和侧壁层29包围所述浮栅26以隔离所述浮栅26。所述侧壁层29的材料为氧化硅、氮化硅、氮氧化硅中的任何一种或者几种组合。优选的，在垂直于沟道长度方向上，所述侧壁层29的高度大于所述耦合介质层25、浮栅26、隔离介质层25的高度，但略小于所述耦合介质层25、浮栅26、第一支撑介质层27的高度。

在所述两个分离的结构单元之间填充耦合传导层30，所述浮栅26与所述耦合传导层39隔离，如图11所示。所述耦合传导层30与所述源极28电性接触。由于所述耦合介质层25、第一支撑介质层27和侧壁层29包围所述浮栅26，所述耦合传导层30与所述浮栅26隔离。所述耦合传导层30的材料为N型或者P型掺杂的多晶硅或者掺杂金属杂质的多晶硅，其掺杂类型原则上与衬底21以及浮栅26的掺杂类型相同，制作工艺可以先采用化学气相沉积工艺在两个分离的结构单元之间的间隙中填充掺杂的多晶硅材料，随后采用CMP工艺处理所述多晶硅材料，直至露出部分第一支撑介质层27。

去除所述刻蚀阻挡层24，如图12所示。去除所述刻蚀阻挡层24的工艺可以为采用湿法刻蚀工艺，所述湿法刻蚀采用的刻蚀剂可以为热磷酸。

在所述开口的侧壁的耦合介质层25的外侧、所述控制栅极层23上形成贴附所述耦合介质层25的第二支撑介质层31，如图13所示。所述第二支撑介质层31的形成方法跟所述第一支撑介质层27的形成方法类似，在此不再详细描述。

以所述第二支撑介质层31为掩膜刻蚀所述隧道介质层22、控制栅极层23，形成控制栅极和隧道介质，所述控制栅极与所述浮栅隔离。如图14所示。所述隧道介质层22作为分栅型埋入式浮栅的非易失性存储器的隧道介质层，以实现存储器的读写等编程操作。所述刻蚀工艺为本领域人员熟知的技术，在此不再详细描述。

去除所述第二支撑介质层31，在所述控制栅极23外侧的衬底21内进行离子注入，形成所述非易失性存储器的存储单元的漏极32，如图15所示。所述形成漏极32的工艺可以是本领域技术人员熟知的任何现有技术，可以参考源极28的形成工艺，在此不再详细描述。在所述隧道介质22和控制栅极23外侧的所述衬底21表面形成另一侧壁层31，该侧壁层31贴附所述隧道介质22和控制栅极23。所述侧壁层31的形成方法跟侧壁层29的形成方法类似，在此不再详细描述。

与现有技术相比，本发明的非易失性存储器将浮栅26埋入衬底21中，加大了载流子在源极28与漏极32之间的运动距离，从而有利于增加沟道的有效距离，避免了小尺寸下的MOS管的短沟道效应。且这种埋入式的浮栅的非易失性存储器的结构简单，制作方便，有利于进一步的减小存储单元的尺寸。此外，以所述第二支撑介质层为掩膜刻蚀所述隧道介质层、控制栅极层，形成控制栅极的方法，可以更加简单精确地控制所述控制栅极的长度，从而稳定并优化该器件的性能。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种非易失性存储器，其特征在于，包括：

衬底；

部分嵌入所述衬底内的两个分离的结构单元，每个结构单元包括耦合介质、浮栅、支撑介质和侧壁，所述耦合介质、浮栅、支撑介质依次设置，所述耦合介质和所述浮栅嵌入所述衬底内，所述侧壁设置于所述两个分离的结构单元之间且贴附所述耦合介质、浮栅、支撑介质；

耦合传导介质，所述耦合传导介质填充在所述两个分离的结构单元之间，所述耦合介质、支撑介质和侧壁包围所述浮栅，所述浮栅与所述耦合传导介质隔离；

隧道介质，所述隧道介质位于所述结构单元外侧的衬底表面；

控制栅极，所述控制栅极位于所述隧道介质上，所述控制栅极与所述浮栅隔离。

2.如权利要求1所述的非易失性存储器，其特征在于，所述非易失性存储器还包括设置于所述衬底内且位于两个所述结构单元之间的源极。

3.如权利要求1所述的非易失性存储器，其特征在于，所述非易失性存储器还包括设置于所述衬底内且位于所述控制栅极外侧的漏极。

4.如权利要求1所述的非易失性存储器，其特征在于，所述浮栅的表面高于所述衬底的表面。

5.如权利要求1所述的非易失性存储器，其特征在于，所述非易失性存储器还包括设置于所述隧道介质和控制栅极外侧且在所述衬底表面的另一侧壁，该侧壁贴附所述隧道介质和控制栅极。

6.一种非易失性存储器的制造方法，其特征在于，包括如下步骤：

形成衬底及依次位于所述衬底表面的隧道介质层、控制栅极层、刻蚀阻挡层；

刻蚀所述刻蚀阻挡层、控制栅极层、隧道介质层和衬底，在所述刻蚀阻挡层、控制栅极层、隧道介质层形成开口，在所述衬底内形成沟槽；

在所述沟槽内壁及所述开口的侧壁形成耦合介质层，在所述耦合介质层内嵌入浮栅；

在所述开口侧壁形成位于所述浮栅表面的两个分离的第一支持介质层；

以所述刻蚀阻挡层和所述第一支撑介质层为掩摸，刻蚀所述浮栅和耦合介质层形成两个分离的结构单元；

在所述两个分离的结构单元之间形成贴附所述耦合介质层、浮栅、第一支撑介质层的侧壁层；

在所述两个分离的结构单元之间填充耦合传导层，所述浮栅与所述耦合传导层隔离；

去除所述刻蚀阻挡层，在所述开口的侧壁的耦合介质层的外侧且在所述控制栅极层上形成贴附所述耦合介质层的第二支撑介质层；

以所述第二支撑介质层为掩膜刻蚀所述隧道介质层、控制栅极层，形成控制栅极和隧道介质，所述控制栅极与所述浮栅隔离。

7.如权利要求6所述的非易失性存储器的制造方法，其特征在于，刻蚀所述隔离介质层、浮栅形成两个分离的结构单元后，以所述刻蚀阻挡层和所述第一支撑介质层为掩摸，在所述衬底内进行离子注入，形成所述非易失性存储器的存储单元的源极。

8.如权利要求6所述的非易失性存储器的制造方法，其特征在于，形成所述控制栅极后，在所述控制栅极外侧的衬底内进行离子注入，形成所述非易失性存储器的存储单元的漏极。

9.如权利要求6所述的非易失性存储器的制造方法，其特征在于，形成所述控制栅极后，在所述隧道介质和控制栅极外侧的所述衬底表面形成另一侧壁层，该侧壁层贴附所述隧道介质和控制栅极。

10.如权利要求6所述的非易失性存储器的制造方法，其特征在于，所述耦合介质层、第一、第二支撑介质层、侧壁层和隧道介质层中的至少一种的材料为氧化硅。