TWI543301B - 用於分裂閘極非依電性記憶體胞元之自我對準源極的形成技術 - Google Patents
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- 230000015572 biosynthetic process Effects 0.000 title description 7
- 125000006850 spacer group Chemical group 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 26
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 claims description 20
- 229910003468 tantalcarbide Inorganic materials 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 3
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 238000003763 carbonization Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 2
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 16
- 238000002955 isolation Methods 0.000 description 12
- 239000012212 insulator Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- UNASZPQZIFZUSI-UHFFFAOYSA-N methylidyneniobium Chemical compound [Nb]#C UNASZPQZIFZUSI-UHFFFAOYSA-N 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 229910052727 yttrium Inorganic materials 0.000 description 2
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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- Chemical & Material Sciences (AREA)
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Description
本申請案係請求在2013年7月5日提申之美國臨時專利申請案案號61/843,189之優先權權益，其揭露在此併入本案作為參考。
本發明係關於非依電性快閃記憶體胞元的製造技術。
分裂閘極非依電性快閃記憶體胞元是習知技術，包含該等具有一選擇閘極、一浮動閘極、一控制閘極及一抹除閘極之快閃記憶體胞元。例如，美國專利7,927,994號案揭露該等記憶體胞元的形成技術，此專利因各種目的而併入本案作為參考。
專利’994號的第3L圖顯示源極區16是被形成於一基板中，而介於兩浮動閘極間且於抹除閘極24之下。專利’994號敘述並顯示(在第3G圖中)源極區16是藉由離子植入而形成於一對閘極堆疊之間，每個閘極堆疊包括一浮動閘極、一控制閘極、絕緣層及側壁間隔物(包括用於定義浮動閘極內側壁的相同側壁間隔物)。該植入基板中的源極區是被相對的浮動閘極的內邊緣(及位於浮動閘極上的
側壁間隔物，該等側壁間隔物經由多晶矽蝕刻而定義該等浮動閘極的內邊緣)所限制與定義。
第1圖是使用專利’994號的技術所形成的記憶體陣列的頂視圖。淺溝槽(STI)隔離區10是被設置於包含記憶體胞元的主動區列12之間。控制閘極線14與源極線16平行延伸。控制閘極線14與源極線16之間的間隔18(即CG-to-SL間隔18)必須要夠寬以避免相鄰的浮動閘極短路。間隔18取決於控制閘極14與源極線16之間的對準。如果控制閘極14未於一方向對準於源極線16，將使得間隔18一邊較大且另一邊較小，且可能會導致兩較小CG-to-SL間隔的相鄰浮動閘極之間的漏電。一足夠的CG-to-SL間隔18必須被保持以避免此漏電發生。由於控制閘極線14與源極線16之間的對準失誤問題，此間隔很難縮小。此外，源極線16的寬度取決於頸部間隔24，頸部間隔24因微影定義、複雜的擴散(主動性)OPC(光學鄰近修正)的圖案而可能會改變，且其通常被需要以更佳地定義隔離區10的轉角區20，且因此SL頸部區22及SL頸部間隔24係依據臨界尺寸以經控制的方式被縮小。
需要以一更有助於縮小記憶體胞元陣列之尺寸的方式形成源極區。
前述的問題與需求可被具有一對相隔的導電浮動閘極的記憶體裝置所解決，該等浮動閘極包括彼此相向的內側壁，其中該等浮動閘極被設置於一第一導電型態的
基板之上且與該基板絕緣；一對相隔的導電控制閘極，其各自被設置於浮動閘極之一上且與浮動閘極絕緣，其中每一控制閘極包括相對的內側壁及外側壁，且其中控制閘極的的內側壁彼此相向；一對絕緣材料的第一間隔物，其沿控制閘極的的內側壁延伸且被設置於浮動閘極之上，其中浮動閘極的內側壁是對準於該對第一間隔物的側表面；一對絕緣材料的第二間隔物，其各自沿其中一第一間隔物及其中一浮動閘極的內側壁延伸；一被形成於基板中的溝槽，其具有與該對第二間隔物的側表面對準的側壁；設置於溝槽中之碳化矽；植入於碳化矽中之材料，於該碳化矽中形成一具有第二導電型態的第一區域。
一形成記憶體胞元的方法，包括於一基板上形成一絕緣於該基板之導電層，該基板有一第一導電形態；於該導電層上形成一對絕緣於該導電層且相隔的導電控制閘極，其中每一導電控制閘極包括相對的內側壁與外側壁，且其中該內側壁彼此相向；於導電層上並沿著內側壁形成一對絕緣材料的第一間隔物；進行該導電層的蝕刻以形成一對導電層的浮動閘極，其中浮動閘極包括彼此相向且與該對第一間隔物側表面對準的內側壁；形成一對絕緣材料的第二間隔物，各自沿著其中一第一間隔物及其中一浮動閘極的內側壁延伸；於該基板中形成一溝槽，其中該溝槽具有對準於該對第二間隔物側表面的側壁；於溝槽中形成碳化矽；及於碳化矽中植入一材料以於其中形成一具有第二導電形態之第一區域。
藉由檢閱說明書、申請專利範圍及附加的圖示，本發明的其他目的及特徵將變得明顯。
10‧‧‧淺溝槽隔離區
12‧‧‧主動區
14‧‧‧控制閘極線(控制閘極)
16‧‧‧源極線
18‧‧‧間隔
20‧‧‧角落區
22‧‧‧源極線頸部區
24‧‧‧源極線頸部間隔
30‧‧‧浮動閘極
30a‧‧‧內側壁
32‧‧‧基板
34‧‧‧絕緣層
36‧‧‧控制閘極
36a‧‧‧內側壁
38‧‧‧絕緣體
40‧‧‧二氧化矽
42‧‧‧氮化矽
44‧‧‧間隔物
46‧‧‧淺溝槽隔離物
47‧‧‧氧化物
48‧‧‧間隔物
49‧‧‧光阻
50‧‧‧溝槽
52‧‧‧碳化矽
54‧‧‧氧化層
56‧‧‧光阻
58‧‧‧源極區
60‧‧‧抹除閘極
62‧‧‧字元線閘極
64‧‧‧汲極區
66‧‧‧位元線接點
第1圖為一說明習知技術形成的記憶體胞元陣列之頂視圖。
第2A圖及第2B圖為說明用於本發明之記憶體胞元陣列中的介電質間隔物(DS)及碳化矽(SiC)之頂視圖。
第3A圖至第3G圖為主動區之側剖面圖，描述形成該記憶體胞元陣列之步驟。
第4A圖至第4D圖為隔離區之側剖面圖，描述形成該記憶體胞元陣列之步驟。
本發明為一用來形成源極區的改良技術，使得最小的CG-to-SL擴散間隔被使用(其允許更小的記憶體胞元尺寸)，源極線的臨界尺寸可被更佳地控制，且SL頸部區不需要使用OPC。
第2A及2B圖說明本發明的重要特徵，其包括於源極線形成前，於控制閘極與浮動閘極側壁(不同於專利’994號中用於定義浮動閘極側壁的間隔物)上形成一介電間隔物DS，及在矽基板之溝槽及淺溝槽氧化物隔離區中選擇性磊晶成長碳化矽，該矽基板是暴露於淺溝槽氧化物隔離區的底部。第2A圖說明控制閘極形成後，但源極線形成前之陣列。第2B圖說明一控制閘極側壁間隔物DS形成
後，及碳化矽被成長於源極線區域溝槽內之後的陣列。
第3A到3G圖是沿著第2A圖及第2B圖所示的A-A線(於主動區中)的剖面圖，且第4A到4D圖是沿著第2A圖及第2B圖所示的B-B線(於隔離區中)的剖面圖，說明形成記憶體陣列的步驟。第3A圖相當於一類似於專利’994號的第3G圖的結構，但是在離子植入以形成源極區之前。浮動閘極30被形成於一矽基板32上且藉由一絕緣層34(例如二氧化矽)與矽基板32絕緣。一控制閘極36被形成於每一浮動閘極30之上，且與每一浮動閘極30絕緣。該控制閘極36具有彼此相向的內側壁36a。一絕緣體38(也被稱為一硬式光罩絕緣體)被形成於每一控制閘極36之上。二氧化矽40及氮化矽42被形成於控制閘極36及絕緣體38之側邊上。氧化物間隔物44被沿著控制閘極36及絕緣體38之側邊(包括內側壁36a)形成。間隔物的形成是習知技術，且包含於一結構輪廓上沉積一材料，接著進行一非等向性蝕刻製程，藉此移除該結構水平表面的材料，而該結構垂直方向表面上的材料(具有一圓弧上表面)大多保持完整。一多晶矽蝕刻被執行，其使用間隔物44去定義該浮動閘極30之彼此相向的內側壁30a。第4A圖顯示位於隔離區10內的結構，該結構被形成於淺溝槽(STI)隔離物46(例如二氧化矽)之上。該結構缺乏位於隔離區10中的浮動閘極30。
如第3B圖及第4B圖所示，氧化間隔物48接著被形成於該結構之側邊上(藉由氧化物沉積及非等向性氧化物蝕刻)。內面區內的間隔物48沿著間隔物44及浮動閘極
30的內側壁30a延伸。較佳地，一計時(定時)蝕刻係使用於形成間隔物，以於基板32上殘留一層氧化物47。使用光阻塗佈及微影曝光和顯影技術，於每一結構外半部之上(即僅於一部分的硬式光罩絕緣體38之上)形成光阻49。矽、氮化物及氧化物蝕刻被用以蝕刻硬式光罩絕緣體38、間隔物44及48、氮化物42及氧化物40之暴露的部分，並且於矽基板32的主動區及隔離區中的淺溝槽隔離物46中形成一溝槽50。例如，執行一蝕刻(其轉換矽、氮化物及氧化物之間的氣體，且矽、氮化物及氧化物係透過此蝕刻而被部分蝕刻)可達到預期的結果，於主動區及隔離區中形成有1000埃到1500埃之例示性溝槽深度。產生的結構被顯示於第3C圖及第4C圖中。
光阻49接著被移除。如第3D圖及第4D圖所示，一磊晶成長係於低溫(例如450℃到600℃之間)下執行，以於溝槽50中成長一碳化矽層52(例如由底部往上成長)直到該溝槽50被實質地填滿。
一氧化層沉積接著被執行以於該結構上形成一氧化層54。光阻56被形成於該結構上且被圖案化以暴露該結構的內部。如第3E圖所示，接著於該碳化矽中(介於間隔物48及形成於其上的氧化層54之間)執行一源極線離子植入(如箭頭所示)，然後進行一退火製程以擴散N+植入摻雜物而形成該最後源極區58。
移除光阻56。如第3F圖所示，一多晶矽沉積，及一多晶矽與硬式光罩絕緣體38的CMP(化學機械研磨)，
被用以形成位於該對控制閘極36間的抹除閘極60，及位於該控制閘極36之外側上的字元線閘極62。一接續的離子植入步驟係被執行，以在靠近字元線閘極62外側壁的基板32中形成汲極區64，接著形成額外絕緣體及金屬層沉積且進行圖案化以形成位元線接點66。最終的結構被顯示於第3G圖中。
該源極區形成技術是有利的，因為該介電間隔物48(與間隔物44相隔且用於定義浮動閘極的內邊緣)定義一狹窄的空間供溝槽50形成於其中且於其中源極植入物滲入該碳化矽52。該碳化矽被選擇性地成長於矽溝槽中，接著進行源極離子植入及退火以形成該自行對準的源極線。碳化矽(SiC)的磊晶成長溫度遠低於習知矽(Si)的磊晶成長溫度。極低的碳化矽熱預算將邏輯元件植入摻雜物之再分布的影響降到最低，該邏輯元件是在碳化矽成長之前被製造。間隔物48連同碳化矽52提高了CG-to-SL間隔的控制(且增加CG-to-SL相對值)。本發明的CG-to-SL間隔不會像習知快閃記憶體胞元一樣取決於CG到SL的對準。
應被瞭解的是本發明不限於上述及此處描述的實施例，而是包括任何及所有落入之請求項之範圍的潛在變化。例如，本發明的參考文獻並不意於限制任何請求項或任何請求項名詞的範圍，但僅是參照一個或多個請求項所涵蓋的一個或多個特徵。前述的材料、製程及數字範例僅為例示，且不應被視為限制申請專利範圍。最後，單層的材料可以相同或相似的材料而形成多層，且反之亦然。
應被注意的是，本文中所使用的，術語”上方”、”上”與”沿著”各自涵蓋”直接位於其上”(無中間材料、元件或空間置於其等之間)和”間接位於其上”(於其等間置有中間材料、元件或空間)。同樣地，術語”相鄰”涵蓋”直接相鄰”(無中間材料、元件或空間置於其等之間)和”間接相鄰”(於其等間置有中間材料、元件或空間)。例如，形成一元件於”基板上方”或”沿著板體”可包含直接形成該元件於基板上而其間沒有中間材料/元件，以及間接地於基板上形成該元件而其間有一或多個中間材料/元件。
10‧‧‧淺溝槽隔離區
12‧‧‧主動區
14‧‧‧控制閘極線
16‧‧‧源極線
18‧‧‧間隔
20‧‧‧角落區
22‧‧‧源極線頸部區
24‧‧‧源極線頸部間隔
Claims (11)
- 一種用於形成記憶體胞元的方法，其包含：於具有第一導電型態的一基板上方形成與該基板絕緣的一導電層；於該導電層上方形成與該導電層絕緣且隔開的一對導電控制閘極，其中每一控制閘極包括相對的內側壁與外側壁，且其中該等內側壁係彼此相向；沿著該等內側壁並在該導電層上方形成一對絕緣材料的第一間隔物；對該導電層執行一蝕刻程序以形成一對導電層的浮動閘極，其中該等浮動閘極包括彼此相向且與該對第一間隔物的側表面對準的內側壁；形成一對絕緣材料的第二間隔物，其各沿該等第一間隔物中之一者及沿著該等浮動閘極中之一者的該內側壁延伸；形成一溝槽到該基板中，其中該溝槽具有與該對第二間隔物的側表面對準的側壁；於該溝槽中形成碳化矽；及於該碳化矽中植入一材料以於其中形成具有第二導電型態的一第一區域。
- 如請求項1之方法，其更包含：於每一控制閘極上形成一塊狀絕緣材料，其中該第一及第二間隔物各至少部分沿著塊狀絕緣材料中之一 者延伸。
- 如請求項1之方法，其更包含：於每一控制閘極與該對第一間隔物中之一者間形成二氧化矽及氮化矽。
- 如請求項1之方法，其更包含：執行一退火製程以使該碳化矽中被植入的材料擴散。
- 如請求項1之方法，其更包含：形成一導電材料抹除閘極配置於該第一區域上方且與該第一區域絕緣。
- 如請求項1之方法，其更包含：形成一對字元線閘極，各字元線閘極係配置鄰近該等外側壁中之一者及該基板且與其絕緣。
- 一種記憶體裝置，其包含：一對隔開的導電浮動閘極，其包括彼此相向的內側壁，其中該等浮動閘極係配置於一第一導電型態的基板上方並與該基板絕緣；一對隔開之導電控制閘極，其各配置於該等浮動閘極中之一者上方並與其絕緣，其中每一控制閘極包括相對的內側壁與外側壁，且其中該等控制閘極的該等內側壁係彼此相向；一對絕緣材料的第一間隔物，其治該等控制閘極的該等內側壁延伸且配置於該等浮動閘極上方，其中該等浮動閘極的該等內側壁與該對第一間隔物的側表面對 準；一對絕緣材料的第二間隔物，每一第二間隔物沿該等第一間隔物中之一者及沿該等浮動閘極中之一者的內側壁延伸；一溝槽，其係形成到該基板中並具有與該對第二間隔物之側表面對準的側壁；碳化矽，其係設置於該溝槽中；及植入於該碳化矽中之材料，其於該碳化矽中形成具有第二導電型態的一第一區域。
- 如請求項7之記憶體裝置，其更包含：一對塊狀絕緣材料，其各配置於該等控制閘極中之一者上方，其中該等第一間隔物及該等第二間隔物各至少部分沿著該等塊狀絕緣材料中之一者延伸。
- 如請求項7之記憶體裝置，其更包含：二氧化矽與氮化矽，其係配置於每一控制閘極與該對第一間隔物中之一者之間。
- 如請求項7之記憶體裝置，其更包含：一導電材料的抹除閘極，其係配置於該第一區域上方並與該第一區域絕緣。
- 如請求項7之記憶體裝置，其更包含：一對字元線閘極，各字元線閘極係配置鄰近該等外側壁中之一者及該基板且與其絕緣。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361843189P | 2013-07-05 | 2013-07-05 | |
| US14/319,893 US9484261B2 (en) | 2013-07-05 | 2014-06-30 | Formation of self-aligned source for split-gate non-volatile memory cell |
| PCT/US2014/045003 WO2015002923A1 (en) | 2013-07-05 | 2014-07-01 | Formation of self-aligned source for split-gate non-volatile memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201511182A TW201511182A (zh) | 2015-03-16 |
| TWI543301B true TWI543301B (zh) | 2016-07-21 |
Family
ID=52132186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103123178A TWI543301B (zh) | 2013-07-05 | 2014-07-04 | 用於分裂閘極非依電性記憶體胞元之自我對準源極的形成技術 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US9484261B2 (zh) |
| EP (1) | EP3017476B1 (zh) |
| JP (1) | JP6189535B2 (zh) |
| KR (1) | KR101813820B1 (zh) |
| CN (1) | CN105453271B (zh) |
| TW (1) | TWI543301B (zh) |
| WO (1) | WO2015002923A1 (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9691883B2 (en) * | 2014-06-19 | 2017-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Asymmetric formation approach for a floating gate of a split gate flash memory structure |
| US9761596B2 (en) * | 2015-02-02 | 2017-09-12 | Iotmemory Technology Inc. | Non-volatile memory and manufacturing method thereof |
| US9634019B1 (en) * | 2015-10-01 | 2017-04-25 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal gate, and method of making same |
| US9634020B1 (en) * | 2015-10-07 | 2017-04-25 | Silicon Storage Technology, Inc. | Method of making embedded memory device with silicon-on-insulator substrate |
| CN107293546B (zh) * | 2016-04-08 | 2020-09-04 | 硅存储技术公司 | 减小型分裂栅非易失性闪存单元及其制造方法 |
| CN107305892B (zh) | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| US9985042B2 (en) * | 2016-05-24 | 2018-05-29 | Silicon Storage Technology, Inc. | Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells |
| TWI677077B (zh) | 2016-07-06 | 2019-11-11 | 聯華電子股份有限公司 | 非揮發性記憶體裝置以及其製作方法 |
| US10943996B2 (en) * | 2016-11-29 | 2021-03-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor device including non-volatile memories and logic devices |
| US10714634B2 (en) | 2017-12-05 | 2020-07-14 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal control gates and method of making same |
| CN108493190B (zh) * | 2018-03-06 | 2021-03-23 | 上海华虹宏力半导体制造有限公司 | 存储器及其形成方法 |
| KR102178977B1 (ko) | 2018-11-23 | 2020-11-16 | 재단법인대구경북과학기술원 | 광섬유 센서 기반 초정밀 인젝터 |
| CN109712981B (zh) * | 2019-01-02 | 2020-08-25 | 上海华虹宏力半导体制造有限公司 | 存储器及其形成方法 |
| CN109872994B (zh) * | 2019-03-07 | 2021-09-03 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器及其制备方法 |
| CN112086510A (zh) * | 2019-06-13 | 2020-12-15 | 联华电子股份有限公司 | 存储器元件的结构 |
| CN114335186A (zh) * | 2020-09-30 | 2022-04-12 | 硅存储技术股份有限公司 | 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法 |
| KR20240067507A (ko) | 2022-11-09 | 2024-05-17 | 국립창원대학교 산학협력단 | 키워드를 이용한 패러프레이즈 문장 생성장치 및 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163329A (ja) * | 1997-11-27 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6380042B1 (en) * | 2001-02-15 | 2002-04-30 | Winbond Electronics Corp. | Self-aligned contact process using stacked spacers |
| TWI234245B (en) * | 2004-02-13 | 2005-06-11 | Vanguard Int Semiconduct Corp | Fabrication method for flash memories source line and flash memories |
| US7105395B2 (en) | 2004-08-31 | 2006-09-12 | Freescale Semiconductor, Inc. | Programming and erasing structure for an NVM cell |
| US7119396B2 (en) * | 2004-10-08 | 2006-10-10 | Silicon Storage Technology, Inc. | NROM device |
| US8294224B2 (en) * | 2006-04-06 | 2012-10-23 | Micron Technology, Inc. | Devices and methods to improve carrier mobility |
| US7579243B2 (en) * | 2006-09-26 | 2009-08-25 | Freescale Semiconductor, Inc. | Split gate memory cell method |
| US8803217B2 (en) | 2007-03-13 | 2014-08-12 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode |
| US20090039410A1 (en) | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| KR20110087976A (ko) * | 2010-01-28 | 2011-08-03 | 삼성전자주식회사 | 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법 |
| CN102956553B (zh) * | 2011-08-24 | 2014-07-30 | 中芯国际集成电路制造(上海)有限公司 | 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法 |
| US8476169B2 (en) | 2011-10-17 | 2013-07-02 | United Microelectronics Corp. | Method of making strained silicon channel semiconductor structure |
-
2014
- 2014-06-30 US US14/319,893 patent/US9484261B2/en active Active
- 2014-07-01 KR KR1020167003091A patent/KR101813820B1/ko active IP Right Grant
- 2014-07-01 EP EP14742672.0A patent/EP3017476B1/en active Active
- 2014-07-01 JP JP2016524307A patent/JP6189535B2/ja active Active
- 2014-07-01 CN CN201480042961.7A patent/CN105453271B/zh active Active
- 2014-07-01 WO PCT/US2014/045003 patent/WO2015002923A1/en active Application Filing
- 2014-07-04 TW TW103123178A patent/TWI543301B/zh active
-
2016
- 2016-10-06 US US15/287,672 patent/US9659946B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP3017476A1 (en) | 2016-05-11 |
| US20150008451A1 (en) | 2015-01-08 |
| KR101813820B1 (ko) | 2017-12-29 |
| TW201511182A (zh) | 2015-03-16 |
| US20170025424A1 (en) | 2017-01-26 |
| KR20160030240A (ko) | 2016-03-16 |
| US9484261B2 (en) | 2016-11-01 |
| WO2015002923A1 (en) | 2015-01-08 |
| CN105453271B (zh) | 2018-12-07 |
| EP3017476B1 (en) | 2021-05-19 |
| JP2016524342A (ja) | 2016-08-12 |
| US9659946B2 (en) | 2017-05-23 |
| JP6189535B2 (ja) | 2017-08-30 |
| CN105453271A (zh) | 2016-03-30 |
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