JP2016524342A - 分割ゲート型不揮発性メモリセル用の自己整合ソースの形成 - Google Patents

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Abstract

互いに対向する内側側壁を有し、第１の導電型の基板上に配設され、それから絶縁される一対の導電性浮遊ゲートを有するメモリデバイス。浮遊ゲートの１つの上にそれぞれ配設され、それから絶縁され、互いに対向する内側側壁をそれぞれ含む、一対の離間した導電性制御ゲート。制御ゲートの内側側壁に沿って、かつ浮遊ゲートの上に延在する一対の絶縁材の第１のスペーサ。浮遊ゲートの内側側壁は、第１のスペーサの側面と整合する。一対の絶縁材の第２のスペーサは、第１のスペーサの１つに沿って、かつ浮遊ゲートの内側側壁の１つに沿ってそれぞれ延在する。第２のスペーサの側面と整合する側壁を有する基板の中に形成されるトレンチ。トレンチ内に配設されるシリコン炭素。第２の導電型を有する第１の領域を形成するシリコン炭素の中に注入される材料。

Description

（関連出願）
本出願は、２０１３年７月５日に出願された米国特許仮出願第６１／８４３，１８９号の利益を主張する。上記仮出願は、参照により本明細書に組み込まれる。
本発明は、不揮発性フラッシュメモリセルの製造に関する。
分割ゲート型不揮発性フラッシュメモリセルは、当該技術分野において周知であり、選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有するものを含む。例えば、あらゆる目的で参照により組み込まれる米国特許番号第７，９２７，９９４号は、かかるメモリセルの形成について開示する。
この’９９４号特許の図３Ｌは、ソース領域１６が２つの浮遊ゲートの間、かつ消去ゲート２４の下の基板内に形成されることを示す。この’９９４号特許は、ソース領域１６が一対のゲート積層体間でのイオン注入によって形成され、各ゲート積層体は、浮遊ゲート、制御ゲート、絶縁層、及びサイドスペーサ（浮遊ゲートの内側側壁を画定するために使用された同じサイドスペーサを含む）を含むことを説明し、（図３Ｇに）示す。基板へのソース領域の注入は、反対側の浮遊ゲートの内縁（及びポリシリコンエッチングを通じてそれらの縁部を画定するために使用された浮遊ゲートの上のサイドスペーサ）によって限定され、画定される。
図１は、’９９４号特許の技法を使用して形成されたメモリアレイの平面図である。ＳＴＩ分離領域１０は、メモリセルを収容する活性領域１２の列の間に配置される。制御ゲート線１４は、ソース線１６に平行に延在する。制御ゲート線１４とソース線１６との間の空隙部１８（すなわちＣＧ−ＳＬ間空隙部１８）は、隣接する浮遊ゲートの短絡を避けるために十分に広くなければならない。空隙部１８は、制御ゲート１４とソース線１６との間の整合に依存する。制御ゲート１４の位置がソース線１６に対し一方向で不整合である（miss-aligned）場合は、空隙部１８が片側で大きくなり、もう一方の側で小さくなることになり、より小さいＣＧ−ＳＬ間空隙部の隣接する２つの浮遊ゲート間で漏出が生じる恐れがある。この漏出の発生を回避するために十分なＣＧ−ＳＬ間空隙部１８を保持する必要がある。この空隙部は、制御ゲート線１４とソース線１６との間の不整合（miss-alignment）の問題のため減少させることが困難である。加えて、ソース線１６の幅はネックスペース２４に依存し、ネックスペース２４はリソグラフィの精細度及び高度に複雑な拡散の（アクティブな）ＯＰＣ（光近接効果補正）のパターンによって変化する場合があり、このＯＰＣは多くの場合分離領域１０の角部領域２０を、ひいてはＳＬネック領域２２及びＳＬネックスペース２４を、限界寸法収縮のように制御された方法でより良好に画定するために必要である。
メモリセルアレイの寸法の縮小を良好に促進する方法でソース領域を形成する必要が存在する。
前述の問題及び必要は、互いに対向する内側側壁を含む、一対の離間した導電性浮遊ゲートであって、第１の導電型の基板上に配設され、それから絶縁される浮遊ゲートと、浮遊ゲートの１つの上にそれぞれ配設され、それから絶縁される一対の離間した導電性制御ゲートであって、制御ゲートのそれぞれは対向する内側側壁及び外側側壁を含み、制御ゲートの内側側壁は互いに対向する制御ゲートと、制御ゲートの内側側壁に沿って延在し、浮遊ゲートの上に配設される一対の絶縁材の第１のスペーサであって、浮遊ゲートの内側側壁は一対の第１のスペーサの側面と整合する、第１のスペーサと、第１のスペーサの１つに沿って、かつ浮遊ゲートの１つの内側側壁に沿ってそれぞれ延在する、一対の絶縁材の第２のスペーサと、一対の第２のスペーサの側面と整合する側壁を有する基板の中に形成されるトレンチと、トレンチ内に配設されるシリコン炭素と、第２の導電型を内部に有する第１の領域を形成するシリコン炭素の中に埋め込まれた材料と、を有する、メモリデバイスによって処理される。
メモリセルを形成する方法は、第１の導電型を有する基板の上に、それから絶縁される材料の導電層を形成する工程と、その導電層の上に、それから絶縁される一対の離間した導電性制御ゲートを形成する工程であって、制御ゲートのそれぞれは対向する内側側壁及び外側側壁を含み、内側側壁は互いに対向する工程と、内側側壁に沿って、かつ導電層の上に一対の絶縁材の第１のスペーサを形成する工程と、導電層のエッチングを実行して一対の導電層の浮遊ゲートを形成する工程であって、浮遊ゲートは互いに対向し、一対の第１のスペーサの側面と整合する内側側壁を含む工程と、第１のスペーサの１つに沿って、かつ浮遊ゲートの１つの内側側壁に沿ってそれぞれ延在する、一対の絶縁材の第２のスペーサを形成する工程と、基板の中にトレンチを形成する工程であって、トレンチは一対の第２のスペーサの側面と整合する側壁を有する工程と、トレンチ内にシリコン炭素を形成する工程と、シリコン炭素の中に材料を埋め込んで第２の導電型を内部に有する第１の領域を形成する工程と、を含む。
本発明のその他の目的及び特徴は、本明細書、請求項、及び添付の図面を参照することで明らかになる。
従来の方式で形成されたメモリセルアレイを示す平面図である。 本発明のメモリセルアレイで使用される誘電体スペーサＤＳ及びシリコン炭素（ＳｉＣ）を示す平面図である。 本発明のメモリセルアレイで使用される誘電体スペーサＤＳ及びシリコン炭素（ＳｉＣ）を示す平面図である。 活性領域の側断面図であり、メモリセルアレイの形成における工程を示している。 活性領域の側断面図であり、メモリセルアレイの形成における工程を示している。 活性領域の側断面図であり、メモリセルアレイの形成における工程を示している。 活性領域の側断面図であり、メモリセルアレイの形成における工程を示している。 活性領域の側断面図であり、メモリセルアレイの形成における工程を示している。 活性領域の側断面図であり、メモリセルアレイの形成における工程を示している。 活性領域の側断面図であり、メモリセルアレイの形成における工程を示している。 分離領域の側断面図であり、メモリセルアレイの形成における工程を示している。 分離領域の側断面図であり、メモリセルアレイの形成における工程を示している。 分離領域の側断面図であり、メモリセルアレイの形成における工程を示している。 分離領域の側断面図であり、メモリセルアレイの形成における工程を示している。
本発明は、最小限のＣＧ−ＳＬ間拡散空隙部を使用する（より小さいメモリセルの寸法を可能にする）ようにソース領域を形成するための改善された技法であり、ソース線の限界寸法をより良好に制御することができ、ＳＬネック領域に対してＯＰＣは不要である。
図２Ａ及び２Ｂは、本発明の重要な特徴を説明しており、その特徴には、ソース線を形成する前の制御ゲート及び浮遊ゲートの側壁上の誘電体スペーサＤＳ（’９９４号特許における浮遊ゲート側壁を画定するために使用されるスペーサとは異なる）の形成、並びにシリコン基板及びＳＴＩ酸化膜分離領域内の基板シリコンが底部で露出されるトレンチにおけるシリコン炭素（ＳｉＣ）の選択的エピタキシャル成長が挙げられる。図２Ａは、制御ゲート形成後であるがソース線形成前のアレイを説明する。図２Ｂは、制御ゲート側壁スペーサＤＳを形成した後で、ソース線領域内のトレンチにおいてシリコン炭素を成長させた後のアレイを説明する。
図２Ａ及び２Ｂに示すように、図３Ａ〜３Ｇは（活性領域内）Ａ−Ａ線による断面図であり、図４Ａ〜４Ｄは（分離領域内）Ｂ−Ｂ線による断面図であり、メモリアレイを形成する工程を説明している。図３Ａは、’９９４号特許における図３Ｇの構造と同様であるが、ソース領域を形成する注入前の構造に相当する。浮遊ゲート３０は、シリコン基板３２上に形成され、絶縁層３４（例えば、二酸化シリコン）によってそれから絶縁される。制御ゲート３６は、各浮遊ゲート３０の上に形成され、それから絶縁される。制御ゲート３６は、互いに対向する内側側壁３６ａを有する。絶縁体３８（ハードマスク絶縁体とも呼ばれる）は、各制御ゲート３６の上に形成される。二酸化シリコン４０及び窒化ケイ素４２は、制御ゲート３６及び絶縁体３８の側面に形成される。酸化物スペーサ４４は、制御ゲート３６及び絶縁体３８の側面（内側側壁３６ａを含む）に沿って形成される。スペーサの形成は、当該技術分野において既知であり、構造の輪郭上で材料の蒸着の後、異方性エッチング処理を伴い、材料は、構造の水平面から除去される一方で、材料は、（丸みを帯びた上面を有する）構造の垂直に配向した表面上に大部分はそのまま残存する。互いに対向する浮遊ゲート３０の内側側壁３０ａを画定するためにスペーサ４４を使用するポリエッチングを実行した。図４Ａは、分離領域１０内の構造を示しており、これはＳＴＩ絶縁物４６（例えば、二酸化シリコン）の上に形成される。この構造では、分離領域１０における浮遊ゲート３０が欠落している。
酸化物スペーサ４８は、図３Ｂ及び４Ｂに示すように、次いで構造の側面に（酸化物沈着及び酸化物異方性エッチングによって）形成される。内側対向領域内のスペーサ４８は、スペーサ４４に沿って、かつ浮遊ゲート３０の内側対向面３０ａに沿って延在する。好ましくは、スペーサの形成に時間モード（固定モード）エッチングを使用して、基板３２上に酸化物の層４７を残存させる。フォトレジスト４９は、各構造の外側半分の上（すなわち、ハードマスク絶縁体３８の一部のみの上）にフォトレジストコーティング並びにフォトリソグラフィー用露光及び現像によって形成される。シリコン、窒化物、及び酸化物エッチングを使用して、ハードマスク絶縁体３８、スペーサ４４及び４８、窒化物４２並びに酸化物４０の露出した部分をエッチダウンし、活性領域内のシリコン基板３２の中及び分離領域内のＳＴＩ絶縁物４６の中にトレンチ５０も形成する。例えば、途中でシリコン、窒化物、及び酸化物エッチング間でガスを切り換えるエッチングを実行すると、活性領域及び分離領域の両方において典型的な１０００Å〜１５００Åのトレンチの深さで所望の結果を達成することができる。結果得られた構造を図３Ｃ及び４Ｃに示す。
次に、フォトレジスト４９を除去する。エピタキシャル成長は、低温（例えば、４５０℃〜６００℃）で実行され、図３Ｄ及び４Ｄに示すようにトレンチ５０が実質的に充填されるまで、トレンチ５０内でシリコン炭素層５２を成長させる（すなわち、底部から成長させる）。
次に酸化物沈着を実行し、構造上に酸化物層５４を形成する。フォトレジスト５６を、構造上に形成し、パターニングして構造の内側部分を露出させる。次にＳｉＣ（スペーサ４８とその上に形成された酸化物層５４との間）の中への（矢印で示すように）ソース線注入を実行し、次にＮ＋注入ドーパントを拡散する徐冷を行い、図３Ｅに示すように、最終ソース領域５８を形成する。
フォトレジスト５６を除去する。ポリシリコン蒸着、並びにポリシリコン及びハードマスク絶縁体３８のＣＭＰ（化学機械研磨）を使用して、図３Ｆに示すように一対の制御ゲート３６間に消去ゲート６０を、及び制御ゲート３６の外側にワード線ゲート６２を形成する。後続の注入工程を実行してワード線ゲート６２の外側側壁に隣接する基板３２内にドレイン領域６４を形成し、次に追加の絶縁体の形成及びメタライゼーション層蒸着及びパターニングを行い、ビット線コンタクト６６を形成する。最終構造を図３Ｇに示す。
（内側浮遊ゲート縁部を画定するために使用されるスペーサ４４とは別の）誘電体スペーサ４８は、その中にトレンチ５０が形成され、ソース注入がシリコン炭素５２に入り込むより狭い空間を画定するので、このソース領域形成技術は有利である。シリコン炭素をシリコントレンチ内で選択的に成長させた後に、ソースの注入及び徐冷を行い、自己整合ソース線を形成する。シリコン炭素（ＳｉＣ）のエピタキシャル成長温度は、従来のシリコン（Ｓｉ）のエピタキシャル成長温度よりはるかに低い。このはるかに低いシリコン炭素のサーマルバジェットは、論理デバイスの注入ドーパント再分布の影響を最小にし、論理デバイスはシリコン炭素成長の前に製造される。シリコン炭素５２と共にスペーサ４８は、ＣＧ−ＳＬ間空隙部の制御の改善（及びその相対値の増加）を可能にする。本発明のＣＧ−ＳＬ間空隙部は、もはや従来のフラッシュメモリセルのようにＣＧ−ＳＬ間整合に依存しない。
本発明は、上述され、本明細書で例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる固有の変形を包含することを理解されたい。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上に（over）」、「の上に（on）」、及び「に沿って（along）」という用語はそれぞれ、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配置される）を含む。例えば、要素を「基板の上に」又は「基板に沿って」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成すること、を含み得る。

Claims (11)

  1. メモリセルを形成する方法であって、
    第１の導電型を有する基板の上に、それから絶縁される材料の導電層を形成する工程と、
    前記導電層の上に、それから絶縁される一対の離間した導電性制御ゲートを形成する工程であって、前記制御ゲートのそれぞれは対向する内側側壁及び外側側壁を含み、前記内側側壁は互いに対向する、工程と、
    前記内側側壁に沿って、かつ前記導電層の上に一対の絶縁材の第１のスペーサを形成する工程と、
    前記導電層のエッチングを実行して、前記導電層の一対の浮遊ゲートを形成する工程であって、前記浮遊ゲートは互いに対向し、前記一対の第１のスペーサの側面と整合する内側側壁を含む、工程と、
    前記第１のスペーサの１つに沿って、かつ前記浮遊ゲートの１つの前記内側側壁に沿ってそれぞれ延在する、一対の絶縁材の第２のスペーサを形成する工程と、
    前記基板の中にトレンチを形成する工程であって、前記トレンチは前記一対の第２のスペーサの側面と整合する側壁を有する、工程と、
    前記トレンチ内にシリコン炭素を形成する工程と、
    前記シリコン炭素の中に材料を注入して第２の導電型を内部に有する第１の領域を形成する工程と、を含む方法。
  2. 各制御ゲートの上に絶縁材のブロックを形成する工程であって、前記第１及び第２のスペーサのそれぞれが絶縁材の前記ブロックの１つに沿って少なくとも部分的に延在する、工程を更に含む、請求項１に記載の方法。
  3. 前記制御ゲートのそれぞれと前記一対の第１のスペーサの１つとの間に二酸化シリコン及び窒化ケイ素を形成する工程を更に含む、請求項１に記載の方法。
  4. 徐冷プロセスを実行して前記シリコン炭素内の前記注入材料を拡散する工程を更に含む、請求項１に記載の方法。
  5. 前記第１の領域上に配設され、それから絶縁される、導電体の消去ゲートを形成する工程を更に含む、請求項１に記載の方法。
  6. 前記外側側壁の１つ及び前記基板に隣接してそれぞれ配設され、それから絶縁される一対のワード線ゲートを形成する工程を更に含む、請求項１に記載の方法。
  7. メモリデバイスであって、
    互いに対向する内側側壁を含む、一対の離間した導電性浮遊ゲートであって、第１の導電型の基板上に配設され、それから絶縁される浮遊ゲートと、
    前記浮遊ゲートの１つの上にそれぞれ配設され、それから絶縁される一対の離間した導電性制御ゲートであって、前記制御ゲートのそれぞれは対向する内側側壁及び外側側壁を含み、前記制御ゲートの前記内側側壁は互いに対向する、制御ゲートと、
    前記制御ゲートの前記内側側壁に沿って延在し、前記浮遊ゲートの上に配設される一対の絶縁材の第１のスペーサであって、前記浮遊ゲートの前記内側側壁は前記一対の第１のスペーサの側面と整合する、第１のスペーサと、
    前記第１のスペーサの１つに沿って、かつ前記浮遊ゲートの１つの前記内側側壁に沿ってそれぞれ延在する、一対の絶縁材の第２のスペーサと、
    前記一対の第２のスペーサの側面と整合する側壁を有する前記基板の中に形成されるトレンチと、
    前記トレンチ内に配設されるシリコン炭素と、
    第２の導電型を内部に有する第１の領域を形成する前記シリコン炭素の中に注入された材料と、を含む、メモリデバイス。
  8. 前記制御ゲートの１つの上にそれぞれ配設された一対の絶縁材のブロックであって、前記第１及び第２のスペーサのそれぞれが絶縁材の前記ブロックの１つに沿って少なくとも部分的に延在する、ブロックを更に含む、請求項７に記載のメモリデバイス。
  9. 前記制御ゲートのそれぞれと前記一対の第１のスペーサの１つとの間に配設された二酸化シリコン及び窒化ケイ素を更に含む、請求項７に記載のメモリデバイス。
  10. 前記第１の領域上に配設され、それから絶縁される、導電体の消去ゲートを更に含む、請求項７に記載のメモリデバイス。
  11. 前記外側側壁の１つ及び前記基板に隣接してそれぞれ配設され、それから絶縁される一対のワード線ゲートを更に含む、請求項７に記載のメモリデバイス。
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