JP2010521817A - 複数のチャネル領域を互いに異なる高さに備える電子デバイス、およびその製造方法 - Google Patents

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Abstract

不揮発性メモリセルを備える電子デバイスは、第１部分と第２部分を有する基板（１０）を備える。第１部分の第１主面（１１１）は、第２部分の第２主面（１１３）よりも低い位置にある。電子デバイスは、第１部分上にある互いに不連続な複数の記憶素子を含む電荷ストレージスタック（１２）を備え得る。電子デバイスは更に、第１部分上の制御ゲート電極（２４）と、第２部分上において側壁スペーサ（７４）を有する選択ゲート電極（９４）とを備え得る。特定の実施形態において、電荷ストレージスタック（１２）と制御ゲート電極（２４）を形成するためにプロセスを用いてもよい。それぞれ異なる高さの複数の主面を有する基板を得るために、電荷ストレージスタック（１２）と制御ゲート電極（９４）の形成後に半導体層（４０）を形成してもよい。選択ゲート電極（９４）は半導体層（４０）上に形成してもよい。

Description

本開示は、電子デバイスとプロセスに関する。本開示は、特に複数の選択ゲート電極下方にある第１チャネル領域と、複数の制御ゲート電極下方において隣接する第１チャネル領域よりも高い位置にある第２チャネル領域とを備える電子デバイスおよびその製造方法に関する。
分割ゲート不揮発性メモリセルは、選択ゲート電極下方の領域において、制御ゲート電極下方の他の領域よりも基板表面が高い位置となるように形成可能である。高さの違いによって、不揮発性メモリセル（たとえばシリコンナノ結晶）に用いられる電荷格納媒体への電荷キャリアのバリスティック注入が容易になる。
このような不揮発性メモリセルの形成において、選択ゲート誘電体層と選択ゲート電極の形成は、電荷ストレージスタックと制御ゲート電極の形成前に行われる。電荷ストレージスタックは、ゲート誘電体層と、シリコンナノ結晶と、キャッピング誘電体層とを含んでもよい。制御ゲート誘電体層を形成するために、選択ゲート電極によっては覆われていない露出領域から選択ゲート誘電体層を除去し、基板を熱酸化処理することによって基板に段差を形成する。電荷ストレージスタックと制御ゲート電極との残渣部が形成された後、制御ゲート電極と基板の間には一組のシリコンナノ結晶が位置し（「基板セット」）、制御ゲート電極と選択ゲート電極の間には、シリコンナノ結晶の別の部分が位置する（「選択ゲートセット」）。
シリコンナノ結晶の選択ゲートセットには、問題がある。これらのシリコンナノ結晶には電荷が蓄積されることがあるが、除去しにくい。選択ゲートセットにおいて基板に隣接するシリコンナノ結晶は、不揮発性メモリセルの閾値電圧に影響するため、たとえ困難であっても除去する必要がある。
第１態様において、不揮発性メモリセルを備える電子デバイスの製造方法は、基板上に電荷ストレージスタックを形成する電荷ストレージスタック形成工程と、電荷ストレージスタック上に制御ゲート電極を形成する制御ゲート電極形成工程とを含んでもよい。製造方法は、制御ゲート電極の形成後に、制御ゲート電極から離間させて、基板上に半導体層を形成する半導体層形成工程を含んでもよい。製造方法は更に、半導体層上に選択ゲート電極を形成する選択ゲート電極形成工程を含んでもよい。
第１態様の一実施形態において、製造方法は更に、制御ゲート電極の形成後、かつ基板上への半導体層の形成前に、絶縁スペーサを形成する絶縁スペーサ形成工程を含む。特定の実施形態において、絶縁スペーサ形成工程は、制御ゲート電極上と基板上に絶縁層を形成する工程と、絶縁スペーサを形成するために絶縁層を異方的にエッチングする工程とを含む。他の特定の実施形態において、選択ゲート電極形成工程は、制御ゲート電極上、絶縁スペーサ上、および半導体層上に選択ゲート電極層を形成する工程と、側壁スペーサを形成するために選択ゲート電極層を異方的にエッチングする工程と、選択ゲート電極を形成するために側壁スペーサの一部を除去する工程とを含む。他の実施形態において、半導体層形成工程は、基板上に半導体層を選択的に形成する工程を含む。特定の実施形態において、半導体層形成工程は、基板から導体層を選択的にエピタキシャル成長させる工程を含む。
第１態様の他の実施形態において、電荷ストレージスタック形成工程は、基板上に第１ゲート誘電体層を形成する工程と、第１ゲート誘電体層上に互いに不連続な複数の記憶素子を形成する工程とを含む。特定の実施形態において、製造方法は更に、選択ゲート電極の形成前に、半導体層上に第１ゲート誘電体層よりも薄い第２ゲート誘電体層を形成する第２ゲート誘電体層形成工程を含む。他の特定の実施形態において、半導体層形成工程は、基板に隣接する第１表面と、第１表面の反対側の第２表面とを有するように半導体層を形成する工程を含む。第２表面は、第１高さである。また制御ゲート電極形成工程は、基板に隣接する第３表面と、第３表面の反対側の第４表面とを有するように制御ゲート電極を形成する工程を含む。第３表面は、第１高さと少なくとも同じ高さの第２高さにある。他の特定の実施形態において、第１ゲート誘電体層を形成する工程は、基板に隣接する第５表面と、第５表面の反対側かつ第３高さにある第６表面とを有するように第１ゲート誘電体層を形成する工程を含む。ここで第１高さは、第２高さと第３高さの間にある。
第２態様において、不揮発性メモリセルを備える電子デバイスの製造方法は、基板上に第１ゲート誘電体層を形成する第１ゲート誘電体層形成工程と、第１ゲート誘電体層上に互いに不連続な複数の記憶素子を形成する記憶素子形成工程と、不連続の記憶素子上に制御ゲート電極を形成する制御ゲート電極形成工程とを含んでもよい。製造方法は更に、制御ゲート電極の形成後に、不連続の記憶素子の露出部分を除去する記憶素子除去工程を含んでもよい。製造方法は更に、制御ゲート電極に隣接して絶縁スペーサを形成する絶縁スペーサ形成工程と、絶縁スペーサの形成後に基板の露出部分から選択的に半導体層を成長させる半導体層成長工程とを含んでもよい。製造方法は更に、半導体層上に第２誘電体層を形成する第２誘電体層形成工程と、第２誘電体層上に選択ゲート電極を形成する選択ゲート電極形成工程とを含んでもよい。一実施形態において、半導体層は、基板から最も離れてかつ第１高さにある第１表面を有する。制御ゲート電極は、基板に最も近くてかつ第２高さにある第２表面を有する。第１ゲート誘電体層は、基板から最も離れてかつ第３高さにある第３表面を有する。第１高さは、第２高さと第３高さの間にある。
第２態様の他の実施形態において、制御ゲート電極形成工程は、不連続の記憶素子上に制御ゲート電極層を形成する工程と、制御ゲート電極層上に窒素含有層を形成する工程と、窒素含有層上にマスクを形成する工程と、窒素含有層をパターニングする工程と、制御ゲート電極を形成するために制御ゲート電極層をパターニングする工程とを含む。選択ゲート電極形成工程は、制御ゲート電極上、絶縁スペーサ上、および半導体層上に選択ゲート電極層を形成する工程と、選択ゲート電極を形成するために、マスクを使用せずに選択ゲート電極層を異方的にエッチングする工程とを含む。
第２態様のさらに他の実施形態において、第１ゲート誘電体層は、第２ゲート誘電体層よりも厚い。特定の実施形態において、電荷ストレージスタックの露出部分を除去する工程は、絶縁体を形成するために、電荷ストレージスタックの露出部分を不連続の記憶素子に反応させる工程と、電荷ストレージスタックの露出部分において絶縁体と第１ゲート誘電体層をエッチングする工程とを含む。
第３態様において、不揮発性メモリセルを備える電子デバイスは、第１部分と第２部分を含む基板を備えてもよく、第１部分内の第１主面は、第２部分内の第２主面よりも低い位置にある。電子デバイスは、第１部分上にありかつ互いに不連続な複数の記憶素子を含む電荷ストレージスタックと、第１部分上にある制御ゲート電極と、第２部分上にありかつ側壁スペーサを含む選択ゲート電極とを備えてもよい。
第３態様の一実施形態において、電子デバイスは更に、制御ゲート電極と選択ゲート電極の間に位置する絶縁スペーサを備える。他の実施形態において、電子デバイスは更に、制御ゲート電極と基板の第１部分との間にある第１ゲート誘電体層と、選択ゲート電極と基板の第２部分の間にある第２ゲート誘電体層とを備える。第２ゲート誘電体層は、第１ゲート誘電体層よりも薄い。
第３態様の他の実施形態において、電子デバイスは、制御ゲート電極に隣接する第１ソースドレイン領域と、選択ゲート電極に隣接する第２ソースドレイン領域とをさらに備える。さらに他の実施形態において、不連続の記憶素子のほぼいずれも、制御ゲート電極と選択ゲート電極の間には存在しない。特定の実施形態において、不連続の記憶素子のほぼいずれも、基板の第２部分上には存在しない。
不揮発性メモリセルのプログラミングにおいて、電荷キャリアのバリスティック注入の利点を生かすために、電子デバイスは、不揮発性メモリセルの選択ゲート電極の高さと、制御ゲート電極の高さとがさまざまに異なる基板を含んでもよい。選択ゲート電極と制御ゲート電極の間には電荷ストレージスタックが存在しないため、従来の不揮発性メモリセルが有する上記のような除去の問題を改善できる。
上記の説明または実施例に記載の動作のすべてが必要とされるわけではないこと、特定の動作の一部が必要とされない場合があること、また上記の動作に加えて一つもしくは複数の動作が行われてもよいことに留意されたい。また動作をリストした順序は、必ずしも実行順序ではない。
本明細書に記載の図例は、各種実施形態の構造を大まかに理解するためのものである。これらの図例は、本明細書に記載の構造もしくは方法を用いる装置およびシステムの要素および機構のすべてを完全に説明するものではない。本開示を読んだ当業者においては、他の多くの実施形態が可能であることは明らかであろう。本開示の範囲から逸脱することなく、構造的な置換え、論理的な置換え、および他の変更が可能であるなど、本開示から他の実施形態を利用および導出してもよい。また図例は単に具現化したものであり、正しい縮尺で描かれたものではない。図例においてある部分を誇張してもよく、他の部分を最小化してもよい。したがって、本開示と図面は制限的なものではなく、実例を示すものであるとみなされたい。
実施形態の詳細を以下に説明する前に、いくつかの用語について定義し、明確にする。「高さ」という語は、基準面に対する最短距離を意味する。一実施形態において、基準面とは、基板上に機構を形成する前の該基板の主面である。
ここで「備える」、「含む」、「有する」などの語、またはそれらの語の変化形は非排他的な含有を意味する。たとえばリストとして挙げられる要素を含むプロセス、方法、部材、もしくは装置は、必ずしもこれらの要素に限定されず、リストとしてはっきりとは挙げられていない他の要素、またはこのようなプロセス、方法、部材、もしくは装置に内在しない要素を含んでもよい。また特に例外が明示されない限り、「または」は「包含的なまたは」を意味し、「排他的なまたは」を意味しない。たとえばＡまたはＢの状態という場合、「Ａが真（有）でＢは偽（無）」、「Ａが偽（無）でＢが真（有）」、「ＡとＢのいずれも真（有）」のいずれかを意味する。
明確のために、また記載の実施形態の範囲について大まかに説明するために、「一つの」と記載した場合は、「一つの」が修飾する一つまたは複数の部材を意味する。このため「一つの」と記載した場合、「一つを含む」または「少なくとも一つの」の意として理解されたい。特に例外が記載されない限り、単数は複数を含むものとする。
特に記載のない限り、本明細書で用いられるすべての技術的および科学的用語は、本発明が属する技術分野の当業者によって一般に理解される意味と同意とする。本発明の他の特徴および利点は、以下の詳細な説明と特許請求の範囲から明らかになるであろう。
本明細書に記載されていないものについては、特定の材料、プロセス動作、および回路の詳細の多くが従来技術によるものであり、半導体およびマイクロエレクトロニクスの技術分野の教科書や他の資料に記載されている。
例として実施形態を説明するが、これらの実施形態は添付の図面に限定されない。
また図面上の各要素は簡単かつ明確にするために示され、必ずしも正しい縮尺で描かれていないことを、当業者には理解されたい。本発明の実施形態をより理解し易くするために、たとえば図面上の要素のうち、ある要素の大きさが他の要素よりも誇張して描かれている。
複数の層およびマスク部材を形成した基板の一部の断面図。 図１に示す状態において、ゲート構造を形成したワークピースの断面図。 図２に示す状態において、ゲート構造に隣接する側壁スペーサを形成したワークピースの断面図。 図３に示す状態において、基板の露出部分に半導体層を形成したワークピースの断面図。 図４に示す状態において、半導体層上にゲート誘電体層を形成したワークピースの断面図。 図５に示す状態において、選択ゲート電極層を形成したワークピースの断面図。 図６に示す状態において、側壁スペーサを形成したワークピースの断面図。 図７に示す状態において、パターニングしたマスク層を形成したワークピースの断面図。 図８に示す状態において、選択ゲート層を形成するために側壁スペーサを部分的に除去したワークピースの断面図。 図９に示す状態において、半導体層および基板の一部分内に絶縁層とドープ領域を形成したワークピースの断面図。 ほぼ完成した集積回路形成後の、図１０に示すワークピースの断面図。
図１は、集積回路などの電子デバイス（１０）の一部の断面図である。集積回路は単体メモリ、マイクロコントローラ、またはメモリを含む他の集積回路であってもよい。一実施形態において、電子デバイスは不揮発性メモリアレイ１９（ＮＶＭアレイ１９）を含んでもよい。不揮発性メモリアレイ１９の一部は、図１に示されている。基板１０は、単結晶半導体ウェハ、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウェハ、フラットパネルディスプレイ（たとえばガラス板上のシリコン層）、または電子デバイス形成において従来から用いられている他の基板を含んでもよい。図示されていないが、不揮発性メモリアレイ１９の活性領域と外周領域の間における基板１０の部分に、シャロートレンチアイソレーション領域を形成してもよい。基板１０の最上面は、主面１３である。主面１３を部分的に覆い得る（後の工程で形成する）ゲート電極同士の間に生じるリーク電流を潜在的に抑えるために、従来もしくは独自のドーピングによって、不揮発性メモリアレイ１９内の主面１３にわたって、基板１０のドーピング濃度を任意で高めてもよい。
基板１０の主面１３上にはその後、図１に示すように、第１ゲート誘電体層１２２と、互いに不連続な複数の記憶素子１２４と、ＮＶ誘電体層１２６とを含む電荷ストレージスタック１２を形成してもよい。第１ゲート誘電体層１２２は、酸化環境または窒化環境で熱成長させてもよく、あるいは従来もしくは独自の化学蒸着技術、物理蒸着技術、原子層蒸着技術、またはそれらの組合せによって堆積してもよい。第１ゲート誘電体層１２２は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、高誘電率材料（高Ｋ材料、たとえば高誘電率が８よりも大きい）、またはそれらを組合わせたものからなる一つまたは複数のフィルムを含んでもよい。高誘電率材料は、ＨｆａＯｂＮｃ、ＨｆａＳｉｂＯｃ、ＨｆａＳｉｂＯｃＮｄ、ＨｆａＺｒｂＯｃＮｄ、ＨｆａＺｒｂＳｉｃＯｄＮｅ、ＨｆａＺｒｂＯｃ、ＺｒａＳｉｂＯｃ、ＺｒａＳｉｂＯｃＮｄ、ＺｒＯ２、Ｈｆ含有誘電材料、Ｚｒ含有誘電材料、またはそれらをドープしたもの（ランタムもしくはニオブなどをドープしたものなど）、またはそれらを組合わせたものを含んでもよい。第１ゲート誘電体層１２２の厚さは、約３ｎｍ〜約１０ｎｍである。第１ゲート誘電体層１２２の厚さおよび材料の選択によって、その電気的特性がほぼ決定される。一実施形態においては、第１ゲート誘電体層１２２の厚さが約１０ｎｍとなるよう、厚さと材料を選択する。
その後、不連続の記憶素子１２４を不揮発性メモリアレイ１９上に形成する。個々の不連続の記憶素子１２４同士は、物理的には互いにほぼ分離している。不連続の記憶素子１２４は、電荷を蓄積可能な材料（たとえばシリコン、窒化物、金属含有材料、電荷蓄積に適した他の材料、またはそれらを組合わせたもの）を含む。たとえば不連続の記憶素子１２４は、シリコンナノ結晶または金属ナノクラスタを含んでもよい。特定の一実施形態において、基板１０の露出表面上に、アモルファスシリコンの層をほぼ連続して形成してもよい。このほぼ連続した層は、熱処理してもよく、あるいは層の構成を乱す、もしくは層がシリコンナノ結晶を成す他のプロセス状態で処理してもよい。不連続の記憶素子１２４はドープされなくてもよく、堆積時または堆積後にドープされてもよい。一実施形態において、不連続の記憶素子１２４は、熱酸化処理時に大きな悪影響を受けない特性を有する一つまたは複数の材料で形成してもよい。これらの材料は、プラチナ、パラジウム、イリジウム、オスミウム、ルテニウム、レニウム、インジウム−スズ、インジウム−亜鉛、アルミニウム−スズ、またはそれらを組合わせたものを含んでもよい。これらの材料のうちプラチナとバラジウム以外の材料は、導電性金属酸化物を形成してもよい。一実施形態において、不連続の記憶素子１２４それぞれの大きさは１０ｎｍ以下である。他の実施形態において、不連続の記憶素子１２４それぞれは１０ｎｍを超えてもよいが、連続した構造を形成するほどの大きさではない（すなわち、不連続の記憶素子１２４のすべてが溶着されるわけではない）。
その後、不連続の記憶素子１２４上にＮＶ誘電体層１２６を形成する。ＮＶ誘電体層１２６は、一つまたは複数の誘電体膜を含んでもよく、特に熱成長または熱蒸着される。ＮＶ誘電体層１２６は、一つまたは複数の材料を含んでもよく、あるいは第１ゲート誘電体層１２２について記載した実施形態によって形成してもよい。ＮＶ誘電体層１２６は第１ゲート誘電体層１２２と同じまたは異なる組成であってもよく、第１ゲート誘電体層１２２と同じまたは異なる形成技術によって形成してもよい。
その後、電荷ストレージスタック１２上に制御ゲート電極層１４を形成する。制御ゲート電極層１４は、半導体含有膜、金属含有膜、またはそれらを組合わせたものを含んでもよい。一実施形態において、制御ゲート電極層１４は、ポリシリコンまたはアモルファスシリコンを含む。他の実施形態において、制御ゲート電極層１４は、一つまたは複数の材料を含んでもよい。特定の実施形態において、制御ゲート電極層１４の厚さは約２００ｎｍ以下であり、他の特定の実施形態においては９０ｎｍ以下である。さらに他の実施形態において、制御ゲート電極層１４の厚さは少なくとも約２０ｎｍであり、他の特定の実施形態においては少なくとも５０ｎｍである。完成したデバイスにおいて、制御ゲート電極層１４は、ポリシリコンまたはアモルファスシリコンを含む場合、少なくとも１×１０１９ａｔｏｍｓ／ｃｍ３のドーパント濃度を有してもよい。制御ゲート電極層１４は、化学蒸着、物理蒸着、またはそれらの組合せによって堆積されてもよい。特定の一実施形態において、制御ゲート電極層１４は堆積時にドープされ、他の特定の実施形態においては堆積後にドープされる。
その後、制御ゲート電極層１４上に第１絶縁層１６を形成する。第１絶縁層１６は、それ以降のプロセスにおいて制御ゲート電極層１４を保護する。第１絶縁層１６は、酸化物、窒化物、または酸窒化物を含んでもよい。第１絶縁層１６の材料は、後の工程で形成する絶縁スペーサとは異なる材料を含むように選択する。特定の実施形態において、第１絶縁層１６は窒化物を含む。第１絶縁層１６の厚さは、制御ゲート電極層１４について説明した厚さであれば、どの厚さであってもよい。第１絶縁層１６は、制御ゲート電極層１４とほぼ同じまたは異なる厚さを有する。図１に示す実施形態において、第１絶縁層１６は従来もしくは独自の化学蒸着技術、物理蒸着技術、またはそれらの組合せによって堆積される。
その後、第１絶縁層１６上にパターニングしたマスク層を形成する。パターニングしたマスク層は、ゲート構造２８が形成される位置それぞれに第１マスク部材１８を有する。第１マスク部材１８は、下方の第１絶縁層１６や制御ゲート電極層１４とは異なる有機レジスト材料または無機材料を含む。このマスク層の形成は、従来もしくは独自のリソグラフィ技術によって行ってもよい。
図２は、複数の制御ゲート電極２４を含む複数のゲート構造２８を形成し、かつ第１マスク部材１８を除去したワークピースを示す。特に、制御ゲート電極２４を含むゲート構造２８を形成するために、第１絶縁層１６、制御ゲート電極層１４、および電荷ストレージスタック１２の露出部分を除去する。一実施形態において、第１絶縁層１６、制御ゲート電極層１４、および電荷ストレージスタック１２の除去は、従来もしくは独自のエッチング技術によって行う。第１マスク部材１８の除去は、従来もしくは独自のアッシング技術によって行ってもよい。第１マスク部材１８の除去は、さまざまなタイミングで行ってもよい。一実施形態において、第１マスク部材１８の除去は、基板１０を部分的に露出させてから行う。他の実施形態において、第１マスク部材１８の除去は、第１絶縁層１６と制御ゲート電極層１４をパターニングした後、かつゲート構造２８以外のすべての電荷ストレージスタック１２の部分を除去する前に行う。さらに他の実施形態において、第１マスク部材１８の除去は、第１絶縁層１６をパターニングした後、かつゲート構造２８以外のすべての制御ゲート電極層１４を除去する前に行う。本明細書を読んだ当業者は、必要なもしくは所望のパターニング方法を決定することが可能になるであろう。
図３は、それぞれゲート構造２８に隣接する複数の絶縁スペーサ３２を形成したワークピースを示す。絶縁スペーサ３２によって、比較的高電界のチャネル内に領域を形成し易くなり、不揮発性メモリセル（１９）のプログラミングが容易になる。絶縁スペーサ３２は酸化物、窒化物、酸窒化物、またはそれらを組合わせたものを含んでもよい。一実施形態において、絶縁スペーサ３２は第１絶縁層１６とは異なる材料を含む。各絶縁スペーサ３２の幅は、基底部において約１５ｎｍ〜約２５ｎｍである。絶縁スペーサ３２の形成は、制御ゲート電極２４を含むゲート構造２８上、および基板１０の露出部分に絶縁層をほぼ等角的に堆積することによって行ってもよい。絶縁スペーサ３２を形成するために、絶縁層を異方的にエッチングしてもよい。図３に示す実施形態において、絶縁スペーサ３２の外表面は弓状である。他の実施形態において（不図示）、絶縁スペーサ３２は三角状または四角状であってもよい。絶縁スペーサ３２を形成するために行う絶縁層の堆積およびエッチングは、従来もしくは独自の技術によって行い、マスクを用いる必要はない。
図４は、基板１０の露出部分に半導体層４０を形成したワークピースを示す。半導体層４０によって、後の工程で形成する選択ゲート電極９４下のチャネル領域を比較的高い位置に形成することが可能となり、プログラミング時に個々の記憶素子１２４への電荷キャリアのバリスティック注入が容易になる。半導体層４０は、シリコン、ゲルマニウム、カーボン、またはそれらを組合わせたものを含んでもよい。完成した電子デバイスにおいては、半導体層４０の上面が、第１ゲート誘電体層１２２の上面と少なくともほぼ同じ高さになり、半導体層４０に隣接する制御ゲート電極２４の下面とほぼ同じかより低い位置になる。一実施形態において、半導体層４０の厚さは約１５ｎｍ以下であり、他の実施形態においては約１１ｎｍ以下であり、さらに他の実施形態においては約９ｎｍ以下である。他の実施形態において、半導体層４０の厚さは少なくとも約２ｎｍであり、さらに他の実施形態においては少なくとも約３ｎｍである。特定の実施形態において、半導体層４０の厚さは約４ｎｍ〜約６ｎｍである。半導体層４０は、従来もしくは独自の蒸着技術もしくは成長技術を選択的に用いて形成してもよい。特定の実施形態において、半導体層４０の形成は、選択的にエピタキシャル成長技術を用いて行ってもよい。本実施形態において、実質的にゲート構造２８上には、半導体層４０を形成しない。他の実施形態において、ほぼ単結晶の半導体層４０を形成するためのテンプレートとして基板１０を用いて、アモルファス半導体層を堆積し、ほぼ結晶化してもよい。
半導体層４０は、形成時にドープされてもされなくてもよく、イオン注入によって実質的にドープされてもよく、基板１０から半導体層４０へドーパントを拡散させることによってドープされてもよく、あるいはこれらを組合わせて処理してもよい。また半導体層４０に対し、その質を変更もしくは改善するためにさらなる処理を行ってもよい。このようなプロセスは任意で行われ、犠牲酸化物の形成工程および除去工程、凝縮工程（半導体層４０が基板１０とは異なる半導体要素を含む場合）、他の適切な工程、あるいはそれらを組合わせた工程を含んでもよい。
図５は、半導体層４０上に第２ゲート誘電体層５２を形成したワークピースを示す。第２ゲート誘電体層５２には、第１ゲート誘電体層１２２について記載した材料、厚さ、製造方法のいずれを適用してもよい。第２ゲート誘電体層５２は、第１ゲート誘電体層１２２と同じまたは異なる組成であってもよく、第１ゲート誘電体層１２２と同じまたは異なるプロセス技術、あるいはそれらの組合せを繰返し用いることによって形成してもよい。特定の実施形態において、第２ゲート誘電体層５２は論理ゲート誘電体であり、第１ゲート誘電体層１２２よりも実質的には薄い。特定の実施形態において、第２ゲート誘電体層５２の厚さは、第１ゲート誘電体層１２２の厚さの半分未満であってもよい。
図６は、第２ゲート誘電体層５２、絶縁スペーサ３２、およびゲート構造２８を覆うように選択ゲート電極層６４を形成したワークピースを示す。選択ゲート電極層６４には、制御ゲート電極２４について記載した材料、厚さ、製造方法のいずれを適用してもよい。選択ゲート電極層６４は、制御ゲート電極２４と同じまたは異なる組成であってもよく、同じまたは異なる厚さを有してもよく、制御ゲート電極２４と同じまたは異なるプロセス技術、あるいはそれらの組合せを繰返し用いることによって形成してもよい。特定の実施形態において、選択ゲート電極層６４は、ワークピースの露出面上にほぼ等角的に堆積されてもよい。
図７は、側壁スペーサ７４を形成したワークピースを示す。側壁スペーサ７４を形成するために、選択ゲート電極層６４を異方的にエッチングしてもよい。図７に示す実施形態において、側壁スペーサ７４の外表面は弓状である。他の実施形態において（不図示）、側壁スペーサ７４は三角状または四角状であってもよい。側壁スペーサ７４を形成するために行われる選択ゲート電極層６４のエッチングは、従来もしくは独自の技術によって行い、マスクを用いる必要はない。
図８は、第２マスク部材８４と開口部８２を含むパターニングしたマスク層を形成したワークピースを示す。パターニングしたマスク層は、側壁スペーサ７４が存在する部分、すなわち不揮発性メモリセルの一部にはならない部分を除去するために後の工程で行うエッチングに関連して用いられる。側壁スペーサ７４は、形成時にはゲート構造２８を取り囲む。一実施形態において、それぞれ選択ゲート電極９４は、対応する制御ゲート電極２４に隣接する。第２マスク部材８４は、側壁スペーサ７４の残渣部を保護する。側壁スペーサ７４のそれ以外の部分、すなわち除去する部分は、開口部８２によって露出される。パターニングしたマスク層は、第１マスク部材１８について記載した実施形態によって形成してもよい。
図９は、図８に示す状態に、側壁スペーサ７４から選択ゲート電極９４を形成したワークピースを示す。図８を簡単に参照し、開口部８２内の側壁スペーサ７４の部分は、従来もしくは独自のエッチング技術によって除去する。一実施形態において、（ゲート構造２８同士の間の）第２ゲート誘電体層５２、半導体層４０、および絶縁スペーサ３２の露出部分を除去するためにさらにエッチングする。あるいは、絶縁スペーサ３２、半導体層４０、第２ゲート誘電体層５２、またはそれらを組合わせたものの露出部分が、ゲート構造２８同士の間に残る。図９に示す特定の実施形態において、半導体層４０の一部がゲート構造２８同士の間に残る。第２マスク部材８４は、従来もしくは独自のアッシング技術によって除去してもよい。このため、選択ゲート電極９４は側壁スペーサ７４の残渣部を含む。この点において、他の露出部分を選択的にウェットエッチングすることによって、第１絶縁層１６を除去してもよい。
図１０は、第２絶縁層１０２、短絡防止スペーサ１０４、第１ドープ領域１０６、および第２ドープ領域１０８を形成したワークピースを示す。図１０に示すワークピースを形成するプロセスシーケンスを詳細に説明する。ソースドレイン拡張部（第１ドープ領域１０６と第２ドープ領域１０８の部分）が注入される。注入時、選択ゲート電極９４と制御ゲート電極２４もドープされる。注入されたドーパントは、ｐ型ドーパント（たとえばホウ素）、またはｎ型ドーパント（たとえばリンもしくはヒ素）であってもよい。この注入は、従来もしくは独自の技術を用いて行う。
その後、第２絶縁層１０２を形成する。第２絶縁層１０２は、酸化物、窒化物、酸窒化物、またはそれらを組合わせたものを含んでもよい。第２絶縁層１０２の厚みは、ソースドレイン領域（Ｓ／Ｄ領域）を形成する場合、後の工程であるイオン注入時にインプラントスクリーンとして機能する。一実施形態において、第２絶縁層１０２は、酸化被膜を堆積することによって、約５ｎｍ〜約１５ｎｍの厚さになるよう形成する。第２絶縁層１０２は、ワークピースの露出表面のほぼすべてを覆う。その後、厚さが約５０ｎｍ〜約９０ｎｍとなるように窒化物層を堆積させる。不揮発性メモリセルの周囲と、選択ゲート電極９４に隣接する制御ゲート電極２４の上部とに短絡防止スペーサ１０４を形成するために、この窒化物層を異方的にエッチングする。制御ゲート電極２４の上部を覆う短絡防止スペーサ１０４は、後の工程であるシリサイド形成時に、選択ゲート電極９４と制御ゲート電極２４の間に電気的短絡が生じるのを実質的に防ぐ助けとなる。
第１ドープ領域１０６と第２ドープ領域１０８の形成を完了すべく、半導体層４０と基板１０のうち、ゲート構造２８、選択ゲート電極９４、または短絡防止スペーサ１０４によっては覆われていない部分にドーパントが注入される。これによって、第１ドープ領域１０６と第２ドープ領域１０８の形成が完了する。第１ドープ領域１０６と第２ドープ領域１０８は、この注入とソースドレイン拡張部の注入とによるドーパントを組合わせたものである。第１ドープ領域１０６と第２ドープ領域１０８は、半導体層４０と基板１０を部分的に含む。図１０の点線は、基板１０と半導体層４０の間の境界を示す。一実施形態において、第１ドープ領域１０６と第２ドープ領域１０８はソースドレイン領域として機能し得る。ドーピングプロセスにおいて、選択ゲート電極９４と制御ゲート電極２４のうち、短絡防止スペーサ１０４によっては覆われていない部分もドープされる。ドーパントはｐ型ドーパント（たとえばホウ素）、またはｎ型ドーパント（たとえばリンもしくはヒ素）である。一実施形態において、注入ドーパントは、後の工程で行われる一つまたは複数の熱サイクルによって活性化される。これらの熱サイクルは、互いに異なる注入ドーパントの酸化、蒸着、アニーリング、駆動、または活性化など、主目的が互いに異なるものであってもよいし、同じであってもよい。一実施形態において、第１ドープ領域１０６と第２ドープ領域１０８のそれぞれは、少なくとも約１×１０１９ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する。第１ドープ領域１０６と第２ドープ領域１０８を形成するための注入は、従来もしくは独自の技術によって行う。
一実施形態において、ワークピースは部分的にシリサイド化されてもよいが、図には示されていない。図１０において、第２ゲート誘電体層５２と第２絶縁層１０２のうち、短絡防止スペーサ１０４によっては覆われていない部分を除去する。金属含有シリサイド領域を形成するために、金属含有層が堆積され、制御ゲート電極２４、選択ゲート電極９４、および第１ドープ領域１０６と第２ドープ領域１０８の露出部分と反応させられる。金属含有シリサイド領域の形成は、従来もしくは独自の材料およびプロセス技術を用いて行う。
一実施形態において、不揮発性メモリアレイ１９が、電気的接続の形成以外においてほぼ完成する。一つまたは複数の従来もしくは独自の技術によって、電子デバイスの周辺領域において（不図示）部品の組立が行われる。図１０には、第２ドープ領域１０８を共有する二つの不揮発性メモリセルが示されている。それぞれ不揮発性メモリセルは、一つの制御ゲート電極２４と、一つの選択ゲート電極９４と、一組の不連続の記憶素子１２４とを含む。
図１１は、ほぼ完成した電子デバイスの断面図である。図１１に示すように、複合基板１１０は、基板１０と半導体層４０を組合わせたものである。複合基板１１０は、基板１０の主面１３に対応する第１主面１１１と、完成した電子装置の半導体層４０の上面に対応する第２主面１１３とを有する。第１主面１１１と第２主面１１３の間には、壁１１２がある。これらの互いに異なる第１主面１１１と第２主面１１３の間の壁１１２とを組合わせることによって、電荷ストレージスタック１２に対して電荷キャリアをバリスティック注入してゆく領域を容易に形成できる。
電子デバイスの他の部分とそれらの製造方法を参照し、従来もしくは独自の技術を用いることによって、ワークピース上に中間誘電体層１１４を形成する。第１ソースドレイン領域としての第２ドープ領域１０８まで延在する接触開口部を形成するために、中間誘電体層１１４をパターニングする。図１１には示されていないが、第２ソースドレイン領域としての第１ドープ領域１０６、制御ゲート電極２４、選択ゲート電極９４に対して、また不揮発性メモリアレイ１９の内側および外側の他の部分に対しては、別の接触開口部を形成する。中間誘電体層１１４は、絶縁体（たとえば酸化物、窒化物、酸窒化物、またはそれらを組合わせたもの）を含んでもよい。特定の実施形態においては、異方性エッチングによって接触開口部を形成してもよい。
その後、導電プラグ１１６と導電線１１８を形成する。他の導電プラグや導電線も形成するが、図１１には示されていない。導電プラグ１１６と導電線１１８は、同じまたは異なる導電性材料を含んでもよい。導電プラグ１１６と導電線１１８のそれぞれは、ドープしたシリコン、タングステン、チタニウム、タンタル、窒化チタン、窒化タンタル、アルミニウム、銅、他の適切な導電性材料、またはそれらを組合わせたものを含んでもよい。特定の一実施形態において、導電プラグ１１６はタングステンを含み、導電線１１８は銅を含む。任意で障壁層、接着層、またはそれらを組合わせたものを、対応する導電層（たとえば導電プラグ１１６のタングステンや導電線１１８の銅）の形成前に形成してもよい。任意でキャッピング層（たとえば金属含有窒化物）によって、導電線１１８内の銅を封入してもよい。
一実施形態において、導電線１１８の形成前に、導電プラグ１１６を形成する。特定の一実施形態において、導電層（不図示）を中間誘電体層１１４上に形成し、接触開口部内をほぼ充填する。導電プラグ１１６を形成するために、導電層のうち接触開口部の外側の部分は除去する。従来もしくは独自の化学機械研磨、または従来もしくは独自のエッチングプロセスを行ってもよい。
導電線１１８が形成される配線トレンチを形成するために、その後他の絶縁層（不図示）を堆積し、パターニングする。不揮発性メモリアレイ１９の内部、不揮発性メモリアレイ１９の外部、またはそれらを組合わせた位置には、別の配線トレンチを形成する。一実施形態において、他の導電層を中間誘電体層１１４上に形成し、絶縁層内の配線トレンチをほぼ充填する。導電線１１８を形成するために、導電層のうち、絶縁層内で配線トレンチの外の部分を除去する。一実施形態において、従来もしくは独自の化学機械研磨を行ってもよく、他の実施形態において、従来もしくは独自のエッチングプロセスを行ってもよい。絶縁層は、導電線１１８および図示されていない他の導電線とほぼ同じ高さ、およびそれらの間の高さにある。他の実施形態において（不図示）、導電プラグ１１６と導電線１１８は、従来もしくは独自のデュアルインレイド（ｄｕａｌ−ｉｎｌａｉｄ）プロセスによって同時に形成してもよい。
他の実施形態において（不図示）、相互接続の一つまたは複数の段差を形成するために、絶縁性および導電性を備える層をさらに形成し、パターニングしてもよい。相互接続の最後の段差を形成した後、不揮発性メモリアレイ１９と周辺領域を含む複合基板１１０上に、封入層１２０を形成する。封入層１２０は、酸化物、窒化物、酸窒化物、またはそれらを組合わせたものなどからなる一つまたは複数の絶縁膜を含んでもよい。
不揮発性メモリアレイ１９内の不揮発性メモリセルのプログラミング、読込、および消去は、従来もしくは独自のバイアス状態を用いて行ってもよい。不揮発性メモリアレイ１９内の各不揮発性メモリセルは、最大２ビットのデータを格納可能である。ビットの一方は、選択ゲート電極９４と壁１１２に隣接する。この特定のビットは、ソース側の注入によってプログラム可能である。もう一方のビットは、第２ドープ領域１０８に隣接し、ホットキャリア注入またはファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによってプログラム可能である。
他の実施形態において（不図示）、異なる電荷ストレージスタックを用いてもよい。[背景技術]に記載した問題は、電荷がフローティングゲート電極内に自由に移行可能なフローティングゲート電極とは対照的に、電荷が閉じ込められるもしくは局所的に集中する不揮発性メモリにおいて特に顕著である。当該他の実施形態においては、不連続の記憶素子１２４を窒化物層で置き換えてもよく、あるいは窒化物層とともに用いてもよい。特定の実施形態において、電荷ストレージスタックはＯＮＯ（酸化物−窒化物−酸化物）積層を含む。
本明細書に記載の実施形態は、さらにバリスティック注入の利点を得ることができる。実質的には、電荷ストレージスタック内の不連続の記憶素子または窒化物層は、同じ不揮発性メモリセル内において、制御ゲート電極２４と選択ゲート電極９４の間には存在しない。このため、［背景技術］に記載した除去の問題は実質的に解消される。この電子デバイスの製造方法はマスク層をさらには必要としないため、実質的に製造コストを増加させることなく、既存のプロセスフローに統合できる。
多くの異なる態様および実施形態が可能である。これらの態様および実施形態のいくつかを以下に説明する。本明細書を読んだ当業者には、これらの態様および実施形態が単に例示であり、本発明の範囲を制限しないことを理解されたい。
便宜上のため、また本出願の範囲を特定の発明もしくは発明概念に自発的に制限しないために、本開示の一つまたは複数の実施形態を、本明細書においては個々にもしくは総称的に「発明」と呼ぶ。本明細書においては、特定の実施形態を図示および記載しているが、同様のもしくは類似した目的を達成するために設計したその後の工程となる構成を、図示した特定の実施形態に置き換えてもよい。本開示は、各種実施形態を後に適用もしくは変更することを包含する。上記の実施形態と、本明細書で特に記載していない他の実施形態の組合せについては、本明細書を読んだ当業者には明らかであろう。
特定の実施形態における利点、その他の効果、および問題の解決策について記載してきたが、利点、効果、問題の解決策、および、利点、効果、もしくは解決策を生み出し、かつより顕著となり得る特性は、特許請求の範囲のいずれかもしくはすべてに記載の批判的、本質的、もしくは必須の特性として構成されるものではない。
明確にするために、本明細書において別々の実施形態に記載した特性は、一つの実施形態において組合わせてもよい。逆に、略して一つの実施形態に記載したさまざまな特性は、個々の特性であってもよく、あるいはサブコンビネーションとしてもよい。またある範囲内として記載した数値は、その範囲内の各数値を含むものとする。
上記で開示された主題は、制限的にではなく実例として理解されたい。また添付の特許請求の範囲は、上記の変更、改善、および本発明の範囲内における他の実施形態を包含する。このため、法の許す最大範囲において、本発明の範囲は、以下の特許請求の範囲およびその等価物を可能な限り広く解釈することによって決定され、上記の詳細な説明によって限定または制限されない。

Claims (20)

  1. 不揮発性メモリセルを備える電子デバイスの製造方法であって、前記製造方法は、
    基板上に電荷ストレージスタックを形成する電荷ストレージスタック形成工程と；
    前記電荷ストレージスタック上に制御ゲート電極を形成する制御ゲート電極形成工程と；
    前記制御ゲート電極の形成後に、前記制御ゲート電極から離間させて、前記基板上に半導体層を形成する半導体層形成工程と；
    前記半導体層上に選択ゲート電極を形成する選択ゲート電極形成工程と
    を含む、電子デバイスの製造方法。
  2. 前記製造方法は更に、前記制御ゲート電極形成工程の後、かつ前記半導体層形成工程の前に、絶縁スペーサを形成する絶縁スペーサ形成工程を含む、請求項１記載の製造方法。
  3. 前記絶縁スペーサ形成工程は、
    前記制御ゲート電極上と前記基板上に絶縁層を形成する工程と；
    前記絶縁スペーサを形成するために、前記絶縁層を異方的にエッチングする工程と
    を含む、請求項２記載の製造方法。
  4. 前記選択ゲート電極形成工程は、
    前記制御ゲート電極上、前記絶縁スペーサ上、および前記半導体層上に、選択ゲート電極層を形成する工程と；
    側壁スペーサを形成するために、前記選択ゲート電極層を異方的にエッチングする工程と；
    前記選択ゲート電極を形成するために、前記側壁スペーサの一部を除去する工程と
    を含む、請求項２記載の製造方法。
  5. 前記半導体層形成工程は、前記基板上に前記半導体層を選択的に形成する工程を含む、請求項１記載の製造方法。
  6. 前記半導体層形成工程は、前記基板から前記半導体層を選択的にエピタキシャル成長させる工程を含む、請求項５記載の製造方法。
  7. 前記電荷ストレージスタック形成工程は、
    前記基板上に第１ゲート誘電体層を形成する第１ゲート誘電体層形成工程と；
    前記第１ゲート誘電体層上に互いに不連続な複数の記憶素子を形成する工程と
    を含む、請求項１記載の製造方法。
  8. 前記製造方法は更に、前記選択ゲート電極形成工程の前に、前記半導体層上に前記第１ゲート誘電体層よりも薄い第２ゲート誘電体層を形成する第２ゲート誘電体層形成工程を含む、請求項７記載の製造方法。
  9. 前記半導体層形成工程は、
    前記基板に隣接する第１表面と、前記第１表面の反対側にある第２表面とを有するように前記半導体層を形成する工程を含み、前記第２表面は第１高さであり、
    前記制御ゲート電極形成工程は、前記基板に隣接する第３表面と、前記第３表面の反対側の第４表面とを有するように前記制御ゲート電極を形成する工程を含み、前記第３表面は、前記第１高さと少なくとも同じ高さの第２高さにある、請求項７記載の製造方法。
  10. 前記第１ゲート誘電体層形成工程は、
    前記基板に隣接する第５表面と、前記第５表面の反対側の第６表面とを有するように前記第１ゲート誘電体層を形成する工程を含み、前記第６表面は第３高さであり、
    前記第１高さは、前記第２高さと前記第３高さの間にある、請求項９記載の製造方法。
  11. 不揮発性メモリセルを備える電子デバイスの製造方法であって、
    基板上に第１ゲート誘電体層を形成する第１ゲート誘電体層形成工程と；
    前記第１ゲート誘電体層上に、互いに不連続な複数の記憶素子を形成する記憶素子形成工程と；
    前記不連続の記憶素子上に、制御ゲート電極を形成する制御ゲート電極形成工程と；
    前記制御ゲート電極の形成後に、前記不連続の記憶素子の露出部分を除去する記憶素子除去工程と；
    前記制御ゲート電極に隣接して絶縁スペーサを形成する絶縁スペーサ形成工程と；
    前記絶縁スペーサの形成後に、前記基板の露出部分から選択的に半導体層を成長させる半導体層成長工程と；
    前記半導体層上に第２ゲート誘電体層を形成する第２ゲート誘電体層形成工程と；
    前記第２ゲート誘電体層上に選択ゲート電極を形成する選択ゲート電極形成工程と
    を含み、
    前記半導体層は、前記基板から最も離れてかつ第１高さにある第１表面を有し、
    前記制御ゲート電極は、前記基板に最も近くてかつ第２高さにある第２表面を有し、
    前記第１ゲート誘電体層は、前記基板から最も離れてかつ第３高さにある第３表面を有し、
    前記第１高さは、前記第２高さと前記第３高さの間にある、製造方法。
  12. 前記制御ゲート電極形成工程は、
    前記不連続の記憶素子上に制御ゲート電極層を形成する工程と；
    前記制御ゲート電極層上に窒素含有層を形成する工程と；
    前記窒素含有層上にマスクを形成する工程と；
    前記窒素含有層をパターニングする工程と；
    前記制御ゲート電極を形成するために、前記制御ゲート電極層をパターニングする工程と
    を含み、
    前記選択ゲート電極形成工程は、
    前記制御ゲート電極上、前記絶縁スペーサ上、および前記半導体層上に、選択ゲート電極層を形成する工程と；
    前記選択ゲート電極を形成するために、マスクを使用せずに前記選択ゲート電極層を異方的にエッチングする工程と
    を含む、請求項１１記載の製造方法。
  13. 前記第１ゲート誘電体層は、前記第２ゲート誘電体層よりも厚い、請求項１１記載の製造方法。
  14. 前記半導体層成長工程は、前記半導体層をエピタキシャル成長させる工程を含む、請求項１３記載の製造方法。
  15. 不揮発性メモリセルを備える電子デバイスであって、
    第１部分と第２部分を含む基板であって、前記第１部分の第１主面は、前記第２部分の第２主面よりも低い位置にあることと；
    前記第１部分上にあり、かつ互いに不連続な複数の記憶素子を含む電荷ストレージスタックと；
    前記第１部分上にある制御ゲート電極と；
    前記第２部分上にあり、かつ側壁スペーサを含む選択ゲート電極と
    を備えることを特徴とする、電子デバイス。
  16. 前記電子デバイスは更に、前記制御ゲート電極と前記選択ゲート電極の間に位置する絶縁スペーサを備える、請求項１５記載の電子デバイス。
  17. 前記電子デバイスは更に、
    前記制御ゲート電極と前記基板の前記第１部分との間に位置する第１ゲート誘電体層と；
    前記選択ゲート電極と前記基板の前記第２部分との間に位置する第２ゲート誘電体層と
    を備え、前記第２ゲート誘電体層は前記第１ゲート誘電体層よりも薄い、請求項１５記載の電子デバイス。
  18. 前記電子デバイスは更に、
    前記制御ゲート電極に隣接する第１ソースドレイン領域と；
    前記選択ゲート電極に隣接する第２ソースドレイン領域と
    を備える、請求項１５記載の電子デバイス。
  19. 前記不連続の記憶素子はいずれも、前記制御ゲート電極と前記選択ゲート電極の間には存在しない、請求項１５記載の電子デバイス。
  20. 前記不連続の記憶素子はいずれも、前記基板の前記第２部分上には存在しない、請求項１９記載の電子デバイス。
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