KR20090128413A - 상이한 높이에 있는 채널 영역들을 포함하는 전자 디바이스 및 그것을 형성하는 프로세스 - Google Patents

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KR20090128413A
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라제쉬 에이. 라오
라마찬드란 무라리다르
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프리스케일 세미컨덕터, 인크.
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Abstract

비휘발성 메모리 셀을 포함하는 전자 디바이스는 제1 부분 및 제2 부분을 포함하는 기판(10)을 포함할 수 있고, 상기 제1 부분 내의 제1 주 표면(111)은 상기 제2 부분 내의 제2 주 표면(113)보다 낮은 높이에 위치한다. 상기 전자 디바이스는 또한 상기 제1 부분 위에 있는 전하 저장 스택(12)을 포함할 수 있고, 상기 전하 저장 스택(12)은 불연속 저장 엘리먼트들을 포함한다. 상기 전자 디바이스는 상기 제1 부분 위에 있는 제어 게이트 전극(24), 및 상기 제2 부분 위에 있는 선택 게이트 전극(94)을 더 포함할 수 있고, 상기 선택 게이트 전극(94)은 측벽 스페이서를 포함한다. 특정 실시예에서, 상기 전하 저장 스택(12) 및 제어 게이트 전극(24)을 형성하기 위해 프로세스가 이용될 수 있다. 상이한 높이에 상이한 주 표면들을 갖는 기판을 달성하기 위해 상기 전하 저장 스택(12) 및 제어 게이트 전극(24)이 형성된 후에 반도체 층(40)이 형성될 수 있다. 상기 반도체 층(40) 위에 선택 게이트 전극(94)이 형성될 수 있다.
전자 디바이스, 비휘발성 메모리, 전하 저장 스택, 제어 게이트 전극, 선택 게이트 전극

Description

상이한 높이에 있는 채널 영역들을 포함하는 전자 디바이스 및 그것을 형성하는 프로세스{ELECTRONIC DEVICE INCLUDING CHANNEL REGIONS LYING AT DIFFERENT ELEVATIONS AND PROCESSES OF FORMING THE SAME}
본 명세서는 전자 디바이스 및 프로세스에 관한 것으로, 더 구체적으로는, 선택 게이트 전극들 아래에 있는 채널 영역들이 제어 게이트 전극들 아래에 있는 인접한 채널 영역들에 비하여 더 높은 높이에 있는 전자 디바이스 및 그것을 형성하는 프로세스에 관한 것이다.
분할 게이트(split gate) 비휘발성 메모리 셀들은 제어 게이트 전극 밑에 있는 다른 영역에 비하여 선택 게이트 전극 밑에 있는 영역에서 기판의 표면이 더 높도록 형성될 수 있다. 높이의 차이는 비휘발성 메모리 셀들에 이용되는 전하 저장 매체들, 예를 들면, 실리콘 나노결정들 내로 전하 캐리어들의 탄도 주입(ballistic injection)을 제공하는 데 도움이 된다.
그러한 메모리 셀의 형성 중에, 선택 게이트 유전층 및 선택 게이트 전극은 전하 저장 스택 및 제어 게이트 전극을 형성하기 전에 형성된다. 전하 저장 스택은 게이트 유전층, 실리콘 나노결정들, 및 캡 유전층(capping dielectric layer)을 포함할 수 있다. 기판에 형성된 단차(step)는 선택 게이트 전극에 의해 커버되지 않은 노출된 영역으로부터 선택 게이트 유전층을 제거한 다음 기판을 열적으로 산화시켜 제어 게이트 유전층을 형성하는 것에 의해 초래된다. 전하 저장 스택 및 제어 게이트 전극의 나머지를 형성한 후에, 제어 게이트 전극과 기판 사이에 실리콘 나노결정들의 세트가 위치하고("기판 세트"), 제어 게이트 전극과 선택 게이트 전극 사이에 실리콘 나노결정들의 다른 부분이 위치한다("선택 게이트 세트").
실리콘 나노결정들의 선택 게이트 세트가 문제가 된다. 그 실리콘 나노결정들은 전하를 축적할 수 있지만 소거하기는 어렵다. 기판에 인접하여 위치하는 선택 게이트 세트 내의 실리콘 나노결정들은 메모리 셀들의 임계 전압에 영향을 미치고, 따라서, 그것들은 비록 그것들의 소거가 어렵더라도 그럼에도 불구하고 소거될 필요가 있다.
실시예들은 예로서 도시되고 첨부 도면들에 제한되지 않는다.
도 1은 복수의 층들 및 마스킹 부재들을 형성한 후의 기판의 일부의 단면도의 도시를 포함한다.
도 2는 게이트 구조들을 형성한 후의 도 1의 워크피스(workpiece)의 단면도의 도시를 포함한다.
도 3은 게이트 구조들에 인접한 측벽 스페이서들을 형성한 후의 도 2의 워크피스의 단면도의 도시를 포함한다.
도 4는 기판의 노출된 부분들 위에 반도체 층을 형성한 후의 도 3의 워크피스의 단면도의 도시를 포함한다.
도 5는 반도체 층 위에 게이트 유전층을 형성한 후의 도 4의 워크피스의 단면도의 도시를 포함한다.
도 6은 선택 게이트 전극층을 형성한 후의 도 5의 워크피스의 단면도의 도시를 포함한다.
도 7은 측벽 스페이서들을 형성한 후의 도 6의 워크피스의 단면도의 도시를 포함한다.
도 8은 패터닝된 마스킹 층을 형성한 후의 도 7의 워크피스의 단면도의 도시를 포함한다.
도 9는 선택 게이트 전극들을 형성하기 위해 측벽 스페이서들의 부분들을 제거한 후의 도 8의 워크피스의 단면도의 도시를 포함한다.
도 10은 반도체 층 및 기판의 부분들 내에 절연층들 및 도핑된 영역들을 형성한 후의 도 9의 워크피스의 단면도의 도시를 포함한다.
도 11은 실질적으로 완성된 집적 회로를 형성한 후의 도 10의 워크피스의 단면도의 도시를 포함한다.
숙련된 기술자들은 도면들 내의 엘리먼트들이 간단함과 명료함을 위하여 도시되어 있고 반드시 일정한 비례로 그려지지는 않았다는 것을 인식한다. 예를 들면, 본 발명의 실시예들에 대한 이해의 증진을 돕기 위해 도면들 내의 엘리먼트들 중 일부의 치수는 다른 엘리먼트들에 대하여 과장될 수 있다.
전자 디바이스는 비휘발성 메모리 셀을 프로그래밍할 때 전하 캐리어들의 탄 도 주입을 이용하기 위해 비휘발성 메모리 셀의 선택 게이트 전극과 제어 게이트 전극 사이에 높이 변화를 갖는 기판을 포함할 수 있다. 전하 저장 스택은 선택 게이트 전극과 제어 게이트 전극 사이에 위치하지 않는다. 따라서, 전술한, 종래 기술의 비휘발성 메모리 셀들의 소거 문제점들의 하나 이상이 개선될 수 있다.
하나의 양태에서, 비휘발성 메모리 셀을 포함하는 전자 디바이스를 형성하는 프로세스는 기판 위에 전하 저장 스택을 형성하는 단계 및 상기 전하 저장 스택 위에 제어 게이트 전극을 형성하는 단계를 포함할 수 있다. 상기 프로세스는 또한 상기 제어 게이트 전극을 형성한 후에 상기 기판 위에 반도체 층을 형성하는 단계를 포함하고, 상기 반도체 층은 상기 제어 게이트 전극으로부터 이격되어 있다. 상기 프로세스는 상기 반도체 층 위에 선택 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
후술되는 실시예들의 상세를 다루기 전에, 일부 용어들이 정의되거나 명백해진다. 용어 "높이"(elevation)는 기준 평면까지의 최단 거리를 의미하려고 하는 것이다. 일 실시예에서, 기준 평면은 기판 위에 있는 임의의 피처들(features)을 형성하기 전의 기판의 주 표면이다.
여기서 사용될 때, 용어들 "comprises", "comprising", "includes", "including", "has", "having" 또는 그의 임의의 다른 변형은 비배타적인 포함(non-exclusive inclusion)을 커버하려고 하는 것이다. 예를 들면, 엘리먼트들의 목록을 포함하는 프로세스, 방법, 물품, 또는 장치는 반드시 그 엘리먼트들에만 제한되는 것은 아니고 명백히 기재되지 않은 또는 그러한 프로세스, 방법, 물품, 또는 장치에 고유한 다른 엘리먼트들을 포함할 수 있다. 또한, 명백히 그와 반대로 진술되지 않는 한, "or"(또는)는 포괄적인 or를 지시하고 배타적인 or를 지시하지는 않는다. 예를 들면, 조건 A 또는 B는 다음 중 어느 하나에 의해 만족된다: A가 참이고(또는 존재하고) B가 거짓이고(또는 존재하지 않고), A가 거짓이고(또는 존재하지 않고) B가 참이고(또는 존재하고), A와 B 양쪽 모두가 참이다(또는 존재한다).
또한, 명료함을 위해 그리고 여기에 설명된 실시예들의 범위의 일반적인 의미를 제공하기 위해, "a" 또는 "an"의 사용은 "a" 또는 "an"이 참조하는 하나 이상의 물품들을 기술하기 위해 채용된다. 따라서, 본 설명은 "a" 또는 "an"이 사용될 때마다 하나 또는 적어도 하나를 포함하는 것으로 이해되어야 하고, 단수(singular)도 다르게 그 반대가 의미되는 것이 명확하지 않는 한 복수(plural)를 포함한다.
다르게 정의되지 않는 한, 여기에 사용되는 모든 기술 및 과학 용어들은 이 발명이 속하는 기술 분야의 통상의 지식을 가진 자가 통상적으로 이해하는 것과 동일한 의미를 갖는다. 본 발명의 다른 특징들 및 이점들은 다음의 상세한 설명으로부터, 및 청구항들로부터 명백할 것이다.
여기에 설명되지 않은 한도까지, 구체적인 재료들, 프로세싱 단계들, 및 회로들에 관한 많은 상세들은 종래의 것이고 반도체 및 마이크로전자 기술 분야 내의 교과서들 및 다른 출처들에서 발견될 수 있다.
도 1은 집적 회로와 같은 전자 디바이스(10)의 일부의 단면도를 포함한다. 집적 회로는 독립 실행형 메모리(standalone memory), 마이크로컨트롤러, 또는 메모리를 포함하는 다른 집적 회로일 수 있다. 일 실시예에서, 전자 디바이스(10)는 비휘발성 메모리("NVM") 어레이(19)를 포함할 수 있고, 그의 일부가 도 1에 도시되어 있다. 기판(10)은 단결정 반도체 웨이퍼, SOI(semiconductor-on-insulator) 웨이퍼, 플랫 패널 디스플레이(예를 들면, 유리 플레이트 위의 실리콘 층), 또는 전자 디바이스를 형성하기 위해 종래에 이용되는 다른 기판을 포함할 수 있다. 비록 도시되어 있지는 않지만, 기판(10)의 부분들 위에 메모리 어레이(19) 내의 활성 영역들 사이에 및 NVM 어레이(19) 외부의 주변 영역들에 얕은 트렌치 필드 분리(shallow trench field isolation)가 형성될 수 있다. 기판(10)의 최상부 표면은 주 표면(13)이다. 옵션으로, NVM 어레이(19) 내의 주 표면(13)을 따르는 기판(10)의 도핑 농도는 주 표면(13)의 부분들 위에 있을 수 있는 후속 형성되는(subsequently-formed) 게이트 전극들 사이의 누설 전류(leakage current)를 잠재적으로 감소시키기 위해 종래의 또는 독점의 도핑 동작을 이용하여 증가될 수 있다.
그 후 도 1에 도시된 바와 같이, 기판(10)의 주 표면(13) 위에, 게이트 유전층(122), 불연속 저장 엘리먼트들(124), 및 다른 유전층(126)을 포함하는 전하 저장 스택(12)이 형성될 수 있다. 게이트 유전층(122)은 산화 또는 질화 분위기를 이용하여 열적으로 성장되거나, 종래의 또는 독점의 화학 기상 증착 기법, 물리 기상 증착 기법, 원자층 증착 기법, 또는 그의 조합을 이용하여 증착될 수 있다. 게이트 유전층(122)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 고유전 율(high dielectric constant)("high-k") 재료(예를 들면, 8 이상의 유전율), 또는 그의 임의의 조합의 하나 이상의 막들을 포함할 수 있다. high-k 재료는 HfaObNc, HfaSibOc, HfaSibOcNd, HfaZrbOcNd, HfaZrbSicOdNe, HfaZrbOc, ZraSibOc, ZraSibOcNd, ZrO2, 다른 Hf-함유 또는 Zr-함유 유전체, 전술한 것들 중 임의의 것의 도핑된 버전(란탄 도핑된, 니오브 도핑된, 등), 또는 그의 임의의 조합을 포함할 수 있다. 게이트 유전층(122)은 대략 3 내지 대략 10 nm 범위의 두께를 갖는다. 유전층(122)의 두께 및 재료 선택은 실질적으로 그의 전기 특성을 결정할 것이다. 일 실시예에서, 그 두께 및 재료는 유전층(122)이 대략 10 nm의 실리콘 이산화물 등가 두께를 갖도록 선택된다.
그 후 NVM 어레이(19) 위에 불연속 저장 엘리먼트들(124)이 형성된다. 개개의 불연속 저장 엘리먼트들(124)은 실질적으로 서로 물리적으로 분리된다. 불연속 저장 엘리먼트들(124)은, 실리콘, 질화물, 금속-함유 재료와 같은, 전하를 저장할 수 있는 재료, 전하를 저장할 수 있는 다른 적합한 재료, 또는 그의 임의의 조합을 포함할 수 있다. 예를 들면, 불연속 저장 엘리먼트들(124)은 실리콘 나노결정들 또는 금속 나노클러스터들(metal nanoclusters)을 포함할 수 수 있다. 하나의 특정 실시예에서는, 기판(10)의 노출된 표면들 위에 비결정질 실리콘(amorphous silicon)의 실질적으로 연속층이 형성될 수 있다. 이 실질적으로 연속층은 그 층이 "둥글게 뭉치거나"(ball up) 또는 다른 방법으로 실리콘 나노결정들을 형성하게 할 수 있는 열 또는 다른 프로세싱 조건들에 노출될 수 있다. 불연속 저장 엘리먼 트들(124)은 도핑되지 않거나, 증착 중에 도핑되거나, 증착 후에 도핑될 수 있다. 일 실시예에서, 불연속 저장 엘리먼트들(124)은 열 산화 프로세스 중에 그의 특성이 크게 불리하게 영향을 받지 않는 하나 이상의 재료들로 형성될 수 있다. 그러한 재료는 백금, 팔라듐, 이리듐, 오스뮴, 루테늄, 레늄, 인듐-주석, 인듐-아연, 알루미늄-주석, 또는 그의 임의의 조합을 포함할 수 있다. 백금 및 팔라듐 외의, 그러한 재료들 각각은 전도성 금속 산화물을 형성할 수 있다. 일 실시예에서, 불연속 저장 엘리먼트들(124) 각각은 어느 치수에서도 대략 10 nm 이하이다. 다른 실시예에서, 불연속 저장 엘리먼트들(124)은 더 클 수 있지만, 불연속 저장 엘리먼트들(124)은 연속 구조를 형성할 만큼 크게 형성되지 않는다(즉, 불연속 저장 엘리먼트들(124) 모두는 함께 융합되지 않는다).
그 후 불연속 저장 엘리먼트들(124) 위에 유전층(126)이 형성된다. 유전층(126)은 하나 이상의 유전막들을 포함할 수 있고, 전형적으로 열적으로 성장되거나 증착된다. 유전층(126)은 임의의 하나 이상의 재료를 포함하거나 또는 게이트 유전층(122)에 관하여 설명된 실시예들 중 임의의 것을 이용하여 형성될 수 있다. 유전층(126)은 유전층(122)과 비교하여 동일한 또는 상이한 조성을 가질 수 있고 유전층(122)과 비교하여 동일한 또는 상이한 형성 기법을 이용하여 형성될 수 있다.
그 후 전하 저장 스택(12) 위에 제어 게이트 전극층(14)이 형성된다. 제어 게이트 전극층(14)은 반도체-함유 막, 금속-함유 막, 또는 그의 임의의 조합을 포함할 수 있다. 일 실시예에서, 제어 게이트 전극층(14)은 폴리실리콘 또는 비결정 질 실리콘을 포함한다. 다른 실시예에서, 제어 게이트 전극층(14)은 하나 이상의 다른 재료를 포함할 수 있다. 특정 실시예에서, 제어 게이트 전극층(14)의 두께는 대략 200 nm 이하이고, 다른 특정 실시예에서는 90 nm 이하이다. 또 다른 실시예에서, 제어 게이트 전극층(14)의 두께는 적어도 대략 20 nm이고, 다른 특정 실시예에서는 적어도 50 nm이다. 완성된 디바이스에서, 제어 게이트 전극층(14)은 제어 게이트 전극층(14)이 폴리실리콘 또는 비결정질 실리콘을 포함할 경우 적어도 1E19개 원자/cm3의 도펀트 농도를 가질 수 있다. 제어 게이트 전극층(14)은 화학 기상 증착, 물리 기상 증착, 또는 그의 조합에 의해 증착될 수 있다. 하나의 특정 실시예에서, 제어 게이트 전극층(14)은 증착될 때 도핑되고, 다른 특정 실시예에서는, 증착된 후에 도핑된다.
제어 게이트 전극층(14) 위에 절연층(16)이 형성된다. 절연층(16)은 후속 프로세싱 중에 제어 게이트 전극(14)을 보호하는 데 도움이 된다. 절연층(16)은 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 절연층(16)의 재료는 후속 형성되는 절연 스페이서들과 다른 재료를 포함하도록 선택된다. 특정 실시예에서, 절연층(16)은 질화물을 포함한다. 절연층(16)의 두께는 제어 게이트 전극층(14)에 관하여 설명한 두께의 어떤 것이라도 될 수 있다. 절연층(16)은 제어 게이트 전극층(14)과 비교하여 실질적으로 동일한 두께 또는 상이한 두께를 갖는다. 도 1에 도시된 실시예에서, 절연층(16)은 종래의 또는 독점의 화학 기상 증착, 물리 기상 증착, 또는 그의 조합을 이용하여 증착된다.
그 후 절연층(16) 위에 패터닝된 마스킹 층이 형성되고, 패터닝된 마스킹 층은 게이트 구조들이 형성될 위치들에 마스킹 부재들(18)을 포함한다. 마스킹 부재들(18)은 밑에 있는 절연층(16) 및 제어 게이트 전극층(14)과 다른 유기 레지스트 재료 또는 무기 재료를 포함한다. 이 층은 종래의 또는 독점의 리소그래픽 기법에 의해 형성될 수 있다.
도 2는, 제어 게이트 전극들(24) 포함하는 게이트 구조들(28)을 형성하고, 마스킹 부재들(18)을 제거한 후의 워크피스의 도시를 포함한다. 더 구체적으로, 절연층(16), 제어 게이트 전극층(14), 및 전하 저장 스택(12)의 노출된 부분들이 제거되어 제어 게이트 전극들(24)을 포함하는 게이트 구조들(28)을 형성한다. 일 실시예에서, 절연층(16), 제어 게이트 전극층(14), 및 전하 저장 스택(12)은 종래의 또는 독점의 에칭 기법들에 의해 제거된다. 마스킹 부재들(18)은 종래의 또는 독점의 애싱(ashing) 기법에 의해 제거될 수 있다. 마스킹 부재들(18)의 제거를 위한 타이밍은 변경될 수 있다. 일 실시예에서, 마스킹 부재들(18)은 기판(10)의 부분들을 노출시킨 후에 제거된다. 다른 실시예에서, 마스킹 부재들(18)은 절연층(16) 및 제어 게이트 전극층(14)을 패터닝한 후에 그리고 게이트 구조들(28) 밖의 전하 저장 스택(12) 모두를 제거한 후에 제거된다. 또 다른 실시예에서, 마스킹 부재들(18)은 절연층(16)(14)을 패터닝한 후에 그리고 게이트 구조들(28) 밖의 게이트 전극층(14) 모두를 제거한 후에 제거된다. 이 명세서를 읽은 후에, 숙련된 기술자들은 그들의 요구 또는 희망을 가장 잘 만족시키는 특정 패터닝 방식을 결정할 수 있을 것이다.
도 3은 게이트 구조들(28)에 인접한 절연 스페이서들(32)을 형성한 후의 워크피스의 도시를 포함한다. 절연 스페이서들(32)은 비휘발성 메모리 셀들의 프로그래밍 중에 도움이 될 비교적 높은 전계를 갖는 채널 내의 영역을 형성하는 데 도움이 된다. 절연 스페이서들(32)은 산화물, 질화물, 산질화물, 또는 그의 임의의 조합을 포함할 수 있다. 일 실시예에서, 절연 스페이서들(32)은 절연층(16)과 다른 재료를 포함한다. 절연 스페이서들(32)의 그들의 저부에서의 폭은 대략 15 내지 대략 25 nm의 범위에 있다. 절연 스페이서들(32)은 제어 게이트 전극들(24)을 포함하는 게이트 구조들(28), 및 기판(10)의 노출된 부분들 위에 절연층을 실질적으로 컨포멀하게(conformally) 증착하는 것에 의해 형성될 수 있다. 절연층은 측벽 스페이서들(32)을 형성하기 위해 이방성으로(anisotropically) 에칭될 수 있다. 도 3에 도시된 실시예에서, 절연 스페이서들(32)은 호 모양의 외부 표면(arc-shaped outer surface)을 갖는다. 다른 실시예에서(도시되지 않음), 절연 스페이서들(32)은 삼각형 또는 정사각형으로 된 모양(triangular or squared-off shape)을 가질 수 있다. 절연 스페이서들(32)을 형성하기 위한 절연층의 증착 및 에칭은 종래의 또는 독점의 기법들을 이용하여 수행되고 마스크의 이용을 필요로 하지 않는다.
도 4는 기판(10)의 노출된 부분들 위에 반도체 층(40)을 형성한 후의 워크피스의 도시를 포함한다. 반도체 층(40)은 후속 형성되는 선택 게이트 전극들의 아래에 있는 채널 영역들이 프로그래밍 중에 개별 저장 엘리먼트들(124) 내로 전하 캐리어들의 탄도 주입을 돕도록 비교적 더 높은 높이에 형성될 수 있게 한다. 반 도체 층(40)은 실리콘, 게르마늄, 탄소, 또는 그의 조합을 포함할 수 있다. 완성된 전자 디바이스에서, 반도체 층(40)의 상부 표면은 적어도 게이트 유전층(122)의 상부 표면만큼 높고 반도체 층(40)에 인접한 제어 게이트 전극(24)의 하부 표면보다는 높지 않은 높이에 위치한다. 일 실시예에서, 반도체 층(40)은 대략 15 nm 이하의 두께를 갖고, 다른 실시예에서는 대략 11 nm 이하, 또 다른 실시예에서는 대략 9 nm 이하의 두께를 갖는다. 추가 실시예에서, 반도체 층(40)은 적어도 대략 2 nm의 두께를 갖고, 다른 추가 실시예에서는 적어도 대략 3 nm의 두께를 갖는다. 특정 실시예에서, 반도체 층(40)은 대략 4 nm 내지 대략 6 nm의 범위의 두께를 갖는다. 반도체 층(40)은 종래의 또는 독점의 선택적 증착 또는 성장 기법을 이용하여 형성될 수 있다. 특정 실시예에서, 반도체 층(40)은 선택적 에피택셜 성장 기법을 이용하여 형성된다. 이 실시예에서, 게이트 구조(28) 위에는 반도체 층(40)의 실질적으로 아무것도 형성되지 않는다. 다른 실시예에서는, 비결정질 반도체 층이 증착되고 후속하여 기판(10)을 템플릿(template)으로 이용하여 결정화되어 실질적으로 단결정의 반도체 층(40)을 형성할 수 있다.
반도체 층(40)은 형성될 때 도핑되거나 도핑되지 않을 수 있고, 이온 주입에 의해 후속하여 도핑될 수 있고, 기판(10)으로부터 반도체 층(40) 내로 도펀트를 확산시키는 것에 의해 도핑될 수 있고, 또는 그의 임의의 조합으로 될 수 있다. 반도체 층(40)은 그의 품질을 변경하거나 개선하기 위해 추가의 프로세싱을 받을 수 있다. 그러한 프로세싱은 옵션이고 희생 산화물의 형성 및 제거, 반도체 층(40)이 기판(10)과 다른 반도체 원소를 포함하는 경우에는 응축(condensation), 다른 적합 한 프로세싱, 또는 그의 임의의 조합을 포함할 수 있다.
도 5는 반도체 층(40) 위에 게이트 유전층(52)을 형성한 후의 워크피스의 도시를 포함한다. 게이트 유전층(52)은 게이트 유전층(122)에 관하여 설명한 재료들, 두께들, 및 형성 프로세스들의 어떤 것이라도 포함할 수 있다. 게이트 유전층(122)과 비교하여, 게이트 유전층(52)은 동일한 조성 또는 상이한 조성을 가질 수 있고, 동일한 프로세스 기법 또는 상이한 프로세스 기법을 반복하는 것에 형성될 수 있고, 또는 그의 임의의 조합으로 될 수 있다. 특정 실시예에서, 게이트 유전층(52)은 논리 게이트 유전체이고 게이트 유전층(122)보다 현저히 더 얇다. 특정 실시예에서, 게이트 유전층(52)은 게이트 유전층(122)의 두께의 1/2 미만이다.
도 6은 게이트 유전층(52), 절연 스페이서들(32), 및 게이트 구조들(28) 위에 있는 선택 게이트 전극층(64)을 형성한 후의 워크피스의 도시를 포함한다. 선택 게이트 전극층(64)은 제어 게이트 전극들(24)에 관하여 설명한 재료들, 두께들, 및 형성 프로세스들의 어떤 것이라도 포함할 수 있다. 제어 게이트 전극들(24)과 비교하여, 선택 게이트 전극층(64)은 동일한 조성 또는 상이한 조성, 동일한 두께, 또는 상이한 두께를 가질 수 있고, 동일한 프로세스 기법 또는 상이한 프로세스 기법을 반복하는 것에 형성될 수 있고, 또는 그의 임의의 조합으로 될 수 있다. 특정 실시예에서, 선택 게이트 전극층(64)은 워크피스의 노출된 표면들 위에 실질적으로 컨포멀하게 증착된다.
도 7은 스페이서들(74)을 형성한 후의 워크피스의 도시를 포함한다. 선택 게이트 전극층(64)은 스페이서들(74)을 형성하기 위해 이방성으로 에칭될 수 있다. 도 7에 도시된 실시예에서, 스페이서들(74)은 호 모양의 외부 표면을 갖는다. 다른 실시예(도시되지 않음)에서, 스페이서들(74)은 삼각형 또는 정사각형으로 된 모양을 가질 수 있다. 스페이서들(74)을 형성하기 위한 선택 게이트 전극층의 에칭은 종래의 또는 독점의 기법을 이용하여 수행되고 마스크의 이용을 필요로 하지 않는다.
도 8은 마스킹 부재(84) 및 개구부(82)를 포함하는 패터닝된 마스킹 층을 형성한 후의 워크피스의 도시를 포함한다. 패터닝된 마스킹 층은 후속의 에칭과 함께 비휘발성 메모리 셀들의 부분이 되지 않을 스페이서들(74)의 부분들을 제거하는 데에 이용된다. 형성될 때, 스페이서들(74)은 게이트 구조들(28)을 둘러싼다. 일 실시예에서, 각 선택 게이트 전극은 그의 대응하는 제어 게이트 전극(24)에 인접하여 위치할 것이다. 마스킹 부재(84)는 남아 있을 스페이서들(74)의 부분들을 보호하고, 개구부(82)는 제거될 스페이서들(74)의 다른 부분들을 노출시킨다. 패터닝된 마스킹 층은 마스킹 부재들(18)에 관하여 설명한 실시예를 이용하여 형성될 수 있다.
도 9는 스페이서들(74)로부터 선택 게이트 전극들(94)을 형성한 후의 도 8의 워크피스의 도시를 포함한다. 도 8을 간단히 참조하면, 개구부(82) 내의 스페이서들(74)의 부분들은 종래의 또는 독점의 에칭 기법을 이용하여 제거된다. 일 실시예에서는, (게이트 구조들(28) 사이의) 게이트 유전층(52), 반도체 층(40), 및 절연 스페이서들(32)의 노출된 부분들을 제거하기 위해 추가의 에칭이 이용된다. 다르게는, 절연 스페이서들(32), 반도체 층(40), 게이트 유전층(52), 또는 그의 임의 의 조합의 노출된 부분들은 게이트 구조들(28) 사이에 남아 있다. 도 9에 도시된 특정 실시예에서는, 반도체 층(40)의 부분이 게이트 구조들 사이에 남아 있다. 마스킹 부재(84)는 종래의 또는 독점의 애싱 기법에 의해 제거될 수 있다. 따라서, 선택 게이트 전극들(94)은 스페이서들(74)의 남아 있는 부분들을 포함한다. 이 시점에서, 절연층(16)은 다른 노출된 재료들에 대해 선택적인 습식 에칭(wet etch)에 의해 제거된다.
도 10은 절연층(102), 스페이서들(104), 및 도핑된 영역들(106 및 108)을 형성한 후의 워크피스의 도시를 포함한다. 도 10에 도시된 워크피스를 형성하기 위해 이용되는 프로세싱 시퀀스에 대해 더 상세히 설명한다. 소스/드레인 연장부들(도핑 영역들(106 및 108)의 부분들)이 주입(implant)된다. 주입 중에, 선택 게이트 전극들(94) 및 제어 게이트 전극들(24)도 도핑된다. 주입되는 도펀트는 p형 도펀트(예를 들면, 붕소) 또는 n형 도펀트(예를 들면, 인 또는 비소)일 수 있다. 주입은 종래의 또는 독점의 기법을 이용하여 수행된다.
그 후 절연층(102)이 형성되고 그것은 산화물, 질화물, 산질화물, 또는 그의 임의의 조합을 포함할 수 있다. 절연층들(102)의 두께는 소스/드레인("S/D") 영역들을 형성할 때 후속의 이온 주입 중에 주입 스크린(implant screen)으로서 기능한다. 일 실시예에서, 절연층(102)은 산화물층을 대략 5 내지 대략 15 nm의 두께로 증착하는 것에 의해 형성된다. 절연층(102)은 워크피스의 실질적으로 모든 노출된 표면들을 커버한다. 그 후, 질화물층이 대략 50 내지 대략 90 nm의 두께로 증착되고 이방성으로 에칭되어, 메모리 셀들 주위에, 및 선택 게이트 전극들(94)에 인접 한 제어 게이트 전극들(24)의 상부에 스페이서들(104)을 형성한다. 제어 게이트 전극들(24)의 상부 위에 있는 스페이서들(104)은 후속의 규화물(silicide) 형성 중에 선택 게이트 전극들(94) 및 제어 게이트 전극들(24) 사이에 전기 단락이 형성하는 것을 실질적으로 막는 데 도움이 된다.
게이트 전극들(28) 또는 선택 게이트 전극들(94) 또는 스페이서들(104)에 의해 커버되지 않은 반도체 층(40) 및 기판(10)의 부분들에 도펀트가 주입되어, 이 주입 및 소스/드레인 연장부 주입으로부터의 도펀트들의 조합들인, 도핑된 영역들(106 및 108)의 형성을 완료한다. 도핑된 영역들(106 및 108)은 반도체 층(40) 및 기판(10)의 부분들을 포함하고, 기판(10)과 반도체 층(40) 사이의 경계들은 도 10에서 점선으로 도시되어 있다. 일 실시예에서, 도핑된 영역들(106 및 108)은 S/D 영역들로서 기능할 수 있다. 도핑 프로세스 중에, 스페이서들(104)에 의해 커버되지 않은 선택 게이트 전극들(94) 및 제어 게이트 전극들(24)의 부분들도 도핑된다. 도펀트는 p형 도펀트(예를 들면, 붕소) 또는 n형 도펀트(예를 들면, 인 또는 비소)이다. 일 실시예에서, 주입된 도펀트는, 산화, 증착, 어닐링(annealing), 상이한 주입 도펀트의 드라이브 또는 활성화와 같은 상이한 주 목적에 이바지할 수 있는, 하나 이상의 후속 열 사이클들(subsequent thermal cycles)에 의해 활성화된다. 일 실시예에서, 도핑된 영역들(106 및 108) 각각은 적어도 대략 1E19개 원자/cm3의 도펀트 농도를 갖는다. 도핑된 영역들(106 및 108)을 형성하기 위한 주입들은 종래의 또는 독점의 기법들을 이용하여 수행된다.
일 실시예에서, 워크피스의 부분들은 규화(silicide)될 수 있지만 도면들에는 도시되어 있지 않다. 도 10을 참조하면, 스페이서들(104)에 의해 커버되지 않은 게이트 유전층(52) 및 절연층(102)의 부분들은 제거된다. 금속-함유 층이 증착되고 제어 게이트 전극들(24), 선택 게이트 전극들(94), 및 도핑된 영역들(106 및 108)의 노출된 부분들과 반응하여 금속-함유 규화물 영역들을 형성한다. 금속-함유 규화물 영역들은 종래의 또는 독점의 재료 및 종래의 또는 독점의 프로세싱 기법을 이용하여 형성된다.
일 실시예에서, NVM 어레이(19)는 이제 전기 접속의 형성 외에 실질적으로 완성되었다. 전자 디바이스의 주변 영역들(도시되지 않음) 내의 컴포넌트 제조는 하나 이상의 종래의 또는 독점의 기법들을 이용하여 수행될 수 있다. 도 10을 참조하면, 도핑된 영역(108)을 공유하는 2개의 메모리 셀들이 도시되어 있다. 각 메모리 셀은 제어 게이트 전극(24), 선택 게이트 전극(64), 및 불연속 저장 엘리먼트들의 세트를 포함한다.
도 11은 실질적으로 완성된 집적 회로의 단면도의 도시를 포함한다. 도 11에 도시된 바와 같이, 합성 기판(110)은 기판(10)과 반도체 층(40)의 조합을 나타낸다. 합성 기판(110)은 기판(10)의 주 표면(13)에 대응하는, 제1 주 표면(111), 및 완성된 전자 디바이스에서 반도체 층(40)의 상부 표면에 대응하는 제2 주 표면(113)을 포함한다. 제1 주 표면(111)과 제2 주 표면(113) 사이에 벽(112)이 위치한다. 상이한 주 표면들 및 그들 사이의 벽(112)의 조합은 그로부터 전하 저장 스택(12) 내로 전하 캐리어들의 탄도 주입이 일어날 수 있는 영역을 형성하는 데 도움이 된다.
전자 디바이스의 다른 부분들 및 그들의 형성에 관련하여, 종래의 또는 독점의 기법에 의해 워크피스 위에 레벨간 유전층(interlevel dielectric layer)(114)이 형성된다. 레벨간 유전층(114)은 도핑된 영역(108)까지 연장하는 콘택트 개구부를 형성하도록 패터닝된다. 비록 도 11에 도시되어 있지는 않지만, 도핑된 영역들(106), 제어 게이트 전극들(24), 선택 게이트 전극들(94)에, 및 NVM 어레이(19) 내의 또는 밖의 다른 부분들에 다른 콘택트 개구부들이 만들어진다. 레벨간 유전층(114)은 산화물, 질화물, 산질화물, 또는 그의 조합과 같은 절연 재료를 포함할 수 있다. 특정 실시예에서는, 콘택트 개구부들을 형성하기 위해 이방성 에칭이 이용될 수 있다.
그 후 전도성 플러그(116) 및 전도성 라인(118)이 형성된다. 다른 전도성 플러그들 및 전도성 라인들도 형성되지만 도 11에는 도시되어 있지 않다. 전도성 플러그(116) 및 전도성 라인(118)은 동일한 또는 상이한 전도 재료들을 포함할 수 있다. 전도성 플러그(116) 및 전도성 라인(118)의 각각은 도핑된 실리콘, 텅스텐, 티탄, 탄탈, 티탄 질화물, 탄탈 질화물, 알루미늄, 구리, 다른 적합한 전도성 재료, 또는 그의 임의의 조합을 포함할 수 있다. 하나의 특정 실시예에서, 전도성 플러그(116)는 텅스텐을 포함하고, 전도성 라인(118)은 구리를 포함한다. 대응하는 전도성 층들(예를 들면, 전도성 플러그(116)를 위한 텅스텐 및 전도성 라인(118)을 위한 구리) 전에 옵션의 장벽층, 부착층, 또는 그의 임의의 조합이 형성될 수 있다. 전도성 라인(118) 내의 구리를 인캡슐레이트(encapsulate)하기 위해 옵션의 캡 층(capping layer)(예를 들면, 금속-함유 질화물)이 이용될 수 있다.
일 실시예에서, 전도성 플러그(116)는 전도성 라인(118) 전에 형성된다. 하나의 특정 실시예에서는, 레벨간 유전층(114) 위에 전도성 층(도시되지 않음)이 형성되고 그 안의 콘택트 개구부들을 실질적으로 채운다. 콘택트 개구부들 밖에 있는 전도성 층의 부분들은 전도성 플러그들(116)을 형성하기 위해 제거된다. 종래의 또는 독점의 화학 기계 연마 동작 또는 종래의 또는 독점의 에칭 프로세스가 수행될 수 있다.
그 후 다른 절연층(도시되지 않음)이 증착되고 전도성 라인(118)이 형성되는 상호접속 트렌치들(interconnect trenches)을 형성하도록 패터닝된다. NVM 어레이(19) 내의, NVM 어레이(19) 밖의, 또는 그의 임의의 조합의 위치들에 다른 상호접속 트렌치들이 형성될 수 있다. 일 실시예에서는, 레벨간 유전층(114) 위에 다른 전도성 층이 형성되고 절연층 내의 상호접속 트렌치들을 실질적으로 채운다. 절연층 내의 상호접속 트렌치들 밖에 있는 전도성 층의 부분들은 전도성 라인(118)을 형성하기 위해 제거된다. 일 실시예에서, 종래의 또는 독점의 화학 기계 연마 동작이 수행될 수 있고, 다른 실시예에서는, 종래의 또는 독점의 에칭 프로세스가 수행될 수 있다. 절연층은 전도성 라인(118)과 도시되지 않은 다른 전도성 라인들 사이에 그들과 실질적으로 동일한 높이에 위치한다. 다른 실시예(도시되지 않음)에서, 전도성 플러그(116) 및 전도성 라인(118)은 종래의 또는 독점의 듀얼-인레이드 프로세스(dual-inlaid process)를 이용하여 동시에 형성된다.
다른 실시예(도시되지 않음)에서, 추가의 절연 및 전도성 층들이 형성되어 하나 이상의 추가의 상호접속의 레벨들을 형성하도록 패터닝될 수 있다. 마지막 상호접속 레벨이 형성된 후에, NVM 영역(19) 및 주변 영역들을 포함하는 기판(11) 위에 인캡슐레이트 층(encapsulating layer)(120)이 형성된다. 인캡슐레이트 층(120)은 산화물, 질화물, 산질화물, 또는 그의 조합과 같은 하나 이상의 절연막을 포함할 수 있다.
NVM(19) 내의 메모리 셀들은 종래의 또는 독점의 바이어싱 조건들을 이용하여 프로그램, 판독, 및 소거될 수 있다. NVM 어레이(19) 내의 각 메모리 셀은 2 비트까지의 데이터를 저장할 수 있다. 그 비트들 중 하나는 선택 게이트 전극(94) 및 벽(112)에 인접하여 위치한다. 그 특정 비트는 소스측 주입(source-side injection)을 이용하여 프로그램될 수 있다. 다른 비트는 도핑된 영역(108)에 인접하여 위치하고 드레인측 핫 캐리어 주입(drain-side hot carrier injection) 또는 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 이용하여 프로그램될 수 있다.
다른 실시예(도시되지 않음)에서는, 상이한 전하 저장 스택이 이용될 수 있다. 배경기술 부분에서 설명된 문제점은, 전하가 플로팅 게이트 전극 내에서 보다 자유로이 이동되는, 플로팅 게이트 전극과는 대조적으로, 전하가 트랩(trap)되거나 다른 방법으로 국부에 제한(localize)되는 비휘발성 메모리에서 특히 문제가 된다. 이 다른 실시예에서, 불연속 전하 엘리먼트들(124)은 질화물층으로 대체되거나 질화물층과 함께 사용될 수 있다. 특정 실시예에서, 전하 저장 스택은 ONO(oxide-nitride-oxide) 스택을 포함한다.
여기에 설명된 실시예들은 여전히 탄도 주입의 이익들을 획득한다. 전하 저장 스택 내의 불연속 저장 엘리먼트들 또는 질화물층의 실질적으로 아무것도 동일한 메모리 셀 내의 제어 게이트 전극(24)과 선택 게이트 전극(94) 사이에 위치하지 않는다. 따라서, 배경기술에서 설명된 소거 문제들은 실질적으로 제거된다. 전자 디바이스를 형성하는 본 프로세스는 어떤 추가의 마스킹 층도 요구하지 않고, 따라서, 제조 비용을 실질적으로 증가시키지 않고 현존하는 프로세스 흐름에 통합될 수 있다.
많은 상이한 양태들 및 실시예들이 가능하다. 이들 양태들 및 실시예들 중 일부가 아래에 설명된다. 이 명세서를 읽은 후에, 숙련된 기술자들은 그 양태들 및 실시예들이 단지 설명적인 것이고 본 발명의 범위를 제한하지 않는다는 것을 인식할 것이다.
제1 양태에서, 비휘발성 메모리 셀을 포함하는 전자 디바이스를 형성하는 프로세스는 기판 위에 전하 저장 스택을 형성하는 단계 및 상기 전하 저장 스택 위에 제어 게이트 전극을 형성하는 단계를 포함할 수 있다. 상기 프로세스는 또한 상기 제어 게이트 전극을 형성한 후에 상기 기판 위에 반도체 층을 형성하는 단계를 포함할 수 있고, 상기 반도체 층은 상기 제어 게이트 전극으로부터 이격되어 있다. 상기 프로세스는 상기 반도체 층 위에 선택 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1 양태의 일 실시예에서, 상기 프로세스는 상기 제어 게이트 전극을 형성한 후에 및 상기 기판 위에 상기 반도체 층을 형성하기 전에 절연 스페이서를 형성하는 단계를 더 포함한다. 특정 실시예에서, 상기 절연 스페이서를 형성하는 단계는 상기 제어 게이트 전극 및 상기 기판 위에 절연층을 형성하는 단계 및 상기 절연층을 이방성으로 에칭하여 상기 절연 스페이서를 형성하는 단계를 포함한다. 다른 특정 실시예에서, 상기 선택 게이트 전극을 형성하는 단계는 상기 제어 게이트 전극, 상기 절연 스페이서, 및 상기 반도체 층 위에 선택 게이트 전극층을 형성하는 단계, 상기 선택 게이트 전극층을 이방성으로 에칭하여 측벽 스페이서를 형성하는 단계, 및 상기 측벽 스페이서의 일부를 제거하여 상기 선택 게이트 전극을 형성하는 단계를 포함한다. 다른 실시예에서, 상기 반도체 층을 형성하는 단계는 상기 기판 위에 상기 반도체 층을 선택적으로 형성하는 단계를 포함한다. 특정 실시예에서, 상기 반도체 층을 형성하는 단계는 상기 기판으로부터 상기 반도체 층을 선택적으로 에피택셜로(epitaxially) 성장시키는 단계를 포함한다.
상기 제1 양태의 추가 실시예에서, 상기 전하 저장 스택을 형성하는 단계는 상기 기판 위에 제1 게이트 유전층을 형성하는 단계 및 상기 제1 게이트 유전층 위에 불연속 저장 엘리먼트들을 형성하는 단계를 포함한다. 특정 실시예에서, 상기 프로세스는 상기 선택 게이트 전극을 형성하기 전에 상기 반도체 층 위에 제2 게이트 유전층을 형성하는 단계를 더 포함하고, 상기 제2 게이트 유전층은 상기 제1 게이트 유전층보다 얇다. 다른 특정 실시예에서, 상기 반도체 층을 형성하는 단계는 상기 기판에 인접한 제1 표면 및 상기 제1 표면의 맞은편의 제2 표면을 포함하는 상기 반도체 층을 형성하는 단계를 포함하고, 상기 제2 표면은 제1 높이에 위치한다. 또한, 상기 제어 게이트 전극을 형성하는 단계는 상기 기판에 인접한 제3 표 면 및 상기 제3 표면의 맞은편의 제4 표면을 포함하는 상기 제어 게이트 전극을 형성하는 단계를 포함하고, 상기 제3 표면은 적어도 상기 제1 높이만큼 높은 제2 높이에 위치한다. 더 특정한 실시예에서, 상기 제1 게이트 유전층을 형성하는 단계는 상기 기판에 인접한 제5 표면 및 상기 제5 표면의 맞은편의 제6 표면을 포함하는 상기 제1 게이트 유전층을 형성하는 단계를 포함하고, 상기 제6 표면은 제3 높이에 위치하고, 상기 제1 높이는 상기 제2 높이와 상기 제3 높이 사이에 위치한다.
제2 양태에서, 비휘발성 메모리 셀을 포함하는 전자 디바이스를 형성하는 프로세스는 기판 위에 제1 게이트 유전층을 형성하는 단계, 상기 제1 게이트 유전층 위에 불연속 저장 엘리먼트들을 형성하는 단계, 및 상기 불연속 저장 엘리먼트들 위에 제어 게이트 전극을 형성하는 단계를 포함할 수 있다. 상기 프로세스는 또한 상기 제어 게이트 전극을 형성한 후에 상기 불연속 저장 엘리먼트들의 노출된 부분을 제거하는 단계를 포함할 수 있다. 상기 프로세스는 상기 제어 게이트 전극에 인접하여 절연 스페이서를 형성하는 단계 및 상기 절연 스페이서를 형성한 후에 상기 기판의 노출된 부분으로부터 반도체 층을 선택적으로 성장시키는 단계를 더 포함할 수 있다. 상기 프로세스는 또한 상기 반도체 층 위에 제2 게이트 유전층을 형성하는 단계 및 상기 제2 게이트 유전층 위에 선택 게이트 전극을 형성하는 단계를 더 포함할 수 있다. 일 실시예에서, 상기 반도체 층은 상기 기판으로부터 가장 멀리 위치하는 제1 표면을 갖고, 상기 제1 표면은 제1 높이에 위치하고, 상기 제어 게이트 전극은 상기 기판에 가장 가까이 위치하는 제2 표면을 갖고, 상기 제2 표면은 제2 높이에 위치하고, 상기 제1 게이트 유전층은 상기 기판으로부터 가장 멀리 위치하는 제3 표면을 갖고, 상기 제3 표면은 제3 높이에 위치하고, 상기 제1 높이는 상기 제2 높이와 상기 제3 높이 사이에 위치한다.
상기 제2 양태의 다른 실시예에서, 상기 제어 게이트 전극을 형성하는 단계는 상기 불연속 저장 엘리먼트들 위에 제어 게이트 전극층을 형성하는 단계, 상기 제어 게이트 전극층 위에 질소-함유 층을 형성하는 단계, 상기 질소-함유 층 위에 마스크를 형성하는 단계, 상기 질소-함유 층을 패터닝하는 단계, 및 상기 제어 게이트 전극층을 패터닝하여 상기 제어 게이트 전극을 형성하는 단계를 포함한다. 상기 선택 게이트 전극을 형성하는 단계는 상기 제어 게이트 전극, 상기 절연 스페이서, 및 상기 반도체 층 위에 선택 게이트 전극층을 형성하는 단계, 및 상기 선택 게이트 전극층을 이방성으로 에칭하여 상기 선택 게이트 전극을 형성하는 단계를 포함하고, 이방성으로 에칭하는 것은 마스크를 이용하지 않고 수행된다.
상기 제2 양태의 또 다른 실시예에서, 상기 제1 게이트 유전층은 상기 제2 게이트 유전층보다 두껍다. 특정 실시예에서, 상기 전하 저장 스택의 노출된 부분을 제거하는 단계는 상기 전하 저장 스택의 노출된 부분 내의 상기 불연속 저장 엘리먼트들을 반응시켜 절연 재료를 형성하는 단계, 및 상기 전하 저장 스택의 노출된 부분 내의 상기 절연 재료 및 상기 제1 게이트 유전층을 에칭하는 단계를 포함한다.
제3 양태에서, 비휘발성 메모리 셀을 포함하는 전자 디바이스는 제1 부분 및 제2 부분을 포함하는 기판을 포함할 수 있고, 상기 제1 부분 내의 제1 주 표면은 상기 제2 부분 내의 제2 주 표면보다 낮은 높이에 위치한다. 상기 전자 디바이스 는 또한 상기 제1 부분 위에 있는 전하 저장 스택 ― 상기 전하 저장 스택은 불연속 저장 엘리먼트들을 포함함 ―, 상기 제1 부분 위에 있는 제어 게이트 전극, 및 상기 제2 부분 위에 있는 선택 게이트 전극을 포함할 수 있고, 상기 선택 게이트 전극은 측벽 스페이서를 포함한다.
상기 제3 양태의 일 실시예에서, 상기 전자 디바이스는 상기 제어 게이트 전극과 상기 선택 게이트 전극 사이에 위치하는 절연 스페이서를 더 포함한다. 다른 실시예에서, 상기 전자 디바이스는 상기 제어 게이트 전극과 상기 기판의 상기 제1 부분 사이에 위치하는 제1 게이트 유전층, 및 상기 선택 게이트 전극과 상기 기판의 상기 제2 부분 사이에 위치하는 제2 게이트 유전층을 더 포함하고, 상기 제2 게이트 유전층은 상기 제1 게이트 유전층보다 얇다.
상기 제3 양태의 추가 실시예에서, 상기 전자 디바이스는 상기 제어 게이트 전극에 인접한 제1 소스/드레인 영역, 및 상기 선택 게이트 전극에 인접한 제2 소스/드레인 영역을 더 포함한다. 또 다른 추가 실시예에서, 상기 불연속 저장 엘리먼트들의 실질적으로 아무것도 상기 제어 게이트 전극과 상기 선택 게이트 사이에 위치하지 않는다. 특정 실시예에서, 상기 불연속 저장 엘리먼트들의 실질적으로 아무것도 상기 기판의 상기 제2 부분 위에 위치하지 않는다.
일반적인 설명 또는 예들에서 위에 설명한 모든 활동들이 요구되지는 않고, 특정 활동의 일부가 요구되지 않을 수 있고, 설명한 것들에 더하여 하나 이상의 추가 활동들이 수행될 수 있다는 것을 유념하자. 또한, 활동들이 기재되어 있는 순서가 반드시 그것들이 수행되는 순서는 아니다.
여기에 설명된 실시예들의 도시들(illustrations)은 다양한 실시예들의 구조의 일반적인 이해를 제공하려는 것이다. 그 도시들은 여기에 설명된 구조들 또는 방법들을 이용하는 장치 또는 시스템들의 모든 엘리먼트들 및 특징들의 완전한 설명으로서 구실하려는 것이 아니다. 본 명세서를 검토한 이 기술 분야의 숙련자들에게는 다수의 다른 실시예들이 명백할 수 있다. 본 명세서의 범위에서 벗어남이 없이 구조적 대체, 논리적 대체, 또는 다른 변경이 이루어질 수 있도록, 본 명세서로부터 다른 실시예들이 이용되고 도출될 수 있다. 또한, 도시들은 단지 대표적인 것들이고 일정한 비례로 그려지지 않을 수 있다. 도시들 내의 특정 부분들은 과장될 수 있는 반면, 다른 부분들은 최소화될 수 있다. 따라서, 본 명세서 및 도면들은 제한적이라기보다는 설명적인 것으로 간주되어야 한다.
본 명세서의 하나 이상의 실시예들은 여기에서, 단지 편의를 위해 그리고 이 출원의 범위를 임의의 특정 발명 또는 발명의 개념으로 자발적으로 제한하려고 함이 없이 용어 "발명"에 의해 개별적으로 또는 집합적으로 언급될 수 있다. 또한, 비록 특정 실시예들이 여기에 도시되고 설명되었지만, 동일한 또는 유사한 목적을 달성하도록 계획된 어떤 후속의 배열이라도 그 도시된 특정 실시예들에 대신할 수 있다. 이 명세서는 다양한 실시예들의 임의의 및 모든 후속 개조 또는 변형들을 커버하려고 한다. 상기 실시예들, 및 여기에 구체적으로 설명되지 않은 다른 실시예들의 조합들은 본 설명을 검토한 이 기술 분야의 숙련자들에게 명백할 것이다.
이익들, 다른 이점들, 및 문제들에 대한 해법들이 특정 실시예들에 관하여 위에서 설명되었다. 그러나, 그 이익들, 이점들, 문제들에 대한 해법들, 및 임의 의 이익, 이점, 또는 해법이 나타나거나 더욱 명백해지게 할 수 있는 임의의 특징(들)은 임의의 또는 모든 청구항들의 결정적, 필수적, 또는 본질적 특징으로서 해석되지 않아야 한다.
명료함을 위해, 여기에서 개별 실시예들에 관련해서 설명된 특정 특징들은 단일 실시예에서 조합으로 제공될 수도 있다는 것을 인식해야 한다. 반대로, 간결함을 위해, 단일 실시예에 관련해서 설명된 다양한 특징들은 개별적으로 또는 임의의 부조합(subcombination)으로 제공될 수도 있다. 또한, 범위로 지정된 값들의 언급은 그 범위 내의 각각의 그리고 모든 값을 포함한다.
위에 개시된 주제는 제한적이 아니라 설명적인 것으로 간주되어야 하고, 첨부된 청구항들은 본 발명의 범위 내에 있는 임의의 및 모든 그러한 변경들, 향상들, 및 다른 실시예들을 커버하려고 한다. 따라서, 법이 허용하는 최대 한도까지, 본 발명의 범위는 다음의 청구항들 및 그들의 균등물들의 허용되는 가장 폭 넓은 해석에 의해 결정되어야 하고, 전술한 상세한 설명에 의해 제한되거나 한정되지 않아야 한다.

Claims (20)

  1. 비휘발성 메모리 셀을 포함하는 전자 디바이스를 형성하는 프로세스로서,
    기판 위에 전하 저장 스택을 형성하는 단계;
    상기 전하 저장 스택 위에 제어 게이트 전극을 형성하는 단계;
    상기 제어 게이트 전극을 형성한 후에 상기 기판 위에 반도체 층을 형성하는 단계 ― 상기 반도체 층은 상기 제어 게이트 전극으로부터 이격되어 있음 ―; 및
    상기 반도체 층 위에 선택 게이트 전극을 형성하는 단계
    를 포함하는 전자 디바이스를 형성하는 프로세스.
  2. 제1항에 있어서, 상기 제어 게이트 전극을 형성한 후에 및 상기 기판 위에 상기 반도체 층을 형성하기 전에 절연 스페이서를 형성하는 단계를 더 포함하는 전자 디바이스를 형성하는 프로세스.
  3. 제2항에 있어서, 상기 절연 스페이서를 형성하는 단계는,
    상기 제어 게이트 전극 및 상기 기판 위에 절연층을 형성하는 단계; 및
    상기 절연층을 이방성으로 에칭하여 상기 절연 스페이서를 형성하는 단계
    를 포함하는 전자 디바이스를 형성하는 프로세스.
  4. 제2항에 있어서, 상기 선택 게이트 전극을 형성하는 단계는,
    상기 제어 게이트 전극, 상기 절연 스페이서, 및 상기 반도체 층 위에 선택 게이트 전극층을 형성하는 단계;
    상기 선택 게이트 전극층을 이방성으로 에칭하여 측벽 스페이서를 형성하는 단계; 및
    상기 측벽 스페이서의 일부를 제거하여 상기 선택 게이트 전극을 형성하는 단계
    를 포함하는 전자 디바이스를 형성하는 프로세스.
  5. 제1항에 있어서, 상기 반도체 층을 형성하는 단계는 상기 기판 위에 상기 반도체 층을 선택적으로 형성하는 단계를 포함하는 전자 디바이스를 형성하는 프로세스.
  6. 제5항에 있어서, 상기 반도체 층을 형성하는 단계는 상기 기판으로부터 상기 반도체 층을 선택적으로 에피택셜로(epitaxially) 성장시키는 단계를 포함하는 전자 디바이스를 형성하는 프로세스.
  7. 제1항에 있어서, 상기 전하 저장 스택을 형성하는 단계는,
    상기 기판 위에 제1 게이트 유전층을 형성하는 단계; 및
    상기 제1 게이트 유전층 위에 불연속 저장 엘리먼트들을 형성하는 단계
    를 포함하는 전자 디바이스를 형성하는 프로세스.
  8. 제7항에 있어서, 상기 선택 게이트 전극을 형성하기 전에 상기 반도체 층 위에 제2 게이트 유전층을 형성하는 단계를 더 포함하고, 상기 제2 게이트 유전층은 상기 제1 게이트 유전층보다 얇은 전자 디바이스를 형성하는 프로세스.
  9. 제7항에 있어서,
    상기 반도체 층을 형성하는 단계는 상기 기판에 인접한 제1 표면 및 상기 제1 표면의 맞은편의 제2 표면을 포함하는 상기 반도체 층을 형성하는 단계를 포함하고, 상기 제2 표면은 제1 높이에 위치하고;
    상기 제어 게이트 전극을 형성하는 단계는 상기 기판에 인접한 제3 표면 및 상기 제3 표면의 맞은편의 제4 표면을 포함하는 상기 제어 게이트 전극을 형성하는 단계를 포함하고, 상기 제3 표면은 적어도 상기 제1 높이만큼 높은 제2 높이에 위치하는 전자 디바이스를 형성하는 프로세스.
  10. 제9항에 있어서, 상기 제1 게이트 유전층을 형성하는 단계는 상기 기판에 인접한 제5 표면 및 상기 제5 표면의 맞은편의 제6 표면을 포함하는 상기 제1 게이트 유전층을 형성하는 단계를 포함하고, 상기 제6 표면은 제3 높이에 위치하고, 상기 제1 높이는 상기 제2 높이와 상기 제3 높이 사이에 위치하는 전자 디바이스를 형성하는 프로세스.
  11. 비휘발성 메모리 셀을 포함하는 전자 디바이스를 형성하는 프로세스로서,
    기판 위에 제1 게이트 유전층을 형성하는 단계;
    상기 제1 게이트 유전층 위에 불연속 저장 엘리먼트들을 형성하는 단계;
    상기 불연속 저장 엘리먼트들 위에 제어 게이트 전극을 형성하는 단계;
    상기 제어 게이트 전극을 형성한 후에 상기 불연속 저장 엘리먼트들의 노출된 부분을 제거하는 단계;
    상기 제어 게이트 전극에 인접하여 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서를 형성한 후에 상기 기판의 노출된 부분으로부터 반도체 층을 선택적으로 성장시키는 단계;
    상기 반도체 층 위에 제2 게이트 유전층을 형성하는 단계; 및
    상기 제2 게이트 유전층 위에 선택 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 반도체 층은 상기 기판으로부터 가장 멀리 위치하는 제1 표면을 갖고, 상기 제1 표면은 제1 높이에 위치하고;
    상기 제어 게이트 전극은 상기 기판에 가장 가까이 위치하는 제2 표면을 갖고, 상기 제2 표면은 제2 높이에 위치하고;
    상기 제1 게이트 유전층은 상기 기판으로부터 가장 멀리 위치하는 제3 표면을 갖고, 상기 제3 표면은 제3 높이에 위치하고;
    상기 제1 높이는 상기 제2 높이와 상기 제3 높이 사이에 위치하는 전자 디바이스를 형성하는 프로세스.
  12. 제11항에 있어서,
    상기 제어 게이트 전극을 형성하는 단계는,
    상기 불연속 저장 엘리먼트들 위에 제어 게이트 전극층을 형성하는 단계;
    상기 제어 게이트 전극층 위에 질소-함유 층을 형성하는 단계;
    상기 질소-함유 층 위에 마스크를 형성하는 단계;
    상기 질소-함유 층을 패터닝하는 단계; 및
    상기 제어 게이트 전극층을 패터닝하여 상기 제어 게이트 전극을 형성하는 단계를 포함하고;
    상기 선택 게이트 전극을 형성하는 단계는,
    상기 제어 게이트 전극, 상기 절연 스페이서, 및 상기 반도체 층 위에 선택 게이트 전극층을 형성하는 단계; 및
    상기 선택 게이트 전극층을 이방성으로 에칭하여 상기 선택 게이트 전극을 형성하는 단계를 포함하고, 이방성으로 에칭하는 것은 마스크를 이용하지 않고 수행되는 전자 디바이스를 형성하는 프로세스.
  13. 제11항에 있어서, 상기 제1 게이트 유전층은 상기 제2 게이트 유전층보다 두꺼운 전자 디바이스를 형성하는 프로세스.
  14. 제13항에 있어서, 반도체 층을 선택적으로 성장시키는 단계는 상기 반도체 층을 에피택셜로 성장시키는 단계를 포함하는 전자 디바이스를 형성하는 프로세스.
  15. 비휘발성 메모리 셀을 포함하는 전자 디바이스로서,
    제1 부분 및 제2 부분을 포함하는 기판 ― 상기 제1 부분 내의 제1 주 표면은 상기 제2 부분 내의 제2 주 표면보다 낮은 높이에 위치함 ―;
    상기 제1 부분 위에 있는 전하 저장 스택 ― 상기 전하 저장 스택은 불연속 저장 엘리먼트들을 포함함 ―;
    상기 제1 부분 위에 있는 제어 게이트 전극; 및
    상기 제2 부분 위에 있는 선택 게이트 전극 ― 상기 선택 게이트 전극은 측벽 스페이서를 포함함 ―
    을 포함하는 전자 디바이스.
  16. 제15항에 있어서, 상기 제어 게이트 전극과 상기 선택 게이트 전극 사이에 위치하는 절연 스페이서를 더 포함하는 전자 디바이스.
  17. 제15항에 있어서,
    상기 제어 게이트 전극과 상기 기판의 상기 제1 부분 사이에 위치하는 제1 게이트 유전층; 및
    상기 선택 게이트 전극과 상기 기판의 상기 제2 부분 사이에 위치하는 제2 게이트 유전층 ― 상기 제2 게이트 유전층은 상기 제1 게이트 유전층보다 얇음 ―
    을 더 포함하는 전자 디바이스.
  18. 제15항에 있어서,
    상기 제어 게이트 전극에 인접한 제1 소스/드레인 영역; 및
    상기 선택 게이트 전극에 인접한 제2 소스/드레인 영역
    을 더 포함하는 전자 디바이스.
  19. 제15항에 있어서, 상기 불연속 저장 엘리먼트들의 실질적으로 아무것도 상기 제어 게이트 전극과 상기 선택 게이트 사이에 위치하지 않는 전자 디바이스.
  20. 제19항에 있어서, 상기 불연속 저장 엘리먼트들의 실질적으로 아무것도 상기 기판의 상기 제2 부분 위에 위치하지 않는 전자 디바이스.
KR1020097019027A 2007-03-13 2008-02-11 상이한 높이에 있는 채널 영역들을 포함하는 전자 디바이스 및 그것을 형성하는 프로세스 KR20090128413A (ko)

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