JP2003218212A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 不揮発性メモリユニットと可変論理ユニット
を搭載する半導体装置において低電圧動作での高速化を
実現する。 【解決手段】 書換え可能な不揮発性メモリセルを有す
る不揮発性メモリユニット（８）と、複数の記憶セルに
ロードされる論理構成定義データに従って論理機能が決
定される可変論理ユニット（３）とを有する。不揮発性
メモリセルは、選択ＭＯＳトランジスタ（第２のＭＯＳ
型トランジスタ）とメモリＭＯＳトランジスタ（第１の
ＭＯＳ型トランジスタ）とのスプリットゲート構造を前
提とし、選択ＭＯＳトランジスタのゲート絶縁耐圧を、
メモリＭＯＳトランジスタのそれよりも低くし、或は、
選択ＭＯＳトランジスタのゲート絶縁膜を高耐圧ＭＯＳ
トランジスタ（第４ＭＯＳトランジスタ）のそれよりも
薄くする。選択ＭＯＳトランジスタのＧｍを高くするこ
とができ、読出し電流を充分に取ることが可能になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、記憶情報の書換え
可能な不揮発性メモリユニット及びプログラマブルに論
理機能の設定可能な可変論理ユニットを有する半導体装
置に関し、例えば、システムオンチップ形態のマイクロ
コンピュータもしくはシステムＬＳＩに適用して有効な
技術に関する。
【０００２】
【従来の技術】ＦＰＧＡ（Field Programmable Gate Ar
ray）若しくはＦＰＬD（Field Programmable Logic Dev
ice）のように称される可変論理ユニットを用いて演算
回路を構成する技術が特開平１０−１１１７９０号公報
に記載される。ＦＰＧＡの記憶セルにＥＥＰＲＯＭやフ
ラッシュメモリなどの電気的に書き換え可能な不揮発性
記憶素子を用いる技術が株式会社ＣＱ出版社発行（２０
０１年１１月）の“Ｉｎｔｅｒｆａｃｅ”の第６７及び
６８頁に記載される。
【０００３】また、論理装置との混載に適用される不揮
発性メモリユニットとして広く使用されているものに、
スプリットゲート型不揮発性メモリセルを用いるものが
ある。この不揮発性メモリセルは記憶を司るメモリＭＯ
Ｓトランジスタ部と、そのメモリ部を選択して情報を取
り出すための選択ＭＯＳトランジスタ部の２つのトラン
ジスタ部から構成されている。公知文献としては、アイ
・イー・イー・イー、ブイエルエスアイ・テクノロジー
・シンポジウム（IEEE、VLSI Technology Symposiu
m）の１９９４年予稿集７１ページ乃至７２ページ記載
の技術がある。そのメモリセルの構造と動作を簡単に説
明する。このスプリットゲート型メモリセルは、ソー
ス、ドレイン、フローティングゲート、及び制御ゲート
から成る。メモリＭＯＳトランジスタ部にフローティン
グゲートが形成され、選択ＭＯＳトランジスタ部のゲー
ト電極が制御ゲートを構成する。選択ＭＯＳトランジス
タ部のゲート酸化膜は堆積酸化膜とされ、フローティン
グゲートと選択ＭＯＳトランジスタのゲート電極とを電
気的に絶縁する膜としても機能される。例えばメモリセ
ルに書き込み状態を得るには、ソースサイド・インジェ
クション方式でホットエレクトロンを発生させてフロー
ティングゲートに電荷を注入する。メモリセルに消去状
態を得るには、フローティングゲートに蓄積された電荷
をフローティングゲート尖端部から制御ゲートへ放出す
る。このとき、制御ゲートには１２ボルトの高電圧を印
加することが必要になる。電荷放出電極として機能した
制御ゲートは、読み出し動作の選択に用いられる選択Ｍ
ＯＳトランジスタ部のゲート電極でもある。
【０００４】
【発明が解決しようとする課題】本発明者は不揮発性メ
モリユニットを可変論理ユニットと混載することについ
て検討した。
【０００５】ＣＰＵなどと一緒に可変論理ユニットを混
載する目的は、ＣＰＵに対する一部の周辺機能などに対
するハードウェア的な仕様変更や機能変更に対して即座
に対処できるようにすることである。更にＣＰＵと一緒
に不揮発性メモリユニットを混載する目的は、バグの修
正やバージョンアップに容易に対応できるようにＣＰＵ
の動作プログラムや制御データを格納するためである。
本発明者は、可変論理ユニットと不揮発性メモリユニッ
トを密接に関係付けて、マイクロコンピュータの周辺機
能などに対する品種展開等の容易性を追求した。その結
果として、不揮発性メモリユニットと可変論理ユニット
の双方におけるリードアクセス動作の高速性、不揮発性
メモリユニットと可変論理ユニットで実現しようとする
機能に対する高信頼性を実現することの重要性を見出し
た。
【０００６】すなわち、可変論理ユニットに所定の論理
機能が設定されれば当該論理機能を用いて前記不揮発性
メモリユニットをアクセスしたり、また、ＣＰＵが前記
不揮発性メモリユニットをアクセスして、データ処理を
行なう。したがって、論理装置との混載に適用される不
揮発性メモリユニットには特にリードアクセス動作の高
速性能が要求される。更に、可変論理ユニットの記憶セ
ルを不揮発性メモリセルで構成する場合もスイッチ素子
として機能される記憶セルには同じくリードアクセス動
作の高速性能が要求される。
【０００７】前記スプリットゲート型メモリセルは、選
択ＭＯＳトランジスタのゲート電極が消去電極としても
機能する構造である。そのため、前記選択ＭＯＳトラン
ジスタ部のゲート絶縁膜も絶縁耐圧を確保するために、
書込み・消去電圧制御用の高耐圧ＭＯＳトランジスタの
それと同じ膜厚にせざるを得なかった。これにより、選
択ＭＯＳトランジスタのＧｍ（相互コンダクタンス）が
小さくなり、読出し電流を充分に取ることが難しくな
る。上記従来のスプリットゲート型メモリセルではリー
ドアクセス動作の高速性能という点において、低電圧動
作での高速化には適さないことが明らかにされた。
【０００８】また、不揮発性メモリユニット及び可変論
理ユニットで実現しようとする機能の点に関しては、可
変論理ユニットがハード的な構成を決定し、その構成に
対する機能決定若しくは機能の微調整を前記不揮発性メ
モリユニットの記憶情報を用いて行う。従って、所期の
機能を実現するには、不揮発性メモリユニットの記憶情
報に対する信頼性、可変論理ユニットに対する論理構成
定義情報に対する信頼性の双方を向上させるための考慮
の必要性が明らかにされた。
【０００９】本発明の目的は、不揮発性メモリユニット
と可変論理ユニットを搭載する半導体装置において低電
圧動作での高速化を実現することにある。
【００１０】本発明の別の目的は、不揮発性メモリユニ
ットと可変論理ユニットを搭載する半導体装置におい
て、それら不揮発性メモリユニット及び可変論理ユニッ
トで実現しようとする機能の高信頼性を実現することに
ある。
【００１１】本発明の目的は、ＣＰＵなどの周辺機能な
どに対する品種展開等を容易に然も高い信頼性をもって
実現することができ、低電圧動作での高速化にも対応で
きる半導体装置を提供することにある。
【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１４】〔１〕本発明に係る半導体装置は、書換え
可能な複数の不揮発性メモリセルを有する不揮発性メモ
リユニットと、複数の記憶セルにロードされる論理構成
定義データに従って論理機能が決定される可変論理ユニ
ットとを有する。
【００１５】前記不揮発性メモリセル（ＮＶＣ）は、情
報記憶に用いるＭＯＳ型の第１のＭＯＳ型トランジスタ
（Ｍｔｒ）と前記第１のＭＯＳ型トランジスタを選択す
る第２のＭＯＳ型トランジスタ（Ｓｔｒ）とから成り、
前記第１のＭＯＳ型トランジスタのゲート電極と第２の
ＭＯＳ型トランジスタのゲート電極との間の下に双方の
トランジスタに共通の不純物領域電極を持たず、前記第
２のＭＯＳ型トランジスタのゲート絶縁耐圧は、前記第
１のＭＯＳ型トランジスタのゲート絶縁耐圧よりも低く
形成されて成る。観点を変えて、前記第２のＭＯＳ型ト
ランジスタのゲート絶縁膜の膜厚に着目する。前記不揮
発性メモリユニットに前記不揮発性メモリセルと共に、
前記不揮発性メモリセルに対するメモリ動作のための論
理動作を行なう第３のＭＯＳ型トランジスタ（ＬＭＯ
Ｓ）と、前記不揮発性メモリセルの情報書換えのための
電圧を扱う第４のＭＯＳ型トランジスタ（ＨＶＭＯＳ）
とが混在されるとき、前記第２のＭＯＳ型トランジスタ
のゲート絶縁膜の物理的膜厚保をｔｓ、前記第３のＭＯ
Ｓ型トランジスタのゲート絶縁膜の物理的膜厚をｔＬ、
前記第４のＭＯＳ型トランジスタのゲート絶縁膜の物理
的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＨの関係を持
つ。物理的膜厚に代えて電気的膜厚として把握してもよ
い。電気的膜厚が薄いとは絶縁耐圧が低いということを
意味する。
【００１６】上記不揮発性メモリセルでは、書込み・消
去時に高電圧が印加される第１のＭＯＳ型トランジスタ
のゲート電極と、選択用の第２のＭＯＳ型トランジスタ
のゲート電極とを分離し、分離されたゲート電極間の下
に前記共通の不純物領域電極を持たない、というスプリ
ットゲート電極構造を有する。これにより、第２のＭＯ
Ｓ型トランジスタ側からのホットエレクトロン注入によ
る所謂ソースサイドインジェクション書込みの実現、第
２のＭＯＳ型トランジスタのチャネル電流を絞ることに
よる書込み電流の低減、第２のＭＯＳ型トランジスタの
低耐圧化を可能にする。
【００１７】その上で、選択用の第２のＭＯＳ型ＭＯＳ
トランジスタのゲート絶縁耐圧を、書込み・消去電圧を
扱う第１ＭＯＳトランジスタのそれよりも低くし、或
は、第２のＭＯＳ型ＭＯＳトランジスタのゲート絶縁膜
の物理的又は電気的膜厚を、情報書換えの為の高電圧を
扱う第４ＭＯＳトランジスタのそれよりも薄くする。こ
れによって、第２ＭＯＳトランジスタのＧｍを高くする
ことができる。第２のＭＯＳ型トランジスタのゲート絶
縁膜厚は最も薄い場合で論理動作を受け持つ第３のＭＯ
Ｓ型トランジスタと同等に設定することができる。Ｇｍ
が高くなるので、読出し電流を充分に取ることが可能に
なり、スプリットゲート型メモリセルに対するリードア
クセス動作の高速化を実現する事ができきる。書き込み
電流の低減、リードアクセス動作の高速化という点にお
いて、不揮発性メモリユニットを持つ半導体集積回路の
低電圧動作と、リードアクセス動作の高速化に最適とな
る。
【００１８】〔２〕前記可変論理ユニットの前記記憶セ
ルにはスタティックラッチ又は不揮発性メモリセルを採
用してよい。後者を採用すれば記憶セルは論理構成を選
択するスイッチセルを兼ねることになり、記憶セルの構
成素子数も少ないので、前記可変論理ユニットによるチ
ップ占有面積を小さくすることが可能になる。
【００１９】その場合の不揮発性メモリセルとして前記
不揮発性メモリユニットと同じ構造の不揮発性メモリセ
ルを採用しよい。これにより、前記可変論理ユニットも
低電圧動作に好適となり、論理動作の高速化にも寄与す
る。
【００２０】〔３〕上記半導体装置の具体的な形態とし
て、前記第１トランジスタはそのゲート電極の下に、電
荷蓄積領域として、絶縁膜に覆われた導電性浮遊ゲート
電極（例えばポリシリコンゲート電極）を採用してよ
い。電荷蓄積領域は、絶縁膜に覆われた電荷トラップ性
絶縁膜（シリコン窒化膜）、或いは絶縁膜に覆われた導
電性微粒子層であてもよい。特に後者２種類の何れかを
用いればその絶縁性より蓄積電荷のリークを効果的に防
止でき、情報保持の高信頼性を実現することができる。
【００２１】〔４〕上記半導体装置の一つの望ましい具
体的な形態として、前記第１トランジスタのチャネル領
域に存在する不純物の濃度を、前記第２トランジスタの
チャネル領域に存在する不純物の濃度よりも低くする。
これにより、選択用の第２ＭＯＳトランジスタのしきい
値を決めるチャネル不純物の濃度例えばｐ型濃度は記憶
保持用の第１ＭＯＳトランジスタのそれよりも濃く（高
く）設定され、第２ＭＯＳトランジスタのしきい値が正
になる。記憶保持用の第１ＭＯＳトランジスタは、チャ
ネル不純物の濃度例えばｐ型濃度は選択用の第２ＭＯＳ
トランジスタのそれよりも低く設定され、消去状態時の
しきい値を十分に低くして読出し電流を大きく取ること
ができる。また、１．８Ｖのような低電圧電源を用いる
場合に、消去状態の閾値電圧を負の電圧に設定すること
が可能になり、ＭＯＳトランジスタの閾値電圧の相対的
に大きなばらつき（例えば０．７Ｖ）を考慮したとき、
読み出し動作時に第１ＭＯＳトランジスタのゲート電極
（メモリゲート電極）を回路の設置電位にする事が可能
になる。
【００２２】〔５〕前記半導体装置は単一の半導体チッ
プに形成してよい。これに限定されず、前記半導体装置
は、不揮発性メモリユニットと可変論理ユニットを相互
に異なる半導体チップに形成し、それら半導体チップを
配線基板に実装して構成してもよい。
【００２３】〔６〕前記不揮発性メモリユニットと可変
論理ユニットとの有機的な連関の着目する。前記不揮発
性メモリユニット及び可変論理ユニットに接続されるＣ
ＰＵを有し、前記可変論理ユニットの記憶セルが前記不
揮発性メモセルである場合、その不揮発性メモリセルに
所定の論理構成定義データを保有させてよい。更に、前
記不揮発性メモリユニットは、前記可変論理ユニットに
前記論理構成定義データで設定された論理機能を用いる
ＣＰＵの動作プログラムを保有してよい。要するに、書
換え可能な複数の不揮発性メモリセルにその動作プログ
ラムが格納されるマイコン部と、書換え可能な複数の記
憶セルにその論理構成定義データが格納される可変論理
ユニットと、をプログラマブル部分として備えることに
なる。
【００２４】前記可変論理ユニットの記憶セルが前記ス
タティックラッチである場合、前記不揮発性メモリユニ
ットは、その不揮発性メモリセルに前記可変論理ユニッ
トの所定の論理構成定義データを保有してよい。このと
き、前記不揮発性メモリユニットは、前記論理構成定義
データを前記可変論理ユニットの記憶セルにロードする
ためにＣＰＵが実行する転送制御プログラムを保有すれ
ばよい。更に、前記不揮発性メモリユニットは、前記可
変論理ユニットに前記論理構成定義データで設定される
論理機能を用いるＣＰＵの動作プログラムを保有してよ
い。
【００２５】上記より、低電圧動作であっても読み出し
電流を採り易いという点等において、搭載された不揮発
性メモリユニットと可変論理ユニットで実現しようとす
る機能の高信頼性を達成することができる。
【００２６】
【発明の実施の形態】図１には本発明の一例に係る半導
体集積回路が例示される。同図に示される半導体集積回
路１は、特に制限されないが、単結晶シリコンのような
１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回
路製造技術により形成される。この半導体集積回路１
は、例えばマイコン部（プロセッサ部とも称する）２、
可変論理ユニットとしてのＦＰＧＡユニット３、入出力
回路（ＩＯ）４、その他周辺回路部５及び周辺バス（Ｐ
バス）６を有する。前記マイコン部２は、ＣＰＵ（Cent
ral Processing Unit）７、不揮発性メモリユニットと
してのフラッシュメモリユニット８及びＲＡＭ（Random
Access Memory）９を有し内部バス（Ｉバス）１０に共
通接続される。周辺回路部５はＰバス６に接続され、Ｉ
Ｏ４はＰバス６及びＩバス１０に接続される。ＩＯ４は
図示を省略する外部バスや外部周辺回路とインタフェー
スされる。前記ＦＰＧＡユニット３はＩバス１０とＩＯ
４に接続される。前記その他周辺回路部５は特に制限さ
れないがタイマやカウンタ等を備える。
【００２７】前記Ｉバス１０及びＰバス６はアドレス、
データ、及び制御信号の各信号線を備える。ＣＰＵ７は
命令制御部と実行部を備え、フェッチした命令を解読
し、解読結果にしたがって演算処理を行う。フラッシュ
メモリユニット８はＣＰＵ７の動作プログラムやデータ
を格納する。ＲＡＭ９はＣＰＵ７のワーク領域もしくは
データの一時記憶領域とされる。フラッシュメモリユニ
ット８はＣＰＵ７がフラッシュメモリ８に発行するコマ
ンドに基づいて制御される。
【００２８】ＦＰＧＡユニット３は、ＦＰＧＡ(Field P
rogrammable Gate Array)又はＰＬＤ(Programmable Log
ic Device)等と称される回路の概念を有し、広く論理回
路の結線をプログラマブルに切りかえる手段とその切換
えを指示する情報の保持手段（記憶セル）を備え、記憶
セルにロードされる論理構成定義データにしたがって論
理機能が決定される。記憶セルとして、ＳＲＡＭ（Stat
ic Random Access Memory）のスタティックラッチ、ア
ンチヒューズ、フラッシュメモリの不揮発性メモリセル
等を採用することができる。本発明の最も広い概念では
その記憶セルの構成は問わない。望ましい形態では書き
換え可能な不揮発性メモリセルを用いる。
【００２９】また、マイコン部２のフラッシュメモリユ
ニット８は書換え可能な不揮発性メモリセルを有し、マ
イコン部２のＣＰＵ７を動作させるプログラムの一部又
は全て或は制御データなどを記憶する。
【００３０】フラッシュメモリユニット８に対する情報
書き込み（書換え）は、ＩＯ４を介して外部の書き込み
装置から直接書き込む形態、或は外部から供給される書
き込みデータをＣＰＵ７が書換え制御プログラムを実行
して書き込む形態、を採用することができる。ＦＰＧＡ
ユニット３に対する論理構成定義データの設定は、記憶
セルがスタティックラッチの場合、ＩＯ４を介して外部
から直接論理構成定義データを設定する形態、外部から
供給される論理構成定義データをＣＰＵ７が転送制御プ
ログラムを実行して設定する形態、ＣＰＵ７が転送制御
プログラムを実行することによりフラッシュメモリユニ
ット８が保持している論理構成定義データを設定する形
態等を採用することができる。前記転送制御プログラム
はフラッシュメモリユニット８に保持させてよい。前記
記憶セルが不揮発性メモリセルの場合、ＩＯ４を介して
外部の書き込み装置から直接記憶セルに書き込む形態、
或は外部から供給される書き込みデータをＣＰＵ７が機
能設定制御プログラムを実行して書き込む形態等を採用
することができる。前記機能設定制御プログラムは前記
フラッシュメモリユニット８に保持させてよい。更に、
フラッシュメモリユニット８はＦＰＧＡユニット３に設
定された論理機能を用いるＣＰＵ２の動作プログラムを
保有してよい。
【００３１】図１の半導体集積回路では、望ましい形態
として、フラッシュメモリユニット８の不揮発性メモリ
セル、ＦＰＧＡユニットの不揮発性記憶セルとしての不
揮発性メモリセルには、詳細を後述するところの、例え
ば選択ＭＯＳトランジスタとメモリトランジスタを有し
メモリトランジスタがＭＯＮＯＳ（メタル・オキサイド
・ナイトライド・オキサイド・セミコンダクタ）型とさ
れるスプリットゲート構造の不揮発性メモリセルを採用
する。この形態の不揮発性メモリセルは、ナイトライド
膜のトラップに注入される電荷の有無若しくは多少に応
じて情報を記憶する。
【００３２】図２には本発明の一例に係る半導体集積回
路の別の例が示される。同図に示される半導体集積回路
１Ａは、図１の構成に対し、Ｉバス１０に接続されたサ
ブプロセッサ（ＳＰＵ）１１を有する。サブプロセッサ
１１はディジタル信号処理プロセッサ、浮動小数点演算
ユニットなどとされる。フラッシュメモリユニット８及
びＦＰＧＡユニット３にＭＯＮＯＳ型不揮発性メモリセ
ルを採用する。サブプロセッサＳＰＵ１１によりＣＰＵ
７での演算制御処理が高速化される。
【００３３】図３にはフラッシュメモリユニット８及び
ＦＰＧＡユニット３にＭＯＮＯＳ型不揮発性メモリセル
を採用した半導体集積回路の更に具体的な一例が示され
る。同図に示される半導体集積回路１Ｂは、周辺モジュ
ールを備えたマルチメディア処理用ＬＳＩとされる。フ
ラッシュメモリユニット８及びＦＰＧＡユニット３に前
記ＭＯＮＯＳ型不揮発性メモリセルを採用することによ
り、小面積、低電圧動作（例えば１．５Ｖ動作）、そし
て、ソフト及びハード双方によるプログラマブルな機能
設定を可能とするものである。
【００３４】ＵＤＩ（ユーザデバッグインタフェース）
１５は、ユーザがデバックを行うための入出力回路であ
り図示を省略するデバックシステムと接続される。ＵＢ
Ｃ（ユーザブレイクコントローラ）１６はシステムデバ
ッグ時にブレークポイント制御を行なうコントローラで
ある。ＤＥ−ＲＡＭ１７はデバッグ時にエミュレーショ
ンメモリなどに利用されるＲＡＭである。それらはＣＰ
Ｕ７、ＭＯＮＯＳ型不揮発性メモリセルを有するフラッ
シュメモリユニット８、及びＲＡＭ９と共にＩバス１０
に接続される。ＩＮＴＣ（インターラプトコントロー
ラ）１８はＣＰＵ７への割込み制御を行なう。ＤＭＡＣ
（ダイレクトメモリコントローラ）１９はＣＰＵ７に代
わってメモリサクセス制御を行なう。ＭＯＮＯＳ型不揮
発性メモリセルを記憶セルとして有するＦＰＧＡユニッ
ト３はIバス１０に接続されている。Ｄ／Ａ２０とＡ／
Ｄ２１は、それぞれ、デジタル信号からアナログ信号へ
の変換回路、及びアナログ信号からデジタル信号への変
換回路である。ＳＣＩ２２は入出力回路の一つを構成す
るシリアルインタフェース回路である。外部バスインタ
フェース２３は外部バストのインタフェースを行なう入
出力回路であり、バススコントローラ２４を介してIバ
ス１０に接続する。バススコントローラ２４は周辺バス
コントローラ２５を介してＰバス６に接続する。ＣＰＧ
（クロックパルスジェネレータ）２６は内部の基準クロ
ック信号を発生する。ＷＤＴ（ウオッチドッグタイマ）
２７はＣＰＵ７の暴走を監視する。
【００３５】図３の半導体集積回路１Ｂにおいて、フラ
ッシュメモリユニット８にＣＰＵ７の動作プログラムを
書き込み、これをＣＰＵ７に実行させ、また、ＦＰＧＡ
ユニット３に機能定義データを設定することにより所望
の論理機能を実現して動作させることができる。このＦ
ＰＧＡユニット３には特定の周辺機能を実現してもよい
し、ＣＰＵ７のアクセラレータとして機能させることも
できる。２種類のプログラム可能なユニット３，８を備
えているので、機能設定に融通が利く。また、詳細は後
述するが、双方のユニット３，８はスプリットゲート構
造のＭＯＮＯＳ型不揮発性メモリセルを用いるから、高
速動作か可能であると共に小面積が実現される。
【００３６】図４には前記不揮発性メモリセルとして電
荷トラップ性絶縁膜を用いたＭＯＮＯＳ型の不揮発性メ
モリセルを例示する。
【００３７】不揮発性メモリセルＮＶＣは、情報記憶に
用いるメモリＭＯＳトランジスタ（第１のＭＯＳ型トラ
ンジスタ）Ｍｔｒと前記メモリＭＯＳトランジスタＭｔ
ｒを選択する選択ＭＯＳトランジスタ（第２のＭＯＳ型
トランジスタ）Ｓｔｒとから成る。即ち、シリコン基板
上に設けたｐ型ウエル領域ＰＷＥＬ、ソース領域となる
ｎ型拡散層ＭＳ、ドレイン領域となるｎ型拡散層ＭＤ、
前記メモリＭＯＳトランジスタＭｔｒの電荷トラップ性
絶縁膜としてのシリコン窒化膜ＳＩＮ、その直下の酸化
膜ＢＯＴＯＸ、シリコン窒化膜ＳＩＮの直上の酸化膜Ｔ
ＯＰＯＸ、書込み・消去時に高電圧を印加するためのメ
モリゲート電極ＭＧ（材質は例えばｎ型ポリシリコ
ン）、メモリゲート電極ＭＧ保護用の酸化膜ＣＡＰ、前
記選択ＭＯＳトランジスタＳｔｒのゲート酸化膜ＳＴＯ
Ｘ、ｎ型ポリシリコンからなる選択ゲート電極ＳＧ、選
択ゲート電極ＳＧとメモリゲート電極ＭＧを絶縁する絶
縁膜ＧＡＰＯＸで構成する。ゲート酸化膜ＳＴＯＸの膜
厚は、絶縁膜ＧＡＰＯＸよりも薄く、書込み・消去用の
高耐圧ＭＯＳトランジスタのそれよりも薄く製造され
る。ゲート酸化膜ＳＴＯＸと絶縁膜ＧＡＰＯＸは、別層
で形成される。前記選択ゲート電極ＳＧとメモリゲート
電極ＭＧとの間の絶縁膜ＧＡＰＯＸの下に位置するウェ
ル領域ＰＷＥＬにはドレイン領域やソース領域とされる
拡散層ＭＤ、ＳＤのような不純物領域電極を持たない。
【００３８】前記窒化膜ＳＩＮの膜厚は５０ナノメート
ル以下とする。酸化膜ＴＯＰＯＸの厚さをｔＴ、酸化膜
ＢＯＴＯＸの厚さをｔＢとすれば、酸化膜ＴＯＰＯＸを
介して蓄積電荷を引きぬく場合はｔＢ＞ｔＴの関係、酸
化膜ＢＯＴＯＸを介して蓄積電荷を引き抜く場合はｔＢ
＜ｔＴの関係となるように設定する。ここでは電荷蓄積
層としての電荷トラップ性絶縁膜にシリコンの窒化膜を
用いたが、他の絶縁性トラップ膜、例えばアルミナ等で
あってもよい。
【００３９】図５には図４に開示した不揮発性メモリセ
ルの動作と電圧の掛け方が例示される。ここでは、シリ
コン窒化膜ＳＩＮへの電荷注入を書込み（Program）と
定義する。書込み方式はソースサイド・インジェクショ
ンを用いたホットエレクトロン書込みであり、ドレイン
領域ＭＤに印加する電圧Ｖｄは５ボルト、メモリゲート
電極ＭＧに印加する電圧Ｖｍｇは１０ボルト、選択ＭＯ
ＳトランジスタＳｔｒのゲート電極ＳＧへ印加する電圧
Ｖsｇはそのトランジスタのしきい値電圧（〜Ｖｔ）と
概ね同じとする。ホットエレクトロンの発生領域は、二
つのゲート電極ＳＧ、ＭＧが絶縁された絶縁膜ＧＡＰＯ
Ｘの下に位置するウェル領域ＰＷＥＬ内のチャネル部分
である。このチャネル部分を挟んでソース領域ＭＳから
続くチャネルは０Ｖ、ドレイン領域ＭＤから続くチャネ
ルは５Ｖとされ、双方のチャネルの分離部分で電界集中
を生じ、これによってソースサイドから生ずるホットエ
レクトロンをシリコン窒化膜ＳＩＮに注入する。選択Ｍ
ＯＳトランジスタＳｔｒのゲート電極ＳＧへ印加する電
圧Ｖsｇはそのトランジスタのしきい値電圧（〜Ｖｔ）
と概ね同じで、チャネル電流は小さく絞られているか
ら、少ない書き込み電流で書き込みが可能である。ゲー
ト電極ＳＧはメモリゲート電極ＭＧから分離され高電圧
が印加されないから選択ＭＯＳトランジスタＳｔｒに対
して低耐圧化が可能になる。
【００４０】メモリゲート電極ＭＧへ電荷を放出して消
去する場合にメモリゲート電極ＭＧへの印加電圧Ｖｍｇ
を１２ボルトとする。これは、酸化膜ＢＯＴＯＸの膜厚
が酸化膜ＴＯＰＯＸのそれよりも厚い場合の電圧印加方
法である。また、ｐ型ウエル領域ＰＷＥＬへ放出して消
去する場合はメモリゲート電極ＭＧへの印加電圧Ｖｍｇ
を−１２ボルトとする。これは酸化膜ＢＯＴＯＸの膜厚
が酸化膜ＴＯＰＯＸのそれよりも薄い場合の電圧印加方
法である。なお、消去電圧の絶対値１２ボルトは一例で
あり、この数値をもって本発明が限定されるものではな
い。
【００４１】混載するＣＰＵなどのコア・ロジックの動
作電圧が１．８ボルトである場合、読出し時のソース・
ドレインへの電圧を書込み時と逆方向に印加するのであ
れば、ドレイン領域ＭＤに印加する電圧Ｖｄを０ボル
ト、ソース領域ＭＳに印加する電圧Ｖｓを１．８ボル
ト、ゲート電極ＳＧへ印加する電圧Ｖｓｇを１．８ボル
トとする。この時、消去状態におけるメモリＭＯＳトラ
ンジスタＭｔｒのしきい値を０より十分低くしておけ
ば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは０ボ
ルトで読み出すことができる。順方向読出しの場合は、
ドレイン領域ＭＤに印加する電圧Ｖｄを１．８ボルト、
ソース領域ＭＳに印加する電圧Ｖｓを０とすればよい。
また、ＣＰＵなどのコア・ロジックの他に、外部との入
出力信号を扱うＩＯ４用のＭＯＳトランジスタが混載さ
れる。これはコア・ロジックよりも高い電圧、例えば、
３．３ボルト，２．５ボルトなどを扱う。これらＩＯ４
用のＭＯＳトランジスタのゲート絶縁膜の膜厚は絶縁膜
ＧＡＰＯＸよりも薄い。３．３ボルトの場合で概ね８ナ
ノメートル、２．５ボルトの場合で６ナノメートル程度
である。高い絶縁耐圧が必要になる絶縁膜ＧＡＰＯＸよ
りも薄いが故に、ゲート酸化膜ＳＴＯＸの膜厚としては
それらを採用することも可能である。印加する読出し電
圧としては先の１．８ボルトでも、ＩＯ４用の３．３ボ
ルト又は２．５ボルトでもよい。
【００４２】図６には図４の不揮発性メモリセルＮＶＣ
と一緒に混載する他のＭＯＳトランジスタと併せてそれ
らＭＯＳトランジスタの断面構造が例示される。図６に
おいてＮＶＣは前記不揮発性メモリセル、ＨＶＭＯＳは
前記不揮発性メモリセルＮＶＣの情報書換えの為の高電
圧を扱う高耐圧ＭＯＳトランジスタ、ＬＶＭＯＳは前記
不揮発性メモリセルに対するメモリ動作のための論理動
作を行なうためのロジック用ＭＯＳトランジスタであ
る。ロジック用ＭＯＳトランジスタＬＭＯＳはＣＰＵ２
などのコアロジックを構成するＭＯＳトランジスタと同
じトランジスタとされる。
【００４３】図６においてＳＧＩは素子分離領域であ
る。代表的に示されたロジック用ＭＯＳトランジスタＬ
ＭＯＳは、コア・ロジック用のｎＭＯＳトランジスタ
（Core Logic MOS）用ｐ型ウエルＬＰＷＥＬに形成さ
れ、ＬＶＧＯＸはロジック用ＭＯＳトランジスタＬＭＯ
Ｓのゲート酸化膜、ＬＶＧはロジック用ＭＯＳトランジ
スタＬＭＯＳのゲート電極、ＬＶＳＤはロジック用ＭＯ
ＳトランジスタＬＭＯＳのソース・ドレイン領域であ
る。
【００４４】書込み・消去用の高耐圧ＭＯＳトランジス
タＨＶＭＯＳはｐ型ウエルＨＰＷＥＬに形成される。Ｈ
ＶＧＯＸは高耐圧ＭＯＳトランジスタＨＶＭＯＳのゲー
ト酸化膜、ＨＶＧはそのゲート電極、ＨＶＳＤはそのソ
ース・ドレイン領域である。
【００４５】ＩＮＳＭ１は配線層間絶縁膜であり、第１
の配線層の内でロジック用ＭＯＳトランジスタＬＭＯＳ
の低い出力電圧を選択ゲート電極ＳＧに供給する配線Ｍ
１ａが設けられ、書込み・消去用の高耐圧ＭＯＳトラン
ジスタＨＶＭＯＳの高い出力電圧をメモリゲート電極Ｍ
Ｇに供給する配線Ｍ１ｂが設けられている。実際には更
に上層の配線が存在するが、ここでは図示を省略する。
【００４６】前記ゲート酸化膜ＳＴＯＸ，ＬＶＧＯＸ，
ＨＶＧＯＸ及びＢＯＴＯＸを全てシリコン酸化膜とし
て、それらの物理的膜厚を夫々、ｔｓ，ｔＬ，ｔＨ，ｔ
Ｂと定義すれば、本発明による半導体集積回路では、ｔ
Ｌ≦ｔｓ＜ｔＢ＜ｔＨなる関係とする。ここでは，ＩＯ
４用のＭＯＳトランジスタ断面図の記載を省略したが、
そのゲート絶縁膜の膜厚をｔＩＯとすれば、ｔＬ＜ｔＩ
Ｏ＜ｔＢの関係とする。膜厚ｔｓとして膜厚ｔＩＯと同
じ膜厚を採用してもｔＬ≦ｔｓ＜ｔＢ＜ｔＨの関係は保
たれる。これらの膜がシリコン酸化膜のみでは無い場
合、例えば一部に窒化膜が用いられている場合であれ
ば、本発明を特徴付ける膜厚関係を、物理的膜厚から電
気的膜厚に一般化することができる。何故ならば、ゲー
ト絶縁膜の構造および膜厚は夫々の印加電圧に対応して
設定されるものであり、それに準じた膜厚構成としてセ
ル構造を把握すればよい。
【００４７】図６に示されるように、スプリットゲート
構造の前記不揮発性メモリセルＮＶＣは、前述の如く、
ゲート電極ＳＧはメモリゲート電極ＭＧから分離され高
電圧が印加されないから選択ＭＯＳトランジスタＳｔｒ
に対して低耐圧化が可能になっている。したがって、選
択ゲート電極ＳＧとコア・ロジック用ＭＯＳトランジス
タＬＭＯＳのソース・ドレイン領域ＬＶＳＤとが配線層
Ｍ１ａで直接接続され、且つ、メモリゲート電極ＭＧと
書込み・消去用ＭＯＳトランジスタＨＶＭＯＳのソース
・ドレイン領域ＨＶＳＤとが配線層Ｍ１ｂで直接接続さ
れている。これを前提に、前述の如く、選択用ＭＯＳト
ランジスタＳｔｒのゲート絶縁膜ＳＴＯＸの物理的又は
電気的膜厚は、情報書換えの為の高電圧を扱う高耐圧Ｍ
ＯＳトランジスタＨＶＭＯＳのそれよりも薄くなてい
る。これによって、選択ＭＯＳトランジスタＳｔｒのＧ
ｍを高くすることができる。選択ＭＯＳトランジスタＳ
ｔｒのゲート絶縁膜ＳＴＯＸの厚さは最も薄い場合で論
理動作を受け持つロジック用ＭＯＳトランジスタＬＭＯ
Ｓと同等に設定することができる。Ｇｍが高くなるの
で、不揮発性メモリセルＮＶＣによるの読出し電流を充
分に取ることが可能になり、スプリットゲート型メモリ
セルＮＶＣに対するリードアクセス動作の高速化を実現
する事ができきる。書き込み電流の低減、リードアクセ
ス動作の高速化という点において、フラッシュメモリユ
ニット８を持つ半導体集積回路の低電圧動作と、リード
アクセス動作の高速化の実現に好適である。
【００４８】図７には図４の不揮発性メモリセルＮＶＣ
における選択ＭＯＳトランジスタＳｔｒとメモリＭＯＳ
トランジスタＭｔｒのチャネル濃度の差異を表したもの
である。低電圧で大きな読出し電流を取るためには、Ｍ
ＯＳトランジスタのしきい値電圧は低いほど良い。しか
し、選択ＭＯＳトランジスタＳｔｒのしきい値電圧があ
まり低過ぎると、そのゲート電圧が０の場合でも完全に
はオフにならない。これではリーク電流が正常な読出し
動作を阻害してしまう。したがって、選択ＭＯＳトラン
ジスタＳｔｒのしきい値電圧は正の範囲で低いことが望
ましい。一方、読出し電流を大きく取るためには、メモ
リＭＯＳトランジスタＭｔｒのしきい値電圧を十分低く
する必要がある。電荷の長時間蓄積を可能にするため、
読出しの際のメモリゲート電極ＭＧの電圧は０ボルトに
設定しておくことが望ましい。したがって、選択ＭＯＳ
トランジスタＳｔｒにリークを生じないことを前提とす
れば、メモリＭＯＳトランジスタＭｔｒの消去状態のし
きい値を負にするのがよい。
【００４９】従来の浮遊ゲート型であれば、消去電圧を
高くすること或いは消去電圧を長時間印加することで充
分低いしきい値電圧を得ることが可能である。しかし、
本実施形態のようにトラップ性絶縁膜を用いたメモリセ
ルＮＶＣの場合、一定値以下にはしきい値電圧が下がら
ないという特性がある。故に、メモリＭＯＳトランジス
タＭｔｒのしきい値電圧を下げるにはチャネル濃度を調
整して、元々のしきい値電圧を低く設定しておかなけれ
ばならない。このような違いのため、選択ＭＯＳトラン
ジスタＳｔｒのチャネル領域ＳＥの不純物濃度とメモリ
ＭＯＳトランジスタＭｔｒのチャネル領域ＭＥの不純物
濃度とでは、必然的に差異を設けなければならない。図
７のようにｐ型ウエル領域ＰＷＥＬ上に形成したメモリ
セルＮＶＣの場合でチャネル領域ＳＥのｐ型不純物濃度
Ｎｓｅとチャネル領域ＭＥのｐ型不純物濃度Ｎｍｅを比
較すれば、Ｎｓｅ＞Ｎｍｅの関係が成立するように各不
純物濃度を設定する。この濃度差は、低電圧下で大きな
読出し電流を採ることを更に別の観点より実現するもの
である。
【００５０】図８にはＭＯＮＯＳ型の不揮発性メモリセ
ルの別の例が示される。図８の構造は選択ＭＯＳトラン
ジスタＳｔｒの上にメモリＭＯＳランジスタＭｔｒのナ
イトライド膜が乗り上げた配置を有する。図８において
ＰＷＥＬはｐ型ウエル領域、ＣＧＥＩは選択ＭＯＳトラ
ンジスタＳｔｒのゲートＣＧをエンハンス型に調整（し
きい値電圧を正にする）不純物層、ＭＧＤＩはメモリＭ
ＯＳトランジスタＭｔｒのゲート電極ＭＧをデプレッシ
ョンに調整（しきい値電圧を負にする）不純物層であ
る。ＭＤはｎ型ドレイン領域、ＭＳはｎ型ソース領域、
ＣＧＧＯＸは選択ＭＯＳトランジスタＳｔｒのゲート酸
化膜、ＣＧはそのゲート電極である。ＲｔｍＯＸはＯＮ
Ｏを構成するボトム酸化膜（Ｏ）、ＳｉＮはＯＮＯを構
成するシリコン窒化膜（Ｎ）、ＴｏｐＯＸはＯＮＯを構
成するトップ酸化膜（Ｏ）、ＭＧはメモリＭＯＳトラン
ジスタＭｔｒのゲート電極である。
【００５１】図９には電荷蓄積部位として微細な導電性
粒子を用いた不揮発性メモリセルが例示される。下地と
なる酸化膜ＢＯＴＯＸ上に微粒子ＤＯＴＳが配置され
る。微粒子ＤＯＴＳの材質としてはポリシリコンが挙げ
られるが、他の材質でも良い。その粒子直径は、１０ナ
ノメートル以下が望ましい。微粒子ＤＯＴＳを覆い隠す
ように層間絶縁膜ＩＮＴＯＸを堆積し、その直上にメモ
リゲート電極ＭＧを設置する。電荷蓄積部位が離散的に
なる点で、トラップ性の電荷蓄積膜と同等に考えてよ
い。
【００５２】図１０には電荷蓄積部位として絶縁膜に覆
われた導電性浮遊ゲート電極を用いた不揮発性メモリセ
ルが例示される。電荷蓄積部位は、浮遊ゲートＦＬＧ、
トンネル酸化膜ＦＴＯ、層間絶縁膜ＩＮＴＰから成る。
層間絶縁膜ＩＮＴＰは、浮遊ゲート型では一般的に用い
られているシリコンの酸化膜／窒化膜／酸化膜の積層構
造でよい。
【００５３】以上の説明から明らかなように、上述のゲ
ート絶縁膜に関するｔＬ≦ｔｓ＜ｔＨの関係を有し、ス
プリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモ
リセルＮＶＣは、低電圧で高速な読み出しが可能であ
り、書き込み電流を少なくすることができるから電源回
路が小さくて済み、占有面積の縮小も可能になる。その
ような不揮発性メモリセルＮＶＣをフラッシュメモリユ
ニット８及びＦＰＧＡユニット３に採用して半導体集積
回路に搭載することにより、ＦＰＧＡユニット３による
ハードウェア的な機能設定と、フラッシュメモリユニッ
ト８へのプログラムや制御データの書き込みによるソフ
トウェア的なき能設定とを有機的に連関させて行なうこ
とができ、ユーザの様々の要求機能を実現することがで
きる。しかも高速な処理を実現でき、その上、それらを
比較的小さなチップで実現でき、低コスト化も実現する
ことができる。さらに、ＭＯＮＯＳ構造として電荷トラ
ップ性絶縁膜、導電性微粒子層を用いることにより電荷
の不所望なリークを防止でき（書込み耐性向上）、フラ
ッシュメモリユニット８及びＦＰＧＡユニット３にて実
現される論理機能に対して高い信頼性を保証することが
できる。
【００５４】図１１には前記ＦＰＧＡユニット３の一例
が示される。ＦＰＧＡユニット３は複数の論理セルＬ１
１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセル
Ｓ１１〜Ｓ２２がマトリクス状に配置されて構成され
る。論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、
及びスイッチセルＳ１１〜Ｓ２２の夫々には前記ＭＯＮ
ＯＳ型不揮発性メモリセルＮＶＣが設けられ、それらに
対する書込み／消去状態に応じて所望の機能を設定可能
にされる。例えば、論理セルＬ１１〜Ｌ３３はノア、ナ
ンドなどの論理機能をプログラマブルに設定可能にされ
る。接続セルＣ１１〜５２は対応する論理セルＬ１１〜
Ｌ３３と配線との接続をプログラマブルに設定可能にさ
れる。スイッチセルＳ１１〜Ｓ２２は配線間の接続をプ
ログラマブルに設定可能にされる。
【００５５】上述のゲート絶縁膜に関するｔＬ≦ｔｓ＜
ｔＨの関係を有し、スプリットゲートのＭＯＮＯＳ構造
を備えた不揮発性メモリセルＮＶＣＸを採用することに
より、読み出し時の低電圧動作が可能である。例えば
０．１８μｍルールを用いた世代の製造プロセスが採用
される場合において、１．５V電源による動作は論理回
路だけでなく、フラッシュメモリの読み出し動作も可能
になる。図１１には書き込みや消去の為の制御回路や電
源回路の図示を省略しているが、前述に通り書込み電流
を小さくできるので、その分だけ電源回路を小さくで
き、チップ占有面積の縮小が達成されている。
【００５６】図１２には前記ＦＰＧＡユニット３の別の
例が示される。ＦＰＧＡユニット３は論理ブロックＬＢ
１１〜ＬＢ２２と相互結線ブロックＣＢ００とを有す
る。論理ブロックＬＢ１１〜ＬＢ２２及び相互結線ブロ
ックＣＢ００の夫々には前記ＭＯＮＯＳ型不揮発性メモ
リセルＮＶＣＸが設けられ、それらに対する書込み／消
去状態に応じて所望の機能を設定可能にされる。例え
ば、論理ブロックＬＢ１１〜ＬＢ２２はレジスタや演算
器などの論理機能をプログラマブルに設定可能にされ
る。相互結線ブロックＣＢ００は論理ブロックＬＢ１１
〜ＬＢ２２に設定される機能回路の相互接続をプログラ
マブルに設定可能にされる。この構成は、一般に、ＣＰ
ＬＤ（Complicated Programmable Logic Device）と呼
ばれる構成に対応される。プログラム可能な相互結線ブ
ロック周辺に配線が集中しているので、配線遅延が小さ
くほぼ一定になるというメリットがある。
【００５７】これによっても図１１と同様に、上述のゲ
ート絶縁膜に関するｔＬ≦ｔｓ＜ｔＨの関係を有し、ス
プリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモ
リセルＮＶＣを採用することにより、読み出し時の低電
圧動作が可能であり、チップ占有面積の縮小が達成され
ている。
【００５８】図１３には前記論理セルＬ１１の一例が示
される。同図に示される回路は、３入力の組合せ論理、
フリップフロップ、ラッチ回路としてプログラム可能に
される。図において３０で示されるスイッチがスプリッ
トゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセル
ＮＶＣで構成される。
【００５９】図１４にはスイッチ３０の一例が示され
る。前記不揮発性メモリセルＮＶＣに読み出し選択ＭＯ
Ｓトランジスタ３１と書き込み選択ＭＯＳトランジスタ
３２が接続される。ゲート信号線Ｇ１は不揮発性メモリ
セルＮＶＣのメモリゲートＭＧに接続され、ゲート信号
線Ｇ２は不揮発性メモリセルＮＶＣの選択ゲートＳＧに
接続される。ＷＳ１，ＷＳ２は書き込み選択線、ＷＲ１
は読み出し選択線である。
【００６０】図１５には前記スイッチ３０のスイッチ状
態を決定するための電圧条件が例示される。不揮発性メ
モリセルＮＶＣに対する消去は、Ｇ１に例えば１２Ｖ、
Ｇ２に例えば１．５Ｖを印可する。これによって、記憶
ノードの電荷がゲートに引き抜かれる。消去によって、
メモリＭＯＳトランジスタＭｔｒのしきい値電圧は、例
えば−１Ｖとなる。書込みを行うメモリセルＮＶＣに対
しては、ＷＳ１に例えば６Ｖを、ＷＳ２に例えば８Ｖを
印可することでメモリＭＯＳトランジスタＭｔｒのドレ
インに６Ｖを印可し、同時にＧ１に例えば８Ｖを、Ｇ２
に例えば１Ｖを印可する。これによって、Ｇ１が接続さ
れたトランジスタＭｔｒではＧ２に近い領域でホットキ
ャリアの発生が起こり、記憶ノードに電荷が注入され
る。この書き込みは、ホットキャリアの発生効率が高い
ため、高速に行われる。書き込みによって、メモリＭＯ
ＳトランジスタＭｔｒＣのしきい値電圧は、例えば２Ｖ
となる。一方、書き込みを行わないメモリセルＮＶＣで
は、ＷＳ１とＷＳ２のどちらか一方が０Ｖとなるため
(図１５ではＷＳ２が０Ｖの場合を図示)、メモリセルＮ
ＶＣのドレインに電圧が印可されない。この時は、メモ
リＭＯＳトランジスタＭｔｒのしきい値電圧はほぼ消去
時と同じであり、例えば−１Ｖである。通常使用時は、
ＷＲ１に例えば１．５Ｖを印可し、他は０Ｖとする。こ
れによって、端子ＩとＯとは、書き込みが行われていな
ければ導通し、書き込みが行われていれば非導通とな
る。
【００６１】図１６には前記スイッチ３０の別の例が示
される。図１４に対してＷＲ１及びこれで制御していた
ＭＯＳトランジスタ３１を削除した。書き込みの選択は
図１４と同様にＷＳ１とＷＳ２の電圧関係によって行
う。端子ＩとＯを繋ぐ経路には不揮発性メモリセルのみ
しかないため、不揮発性メモリセルの書き込みされ状態
において端子ＯとＩの間の抵抗を小さくすることができ
る。
【００６２】図１７には前記スイッチ３０の更に別の例
が示される。図１６に対してＷＳ２を不要とした。書き
込み選択時には、ＷＳ１に例えば７Ｖを印可すると、不
揮発性メモリセルＮＶＣのドレインには７ＶからＷＳ１
が接続されたＭＯＳトランジスタ３２のしきい値電圧だ
け低い値が印加される。この状態の時に不揮発性メモリ
セルＮＶＣのゲートＧ１に８Ｖを印可すると不揮発性メ
モリセルＮＶＣではホットキャリアの発生が起こり、記
憶ノードに電荷が注入される。
【００６３】図１８には前記論理セルＬ１１の別の例と
しＡＮＤ／ＯＲ回路が例示される。論理セルＬ１１は複
数のＡＮＤ（アンド）面３５とＯＲ（オアー）面３６を
有し、ＡＮＤ面３５同士はスイッチ３７で接続分離可能
にされ、ＯＲ面３６同士はスイッチ３８で接続分離可能
にされる。横方向に隣合うＡＮＤ面３５とＯＲ面３６は
夫々スイッチ３９で接続分離可能にされる。４０はＡＮ
Ｄ面３５への入力回路、４１はＯＲ面３６からの出力回
路、４２はＡＮＤ面３５側の入出力回路、４３はＯＲ面
３６側の入出力回路である。
【００６４】図１９にはＡＮＤ面３５及びＯＲ面２６の
一例が概略的に例示される。図において不揮発性メモリ
セルは従来のフローティングゲート型フラッシュメモリ
のような回路記号で図示されているが、実際は図４など
で説明したスプリットゲートのＭＯＮＯＳ構造を備えた
不揮発性メモリセルＮＶＣで構成される。小面積でＡＮ
Ｄ面３５及ぶＯＲ面３６を構成できるため、任意の組み
合わせ論理を効率的に実現可能となる。設定され機能を
用いて動作させる時にはＣＰＵ２などのロジック回路と
同じ電圧、例えば１．５Ｖのような低電圧電源で動作さ
せることができる。尚、図１８及び図１９には不揮発性
メモリセルに対する書込み及び消去の為の制御回路及び
電圧回路は図示を省略してある。
【００６５】図２０には前記スイッチセルＳ１１の例が
示される。スイッチセルＳＬ１１は、縦方向信号配線４
５と横方向信号配線４６とを選択的に接続分離可能なス
イッチ４７がマトリクス配置され、縦方向の配線間を選
択的に接続分離可能なスイッチ４９と横方向の配線間を
選択的に接続分離可能なスイッチ４８を有する。前記ス
イッチ４７，４８，４９は図４などで説明したスプリッ
トゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセル
ＮＶＣで構成される。小面積でスイッチセルＳ１１を構
成でき、スイッチ状態が設定された後の動作ではＣＰＵ
２などのロジック回路と同じ電圧、例えば１．５Ｖのよ
うな低電圧電源で動作させることができる。尚、図２０
には不揮発性メモリセルに対する書込み及び消去の為の
制御回路及び電圧回路は図示を省略してある。
【００６６】図２１にはフラッシュメモリユニット８の
一例が概略的に示される。基本構成はＮＯＲ型で、階層
型ビット線構造を採る。簡略化のため、ここでは２本の
グローバルビットＢＬＰ，ＢＬＱ線を代表して示す。セ
ンスアンプＳＡＰにはグローバルビット線ＢＬＰが接続
されている。グローバルビット線ＢＬＰにはローカルビ
ット線への分岐がある。ＺＡＰはローカルビット線ＬＢ
ＡＰを選択するための選択ＭＯＳトランジスタである。
ローカルビット線ＬＢＡＰには複数のメモリセルＭＰＡ
１〜ＭＰＡ４が接続されている。前記メモリセルＭＰＡ
１〜ＭＰＡ４は上述のスプリットゲートのＭＯＮＯＳ構
造を備えた不揮発性メモリセルＮＶＣとされる。図では
４個のメモリセルを代表して示すが、接続されるメモリ
セル数としては６４個等であってもよい。ローカルビッ
ト線ＬＢＡＰに接続されるのはメモリセルの選択ＭＯＳ
トランジスタ側である。選択ＭＯＳトランジスタＺＡＰ
及びメモリセルＭＰＡ１〜ＭＰＡ４を纏めてブロックＢ
ＬＣＰＡとする。ブロックＢＬＣＰＡに対し対称に並ぶ
ブロックＢＬＣＱＡでは、メモリセルＭＱＡ１〜ＭＱＡ
４がローカルビット線ＬＢＡＱに接続され、ＺＡＱがそ
れらを選択するＭＯＳトランジスタである。ブロックＢ
ＬＣＱＡに対応するグローバルビット線はＢＬＱであ
り、センスアンプＳＡＱに繋がる。
【００６７】選択ＭＯＳトランジスタＺＡＰ，ＺＡＱは
コア・ロジック用ＭＯＳトランジスタ（図６のロジック
用ＭＯＳトランジスタＬＭＯＳ）と同じゲート酸化膜厚
を有するＭＯＳトランジスタであり、それらのゲート電
極に信号を送るドライバがＺＳＬＡである。ドライバＺ
ＳＬＡもコア・ロジック用ＭＯＳトランジスタ（図６の
ロジック用ＭＯＳトランジスタＬＭＯＳ）で構成する。
【００６８】メモリセルＮＶＣの選択ＭＯＳトランジス
タＳｔｒのゲート電極は、横方向に隣接するブロックを
横断したワード線に接続される。例えば、ワード線ＷＡ
Ｐ１はブロックＢＬＣＰに属するメモリセルＭＰＡ１の
選択ＭＯＳトランジスタＳｔｒのゲート電極が、ブロッ
クＢＬＣＱに属するメモリセルＭＰＡ２の選択ＭＯＳト
ランジスタＳｔｒのゲート電極が接続されている。ワー
ド線ＷＡＰ１を選択するのはドライバＷＳＬＡ１であ
る。これもコア・ロジック用ＭＯＳトランジスタを用い
る。ワード線ＷＡＰ２乃至ワード線ＷＡＰ４にはドライ
バＷＳＬＡ２乃至ドライバＷＳＬＡ４が１対１で対応す
る。ドライバＷＳＬＡ１乃至ドライバＷＳＬＡ４及びド
ライバＺＳＬＡを纏めて、ドライバ群ＤＥＣＡと名付け
る。
【００６９】メモリセルＮＶＣにおけるメモリＭＯＳラ
ンジスタＭｔｒのゲートも図の横方向を横断する。ＭＷ
ＡＰ１はメモリセルＭＰＡ１及びメモリセルＭＱＡ１の
メモリＭＯＳトランジスタＭｔｒに共通する配線であ
る。書込み・消去時に高電圧を印加するため、配線ＭＷ
ＡＰ１に電圧を供給するドライバＭＧＳＬＡ１を高耐圧
ＭＯＳトランジスタで構成する。配線ＭＷＡＰ２乃至配
線ＭＷＡＰ４にはドライバＭＧＳＬＡ２乃至ドライバＭ
ＧＳＬＡ４が１対１で対応する。書込み時はブロックＢ
ＬＣＰＡとブロックＢＬＣＱＡで共有する配線ＣＯＭＳ
Ｌに５ボルトを供給する必要がある。これは高耐圧ＭＯ
Ｓトランジスタで構成するドライバＰＲＶＳで行う。高
耐圧ＭＯＳトランジスタで構成するドライバＭＳＧＬＡ
１乃至ドライバＭＳＧＬＡ４及びドライバＰＲＶＳＡを
纏めて、ドライバ群ＨＶＤＲＶＡと名付ける。図に示す
ように、グローバルビット線ＢＬＰ，ＢＬＱには、更に
図示を省略する他のブロックが接続され、それらに対応
するドライバ群が存在する。読出し時にはドライバ群Ｄ
ＥＣＡ等に含まれる個々のドライバが、アドレスに応じ
てワード線を選択するが、これらはコア・ロジックと同
等の性能を持つが故に、選択したワード線を高速に駆動
できる。不揮発性メモリセルＭＰＡ１〜ＭＱＡ４は図４
などで説明したスプリットゲートのＭＯＮＯＳ構造を備
えた不揮発性メモリセルで構成され、その選択ＭＯＳト
ランジスタは同じくコア・ロジックのＭＯＳトランジス
タ（ロジック用ＭＯＳトランジスタ）と同等のＧｍ性能
を持つからである。したがって、情報の読出しを高速に
行うことが可能となる。
【００７０】次に、図４などで説明したスプリットゲー
トのＭＯＮＯＳ構造を備えた不揮発性メモリセルを採用
したＦＰＧＡユニット３及びフラッシュメモリユニット
８に対するプログラムにつて説明する。
【００７１】ＦＰＧＡユニット３に対する機能設定及び
フラッシュメモリユニット８に対するデータやプログラ
ム書込みは、図１で説明したようにＩＯ４を用いて行な
ってもよいが、その場合には、ＩＯ４をＥＰＲＯＭライ
タなどの外部書き込み装置に接続して処理を行なうこと
が効率的である。その場合には半導体集積回路の所定の
動作モードを設定し、外部書込み装置にとってＦＰＧＡ
ユニット３やフラッシュメモリユニット８が単体デバイ
スのように取り扱えるようにすればよい。
【００７２】図２２にはＦＰＧＡユニット３に対しては
専用のＦＰＧＡライタのような書込み装置５０を用いる
場合の例が示される。半導体集積回路１Ｃは、ＦＰＧＡ
ライト専用のインタフェース回路５１をＦＰＧＡユニッ
ト３に接続して備える。
【００７３】図２３にはＦＰＧＡユニット３及びフラッ
シュメモリユニット８のプログラムに高周波インタフェ
ース回路（ＲＦＩＦ）５２を用いる例が示される。ＲＦ
ＩＦ５２は、例えば２．４ＧＨｚ帯などの高周波を用い
て、無線ネットワーク又はこの無線ネットワークと繋が
る他のネットワークを通して、ＦＰＧＡユニット３又は
フラッシュメモリユニット８に対するプログラムが可能
となる。これによって、半導体集積回路１Ｄを出荷した
後、或は回路基板に実装された後、新たな機能の追加
や、プログラムのバグの修正などに便利である。
【００７４】図２４にはＦＰＧＡユニット３及びフラッ
シュメモリユニット８に対するプログラムフローが例示
される。
【００７５】以上説明した半導体集積回路１、１Ａ〜１
ＤはＦＰＧＡユニット３とフラッシュメモリユニット８
の２つのプログラム可能な領域を備える。フラッシュメ
モリユニット８に対するプログラムはマイコン部２に対
するソフトウエア的な設計と捉えることができる。ＦＰ
ＧＡユニット３に対するプログラムはハードウエア的な
設計と捉えることができる。このＦＰＧＡユニット３の
設計には、通常の回路部分、すなわちプログラムで変更
できないハードウエアの部分を含む場合がある。また、
マイコン部のソフトウエアの設計では、ＦＰＧＡユニッ
ト３に設定されたハードウェア部分をインタフェース回
路などとして動作させたり、いわゆるアクセラレータと
して動作させたりする場合がある。ＦＰＧＡユニット３
のハードウェア機能と、そのハードウェア機能を利用す
る為のＣＰＵの動作プログラム又はそのハードウェアを
チューニングするデータ等をマイコン部２のフラッシュ
メモリユニット８に格納したりするという機能は、ひと
つのシステム内でソフトで処理する部分とハードで処理
する部分とを、うまく切り分け、協調させながら設計を
進めて行くい、所謂協調的設計（Ｃｏ−Ｄｅｓｉｇｎ）
の手法をひとつのチップ上に持ち込むこととなる。これ
は本発明が実現する新しい概念である。
【００７６】図２４には上記協調的設計フローが例示さ
れる。上記協調的設計では、先ず、このシステムで必要
なシステム仕様を決定し（Ｓ１）、これを実現するため
のアルゴリズムを決定する（Ｓ２）。次の最適化のステ
ップ（Ｓ３）にてマイコン部２での処理をどのように
し、ＦＰＧＡユニット３での処理をどのようにするかを
決定する。尚、決定後にそれぞれの設計を進めるが、後
に述べる協調検証の結果によって、必要に応じてここま
で戻って再設計を行う場合もある。最適化のステップ
（Ｓ３）の後、マイコン部２では、ソフトウエア部分の
仕様を決定し（Ｓ４）、これに従ってソフトウエアの設
計を行い（Ｓ５）、実際のプログラミングを行う（Ｓ
６）。一方、ＦＰＧＡユニット８ではハードウエアの仕
様を決定し（Ｓ７）、ビヘイビア記述を経てＨＤＬ記述
を完成させる（Ｓ８，Ｓ９）。マイコン部２でのプログ
ラミング、ＦＰＧＡユニット８でのＨＤＬ記述が完成し
た状態で、両者をひとつのシステムと見たてて検証を行
う。これが協調検証のステップ（Ｓ１０）である。この
結果に応じて必要なフィードバックを行う。前に述べた
ように最適化（Ｓ３）まで戻ることもあれば、各々の設
計内容を修正する場合もある。これらを経て、検証がＯ
Ｋとなったら、マイコン部２のフラッシュメモリユニッ
ト８にプログラムを書き込む（Ｓ１１）。また、ＦＰＧ
Ａユニット８に対しては、ＨＤＬ記述に基づいて論理合
成を行い（Ｓ１２）、配置配線を決め（Ｓ１３）、これ
をＦＰＧＡユニット８に反映するように、結線を決定す
る為の多数の不揮発性メモリセルのプログラムを行なう
（Ｓ１４）。
【００７７】以上によって一連の設計と機能設定が終了
する。これにより、ソフト部とハード部両方をプログラ
ミングで設計することができるので、実現したいシステ
ム仕様に合った機能を持つ半導体集積回路の実現が容易
である。尚、図２４の各ステップにおいて、それぞれに
適したツールを用意するのがよい。これは、ソフトとハ
ードの協調設計をひとつのチップ上に実現するという新
たな概念を実現するための設計ツールとなる。
【００７８】図２５には上記協調的設計フローの別の例
が示される。同図に示される設計フローは、一定機能を
例えばベンダ（半導体集積回路の提供者）側が用意し、
その他の機能をそれとは異なるユーザ（半導体集積回路
の利用者）側が用意するという半導体集積回路を実現す
るものである。ここでは、ベンダ側はＦＰＧＡユニット
８とマイコン部２の一部機能（マイコン部第１機能）を
プログラムし、ユーザ側はマイコン部２の他の機能（マ
イコン部第２機能）のみをプログラムする。ベンダによ
る処理は図２４と同じである。ユーザによる処理は、ユ
ーザ設計対象部分をどのようにするかを決定し（Ｓ１
５）、その後は前記ステップＳ３〜Ｓ６、Ｓ１１と実質
的に同じ処理（Ｓ１６〜Ｓ１９）とされる。
【００７９】この例では、例えば、ベンダ側は、この半
導体集積回路が実現する機能の主用部分及び選択肢を、
ＦＰＧＡユニット８とマイコン部２の一部をプログラミ
ングすることで用意し、ユーザ側は実際の応用に依存す
る部分をマイコン部２の一部をプログラミングすること
で用意する。この例によれば、ベンダ側は大まかな仕様
は同じだが、具体的な応用毎に細部で異なる仕様を要求
する複数のユーザに対して１種類の半導体集積回路の開
発で対応することができる。一方、ユーザ側は、例えば
何らかの標準化規格部分の設計はベンダ側に用意させ、
実際の応用で変更しなければならない部分のみの設計に
注力することができる。
【００８０】尚、図２５では、ベンダとユーザは、夫々
単一であったが複数であってもよい。既に述べたよう
に、複数のユーザがいる場合のほかに、ベンダＡが設計
する部分とベンダＢが設計する部分があり、これをユー
ザがさらに変える場合、ベンダＡとＢが時間的に、或い
は階層的にずれ、ベンダＢがベンダＡのユーザでもある
場合なども有る。
【００８１】図２６はベンダ側とユーザ側によるプログ
ラムする部分とその時間的な前後関係について例示す
る。ベンダ側はＦＰＧＡユニット８をプログラムする。
半導体集積回路の主要性能をベンダ側で決定する場合に
用いる。例えば、半導体集積回路を暗号処理用チップ、
或は動画像の圧縮伸長処理用チップ等に適用する場合で
ある。ユーザ側は、そのような特徴を持ったプロセッサ
として、マイコン部２をプログラムして使う。
【００８２】図２７はベンダ側とユーザ側によるプログ
ラムする部分とその時間的な前後関係について別の例を
示す。ベンダ側はＦＰＧＡユニット３とフラッシュメモ
リユニット８に対してプログラムを行なわずにハードウ
ェアだけとしての半導体集積回路を提供する。ユーザ側
では、ＦＰＧＡユニット３とマイコン部のフラッシュメ
モリユニット８の両方をプログラムする。これによって
ユーザの自由度が増す。
【００８３】図２８はベンダ側とユーザ側によるプログ
ラムする部分とその時間的な前後関係について更に別の
例を示す。ベンダ側はＦＰＧＡユニット３をプログラム
すると共にマイコン部第１機能を実現するようにラッシ
ュメモリユニット８をプログラムして半導体集積回路を
出荷する。ユーザ側では、マイコン部第２機能を実現す
るようにラッシュメモリユニット８をプログラムする。
簡単なカスタマイズのみを行いたいユーザ向けに適して
いる。
【００８４】図２９には半導体集積回路にプログラムさ
れる特定用途向け機能の一例が示される。ＦＰＧＡユニ
ット３とフラッシュメモリユニット８の２つのプログラ
ム可能な領域を備える前記半導体集積回路１、１Ａ〜１
Ｄにおいては、（Ａ）欄に示されるように、夫々に対す
るプログラム内容にしたがって、特定用途の性能を向上
させることができる。この特定用途とは何かということ
と、マイコンプログラムで何をやらせるかということ
で、半導体集積回路１、１Ａ〜１Ｄの使い方を規定する
ことができる。例えば、（Ｂ）欄に示されるように、半
導体集積回路に所定のアルゴリズムにしたがった特定の
暗号処理の機能を強化もしくは追加する場合、そのハー
ドウェア的な観点よりＦＰＧＡユニット３に対する機能
設定で前記特定の暗号処理のためのハードウェア機能を
設定する。このときマイコン部２のフラッシュメモリユ
ニット８に対しては、ユーザ毎にオプションプログラム
の追加などを行う。これによって、前記特定の暗号処理
を望むユーザ向けに開発したチップを複数の要求の異な
るユーザへ供給することが可能になる。また、（Ｃ）欄
に示されるように、半導体集積回路に動画像のＣＯＤＥ
Ｃ（符号化復号化）を強化若しくは追加する場合、その
ハードウェア的な観点よりＦＰＧＡユニット３に対する
機能設定で特定のＣＯＤＥＣ処理のためのハードウェア
機能を設定する。このときマイコン部２のフラッシュメ
モリユニット８に対しては、ユーザ毎に表示装置への最
適化などを行う。これによって、動画像ＣＯＤＥＣ処理
を望むユーザ向けに開発したチップを複数の表示装置へ
の要求の異なるユーザへ供給することができる。
【００８５】上記（Ｂ）欄及び（Ｃ）欄に示したよう
に、一種類の半導体集積回路に対して、特定の暗号処
理、或は特定のＣＯＤＥＣ処理を強化することができ、
更にユーザ毎のカスタマイズもできる。この柔軟な機能
によって、一種類の半導体集積回路で少量多品種の展開
が可能となる。
【００８６】図３０にはベンダ側とユーザ側とでそれぞ
れプログラムを行う場合を考慮した半導体集積回路の更
に別の例が示される。同図に示される半導体集積回路１
Ｅは、図１の構成に対してＦＰＦＡユニット３に対する
書き込み許可回路５３が付加されている。ベンダ側とユ
ーザ側とでそれぞれプログラムを行う場合、ベンダ側は
ユーザを特定するため、或いは変更箇所の範囲を限定す
るために、ＦＰＧＡユニット３に対する書き込みに制限
を加える場合がある。書き込み許可回路５３はこれに対
処するものであり、ＩＯ４等を介して特定のパスワード
が入力されたときＦＰＧＡユニット３に対する書き込み
を許可する機能、２種類のパスワードがあり、各々書き
込みを許可する領域或いは範囲を異ならせる機能等を実
現する。また、パスワードを設けずに、ユーザが書き込
み可能部分のみにアクセスできるようにする機能であっ
てもよい。パスワード又は鍵としては、コマンドを入力
しても良いし、或いはベンダ側の領域に対しては特定の
端子に特定の信号を与えた時のみ許されたり、更に、こ
の特定の端子を、パッケージにチップが封入された後は
ユーザが触れることができない構造にしてもよい。
【００８７】図３１にはベンダ側とユーザ側とでそれぞ
れプログラムを行う場合を考慮した半導体集積回路の更
に別の例が示される。同図に示される半導体集積回路１
Ｆは図３０の構成に対して、フラッシュメモリユニット
８の一部の記憶エリアだけをユーザに開放する構成とし
ている。記憶領域はユーザ開放領域８Ｅ１、ユーザ非開
放領域８Ｅ２を有する。ここでは、フラッシュメモリユ
ニット８に対するアクセスに際して入力されるコマンド
に付加された暗証コードが所定の鍵データに一致すると
きユーザ非開放領域のアクセスを許可する構成を採用し
ている。鍵データはフラッシュメモリユニット８の領域
８Ｅ３に格納される。
【００８８】図３２及び図３３には本発明に係る半導体
装置をＭＣＭ（マルチチップモジュール）化した例が示
される。図３２は平面図、図３３は正面図である。ＭＣ
Ｍ６０は、ＭＯＮＯＳ混載マイコンチップ６１、ＭＯＮ
ＯＳ混載ＦＰＧＡチップ６２、ＲＦチップ６３及びＤＲ
ＡＭ６４を高密度実装基板に搭載して成る。ＭＯＮＯＳ
混載マイコンチップ６１は前記マイコン部２と同様の機
能を有し、図４などで説明したスプリットゲートのＭＯ
ＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成さ
れたフラッシュメモリユニットを備えている。ＭＯＮＯ
Ｓ混載ＦＰＧＡチップ６２は、前記ＦＰＧＡユニット３
と同様の機能を備え、論理機能定義データを保持する記
憶セルとして、図４などで説明したスプリットゲートの
ＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣを備
える。
【００８９】ＭＣＭ６０において、ＲＦチップ６３やＤ
ＲＡＭ６４などの特定機能をガラス基板に搭載した高密
度実装基板に加えることにより、ユーザの実現したい機
能を高性能で且つシングルチップ化する場合よりも短い
期間で実現可能になる。
【００９０】図３４及び図３５には本発明に係る半導体
装置をＭＣＰ（マルチチップパッケージ）化した例が示
される。図３４は平面図、図３５は正面図である。ＭＣ
Ｐ化された半導体装置６５は、前記ＭＯＮＯＳ混載マイ
コンチップ６１及びＭＯＮＯＳ混載ＦＰＧＡチップ６２
を搭載する。これにより、試作期間が短く、かつ低電力
なシステムを構成できる。
【００９１】図３６にはＳＯＣ(システムオンチップ)型
のシステムＬＳＩ等と称される半導体集積回路に本発明
を適用した例が示される。半導体集積回路１Ｇは、ＭＯ
ＮＯＳ混載マイコン部２、ＭＯＮＯＳ混載ＦＰＧＡユニ
ット３と共に、暗号処理アクセラレータブロック７０、
モデム機能ブロック７１、ＪＡＶＡ（登録商標）プログ
ラムによるアクセラレータブロック７２、音声・動画像
のＣＯＤＥＣ処理アクセラレータブロック７３、センサ
などに用いるＭＥＭＳブロック７４、インタフェースブ
ロック４を搭載して成る。マイコン部２によるソフト処
理とＦＰＧＡユニット３によるハード処理とを関連付け
てプログラマブルに機能設定可能な構成が１個の半導体
集積回路上で実現され、今後のマルチメディア処理の高
速化に容易に対応するのに資することができる。
【００９２】図３７には本発明に係る半導体装置を適用
したデータ処理システムの一例が示される。同図に示さ
れるシステムは携帯電話機などの携帯機器システムであ
り、アンテナ８０、パワーアンプ８１、高周波部（ＲＦ
−ＩＣ）８２、ベースバンドプロセッサ８３、Ａ／Ｄ・
Ｄ／Ａ８４、マイク・スピーカ８５、アプリケーション
プロセッサ８６、液晶ディスプレイ（ＬＣＤ）８７、Ｌ
ＣＤドライバ８８、ＲＯＭ８９、ＲＡＭ９０、ＩＣカー
ドインタフェース９１及びフラッシュメモリカードイン
タフェース９２を備えて成る。前記ベースバンドプロセ
ッサ８３及びアプリケーションプロセッサ８６は、前記
半導体集積回路１、１Ａ〜１Ｇ又はＭＣＭ６０或はＭＣ
Ｐ化された半導体装置６５によって構成され、何れにお
いても、夫々は前記ＭＯＮＯＳ混載マイコン部とＭＯＮ
ＯＳ混載ＦＰＧＡユニットを搭載している。したがっ
て、前記ベースバンドプロセッサ８３及びアプリケーシ
ョンプロセッサ８６の夫々は、ＭＯＮＯＳ混載マイコン
部によるソフトウェア処理とＭＯＮＯＳ混載ＦＰＧＡユ
ニットによるハード処理とを関連付けてプログラマブル
に機能設定可能であるから、市場の変化、規格の変化、
サービスの変化に迅速に対応可能になる。
【００９３】次に、図６で説明した不揮発性メモリセル
ＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタ
（ロジック用ＭＯＳトランジスタ）と高耐圧ＭＯＳトラ
ンジスタを形成する時のプロセスフローを図３８乃至図
４５に基づいて説明する。
【００９４】図３８を説明する。ｐ型シリコン基板ＰＳ
ＵＢ上に、素子分離酸化膜領域ＳＧＩを形成し、コア・
ロジック用ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）用のｐ
型ウエルＰＷＬ、同ｐ型ＭＯＳトランジスタ（ｐＭＯ
Ｓ）用のｎ型ウエルＮＷＬ、書込み・消去用の高電圧制
御用ｎ型ＭＯＳトランジスタ（ｎＨＶＭＯＳ）用のｐ型
ウエルＨＰＷＬ、同ｐ型ＭＯＳトランジスタ（ｐＨＶＭ
ＯＳ）用のｎ型ウエルＨＮＷＬ、メモリセル領域のｎ型
ウエルＭＷＬを形成する。次に、夫々のＭＯＳトランジ
スタのしきい値を制御するための不純物を、チャネル表
面になる領域に導入する。ｎＭＯＳ用しきい値用ＮＥ、
ｐＭＯＳしきい値用ＰＥ、ｎＨＶＭＯＳ用ＨＮＥ、ｐＨ
ＶＭＯＳ用ＨＰＥ、メモリＭＯＳトランジスタ用ＭＥで
ある。
【００９５】図３９を説明する。基板表面を清浄に処理
した後、メモリＭＯＳトランジスタの下部酸化膜ＢＯＴ
ＯＸ（５ナノメートル）を熱酸化で形成し、その直上に
シリコン窒化膜ＳＩＮ（１５ナノメートル）を気相成長
法で堆積する。ＳＩＮ表面に熱酸化処理を施し、上部酸
化膜ＴＯＰＯＸ（２ナノメートル）を形成する。続い
て、ｎ型ポリシリコンでメモリゲート電極層となるＮＭ
Ｇ（１００ナノメートル）、及びＭＧ保護用のシリコン
酸化膜ＣＡＰ（１００ナノメートル）を順次、堆積す
る。
【００９６】図４０を説明する。フォトリソグラフィ技
術とドライエッチ技術を用いて、メモリＭＯＳトランジ
スタのゲート電極ＭＧ１、ＭＧ２の形状に加工する。こ
れは図面の奥行き方向に長い線状の形状であり、ワード
線と同じ本数だけ存在するが、図面上では２本で代表さ
せる。加工の際は、ＢＯＴＯＸ表面が露出する段階でド
ライエッチを停止し、残ったＢＯＴＯＸをフッ酸で除去
する。これは基板表面に不要なエッチダメージが入らな
いようにするための手法である。このフッ酸処理によ
り、基板表面が露出される。続いて、熱酸化膜ＢＯＸ
（５ナノメートル）を形成し、シリコン酸化膜ＨＶＧＯ
Ｘ（１５ナノメートル）を堆積する。将来、この２層の
酸化膜は、高電圧制御用ＭＯＳトランジスタのゲート酸
化膜に供される。単なる堆積膜だけでは信頼性が劣るた
めに積層構造とする。
【００９７】図４１を説明する。フォトリソグラフィ技
術によりフォトレジストを加工しＲＥＳ１の形状にす
る。シリコン酸化膜に対する異方性ドライエッチ技術に
より、選択ＭＯＳトランジスタのチャネル領域に存在す
る酸化膜を除去して基板表面を露出させる。この工程に
より、メモリＭＯＳトランジスタの選択ＭＯＳトランジ
スタ側にはＨＶＧＯＸが加工された側壁スペーサＧＡＰ
ＳＷも同時に形成される。ＲＥＳ１を残したまま、選択
ＭＯＳトランジスタのチャネル領域にしきい値調整用の
不純物層ＳＥを形成する。ＳＥとＭＥは、図７にて開示
した関係に従うものとする。
【００９８】図４２を説明する。フォトリソグラフィ技
術を用いてレジストＲＥＳ２を加工し、コア・ロジック
用のＭＯＳトランジスタを形成する領域（ＬＭＯＳエリ
ア）のみを開口する。フッ酸処理によりＢＯＸとＨＶＧ
ＯＸからなる積層構造の酸化膜を完全に除去する。
【００９９】図４３を説明する。前図に記載のＲＥＳ２
を除去して洗浄工程を経た後、露出した基板表面（コア
・ロジック部と選択ＭＯＳトランジスタ部）に熱酸化膜
（４ナノメートル）を形成する。これがコア・ロジック
用ＭＯＳトランジスタｎＭＯＳ，ｐＭＯＳ（ＬＭＯＳ）
のゲート酸化膜ＬＶＧＯＸおよび選択ＭＯＳトランジス
タ（Ｓｔｒ）のゲート酸化膜ＳＴＯＸになる。便宜上、
ここではＬＶＧＯＸとＳＴＯＸを別名称としたが、この
製造方法であれば両者が同一の膜厚となることが明らか
である。全面にノンドープのポリシリコン（１５０ナノ
メートル）を堆積し、ｎＭＯＳおよびｎＨＶＭＯＳを形
成する領域上ではｎ型に、ｐＭＯＳおよびｐＨＶＭＯＳ
を形成する領域ではｐ型になるように不純物を導入して
おく。不純物の濃度は夫々１×１０の２０乗以上とす
る。続いて、全面にシリコン酸化膜（２０ナノメート
ル）を堆積する。後、フォトリソグラフィ技術とドライ
エッチ技術を用いて、ｎＭＯＳのゲート電極ＬＶＧｎ、
ｐＭＯＳのゲート電極ＬＶＧｐ、ｎＨＶＭＯＳのゲート
電極ＨＶＧｎ、ｐＨＶＭＯＳのゲート電極ＨＶＧｐを形
成する。メモリ領域（ＮＶＣエリア）では選択ＭＯＳト
ランジスタ（Ｓｔｒ）のソース側のゲート電極端のみを
加工しておく。０．１８ミクロン世代でのゲート長は、
例えばコア・ロジックでは０．１５ミクロン、ＨＶＭＯ
Ｓでは１．０ミクロンとなるが、これは扱う電圧が異な
る事による必然的結果である。続いて、適宜、フォトリ
ソグラフィ技術と不純物イオンのインプランテーション
技術を用いて、ｎＭＯＳ用の浅い接合を持つｎ型ソース
／ドレインＬＬＤＤｎ、ｐＭＯＳ用の浅い接合を持つｐ
型ソース／ドレインＬＬＤＤｐ、ｎＨＶＭＯＳ用の高耐
圧接合を持つｎ型ソース／ドレインＨＬＤＤｐ、ｐＨＶ
ＭＯＳ用の高耐圧接合を持つｐ型ソース／ドレインＨＬ
ＤＤｐを形成する。これらソースおよびドレインは、使
用する電圧に対して十分な接合耐圧を確保することを前
提として設計されるべきものである。ここで導入したソ
ース／ドレイン不純物の濃度は、コア・ロジック用の方
がＨＶＭＯＳのそれよりも高くなる。また、選択ＭＯＳ
トランジスタのソースにはｎ型拡散層ＭＳＭが形成され
るが、ここで開示した製造方法によれば、ＭＳＭ＝ＬＬ
ＤＤｎとすることができる。
【０１００】図４４を説明する。ここではメモリＭＯＳ
トランジスタ（Ｍｔｒ）のドレイン領域を形成する。フ
ォトリソグラフィ工程により、メモリＭＯＳトランジス
タ（Ｍｔｒ）のドレインとなる領域に対して、境目をメ
モリゲートＭＧ１およびＭＧ２上としてレジストＲＥＳ
３を開口する。酸化膜およびポリシリコンを異方性ドラ
イエッチで加工して、２つの選択ＭＯＳトランジスタ
（Ｓｔｒ）のゲート電極ＳＧ１およびＳＧ２を形成す
る。ＲＥＳ３を除去せずに、ｎ型不純物のイオン打込み
を行い、メモリＭＯＳトランジスタ（Ｍｔｒ）のドレイ
ン領域ＭＤＭを形成する。
【０１０１】図４５を説明する。全面にシリコン酸化膜
（１００ナノメートル）を堆積し、続いて全面に異方性
ドライエッチを施す。この処理により、全てのゲート電
極の側壁にスペーサＳＷＳＰＬＤＤを形成する。全ての
ｎ型トランジスタのソース／ドレインに高濃度のｎ型拡
散層Ｎを、ｐ型トランジスタのソース／ドレインに高濃
度のｐ型拡散層を、イオン打込みと熱処理で形成する。
続いて、全てのソース・ドレイン、およびＬＶＧｎ、Ｌ
ＶＧｐ、ＨＶＧｎ、ＨＶＧｐ、ＳＧ１、ＳＧ２の表面か
ら酸化膜を除去し、シリコンを露出させる。前面に金属
コバルト（１０ナノメートル）を堆積し、７００℃の熱
処理を加えて自己整合コバルトシリサイドを形成する。
反応しなかった不要なコバルトを洗浄除去し、再び７５
０℃で処理を施して、低抵抗のコバルトシリサイド層Ｃ
ＯＳを形成する。その後、全面に絶縁用の酸化膜ＩＮＳ
Ｍ１を堆積する。以降の配線工程は、従来技術を用いて
差し支え無い。
【０１０２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１０３】例えば、不揮発性メモリセルの具体的なデ
バイス構造は図４、図８等に限定されず適宜変更可能で
ある。
【０１０４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１０５】すなわち、選択ＭＯＳトランジスタ（第２
のＭＯＳ型トランジスタ）とメモリＭＯＳトランジスタ
（第１のＭＯＳ型トランジスタ）とのスプリットゲート
構造を前提とする不揮発性メモリセルに対し、選択ＭＯ
Ｓトランジスタのゲート絶縁耐圧を、メモリＭＯＳトラ
ンジスタのそれよりも低くし、或は、選択ＭＯＳトラン
ジスタのゲート絶縁膜の物理的又は電気的膜厚を高耐圧
ＭＯＳトランジスタ（第４ＭＯＳトランジスタ）のそれ
よりも薄くする。これによって、選択ＭＯＳトランジス
タのＧｍを高くすることができる。Ｇｍが高くなるの
で、読出し電流を充分に取ることが可能になり、スプリ
ットゲート型メモリセルに対するリードアクセス動作の
高速化を実現する事ができきる。したがって、不揮発性
メモリユニットと可変論理ユニットを搭載する半導体装
置において低電圧動作での高速化を実現することができ
る。
【０１０６】書込み電流が低減されること、更にＭＯＮ
ＯＳ型を採用することにより、不揮発性メモリユニット
と可変論理ユニットを搭載する半導体装置において、そ
れら不揮発性メモリユニット及び可変論理ユニットで実
現しようとする機能の高信頼性を実現することができ
る。
【０１０７】更に、ＣＰＵなどの周辺機能などに対する
品種展開等を容易に然も高い信頼性をもって実現するこ
とができ、低電圧動作での高速化にも対応できる。
【図面の簡単な説明】
【図１】本発明の一例に係る半導体集積回路の一例を示
すブロック図である。
【図２】本発明の一例に係る半導体集積回路の別の例を
示すブロック図である。
【図３】フラッシュメモリユニット及びＦＰＧＡユニッ
トにＭＯＮＯＳ型不揮発性メモリセルを採用した半導体
集積回路の更に具体的な一例を示すブロック図である。
【図４】不揮発性メモリセルとして電荷トラップ性絶縁
膜を用いたＭＯＮＯＳ型の不揮発性メモリセルを例示す
る断面図である。
【図５】図４に開示した不揮発性メモリセルの動作と電
圧の掛け方を例示する説明図である。
【図６】図４の不揮発性メモリセルと一緒に混載する他
のＭＯＳトランジスタと併せてそれらＭＯＳトランジス
タの断面構造を例示する断面図である。
【図７】図４の不揮発性メモリセルにおける選択ＭＯＳ
トランジスタとメモリＭＯＳトランジスタのチャネル濃
度の差異を表した説明図である。
【図８】ＭＯＮＯＳ型の不揮発性メモリセルの別の例と
して選択トランジスタの上にメモリセルトランジスタの
ナイトライド膜が乗り上げた構図を例示する断面図であ
る。
【図９】電荷蓄積部位として微細な導電性粒子を用いた
不揮発性メモリセルを例示する断面図である。
【図１０】電荷蓄積部位として絶縁膜に覆われた導電性
浮遊ゲート電極を用いた不揮発性メモリセルを例示する
断面図である。
【図１１】ＦＰＧＡユニットの一例を示すブロック図で
ある。
【図１２】ＦＰＧＡユニットの別の例を示すブロック図
である。
【図１３】論理セルの一例を示す論理回路図である。
【図１４】論理セルに含まれるスイッチの一例を示す回
路図である。
【図１５】図１４のスイッチのスイッチ状態を決定する
ための電圧条件を例示する説明図である。
【図１６】スイッチの別の例を示す回路図である。
【図１７】スイッチの更に別の例を示す回路図である。
【図１８】論理セルの別の例としＡＮＤ／ＯＲ回路を例
示するブロック図である。
【図１９】ＡＮＤ面及びＯＲ面の一例を概略的に例示す
る回路図である。
【図２０】スイッチセルの別の例を示すブロック図であ
る。
【図２１】フラッシュメモリユニットの一例を概略的に
示す回路図である。
【図２２】ＦＰＧＡユニットに対しては専用のＦＰＧＡ
ライタのような書込み装置を利用可能にする半導体集積
回路のブロック図である。
【図２３】ＦＰＧＡユニット及びフラッシュメモリユニ
ットのプログラムに高周波インタフェース回路（ＲＦＩ
Ｆ）を利用可能にする半導体集積回路のブロック図であ
る。
【図２４】ＦＰＧＡユニット及びフラッシュメモリユニ
ットに対するプログラムフローを例示するフローチャー
トである。
【図２５】協調的設計フローの別の例を示すフローチャ
ートである。
【図２６】ベンダ側とユーザ側によるプログラムする部
分とその時間的な前後関係について例示する説明図であ
る。
【図２７】ベンダ側とユーザ側によるプログラムする部
分とその時間的な前後関係について別の例を示す説明図
である。
【図２８】ベンダ側とユーザ側によるプログラムする部
分とその時間的な前後関係について更に別の例を示す説
明図である。
【図２９】半導体集積回路にプログラムされる特定用途
向け機能の一例を示す説明図である。
【図３０】ベンダ側とユーザ側とでそれぞれプログラム
を行う場合を考慮した半導体集積回路の更に別の例を示
すブロック図である。
【図３１】ベンダ側とユーザ側とでそれぞれプログラム
を行う場合を考慮した半導体集積回路の更に別の例を示
すブロック図である。
【図３２】本発明に係る半導体装置をＭＣＭ（マルチチ
ップモジュール）化した例を示す平面図である。
【図３３】本発明に係る半導体装置をＭＣＭ（マルチチ
ップモジュール）化した例を示す正面図である。
【図３４】本発明に係る半導体装置をＭＣＰ（マルチチ
ップパッケージ）化した例を示す平面図である。
【図３５】本発明に係る半導体装置をＭＣＰ（マルチチ
ップパッケージ）化した例を示す正面図である。
【図３６】ＳＯＣ(システムオンチップ)型のシステムＬ
ＳＩ等と称される半導体集積回路に本発明を適用した例
を示すブロック図である。
【図３７】本発明に係る半導体装置を適用したデータ処
理システムの一例を示すブロック図である。
【図３８】不揮発性メモリセルＮＶＣと共にコア・ロジ
ック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを形成するプロセスにおける第１の断面図である。
【図３９】不揮発性メモリセルＮＶＣと共にコア・ロジ
ック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを形成するプロセスにおける第２の断面図である。
【図４０】不揮発性メモリセルＮＶＣと共にコア・ロジ
ック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを形成するプロセスにおける第３の断面図である。
【図４１】不揮発性メモリセルＮＶＣと共にコア・ロジ
ック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを形成するプロセスにおける第４の断面図である。
【図４２】不揮発性メモリセルＮＶＣと共にコア・ロジ
ック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを形成するプロセスにおける第５の断面図である。
【図４３】不揮発性メモリセルＮＶＣと共にコア・ロジ
ック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを形成するプロセスにおける第６の断面図である。
【図４４】不揮発性メモリセルＮＶＣと共にコア・ロジ
ック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを形成するプロセスにおける第７の断面図である。
【図４５】不揮発性メモリセルＮＶＣと共にコア・ロジ
ック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを形成するプロセスにおける第８の断面図である。
【符号の説明】
１ 半導体集積回路 １Ａ〜１Ｇ 半導体集積回路 ２ マイコン部 ３ ＦＰＧＡユニット ７ ＣＰＵ ８ フラッシュメモリユニット ＳＴＯＸ 不揮発性メモリセルにおける選択ＭＯＳトラ
ンジスタのゲート絶縁膜 ＧＡＰＯＸ 不揮発性メモリセルにける選択ＭＯＳトラ
ンジスタのゲート電極と記憶保持用ＭＯＳトランジスタ
の制御ゲート電極とを分離する絶縁膜 ＭＳ 不揮発性メモリセルにおける選択ＭＯＳトランジ
スタの拡散層 ＭＤ 不揮発性メモリセルにおけるメモリＭＯＳトラン
ジスタの拡散層 ＳＥ 不揮発性メモリセルにおける選択ＭＯＳトランジ
スタのチャネル不純物導入領域 ＭＥ 不揮発性メモリセルにけるメモリＭＯＳトランジ
スタのチャネル不純物導入領域 ＢＯＴＯＸ 不揮発性メモリセルにけるメモリＭＯＳト
ランジスタのシリコン窒化膜下の酸化膜 ＳＩＮ 不揮発性メモリセルにけるメモリＭＯＳトラン
ジスタの電荷トラップ性絶縁膜としてのシリコン窒化膜 ＴＯＰＯＸ 不揮発性メモリセルにけるメモリＭＯＳト
ランジスタのシリコン窒化膜上の酸化膜 ＮＶＣ 不揮発性メモリセル ＨＶＭＯＳ 高耐圧ＭＯＳトランジスタ ＬＭＯＳ ロジック用ＭＯＳトランジスタ ＤＯＴＳ 導電性微粒子層を構成する微粒子 ＦＬＧ フローティングゲート Ｓｔｒ 選択ＭＯＳトランジスタ Ｍｔｒ メモリＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/10 ４３４ ５Ｆ１０１ 27/092 29/78 ３７１ ５Ｊ０４２ 27/10 ４６１ 27/08 ３２１Ｄ 27/115 Ｇ１１Ｃ 17/00 ６２３Ａ 29/788 29/792 Ｈ０３Ｋ 19/173 １０１ (72)発明者 澤瀬 照美 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 久保 征治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B025 AA07 AB01 AC02 AD04 AD08 AE05 AE07 5B062 CC03 DD09 5F048 AB01 AC03 BA01 BB05 BB08 BB16 BC06 BE03 BF06 BF16 BG01 BG13 DA24 DA25 5F064 AA08 BB09 BB13 BB15 5F083 EP02 EP07 EP17 EP18 EP22 EP23 EP34 EP36 EP37 EP55 EP56 EP77 EP79 ER02 ER09 ER17 ER19 GA05 GA09 JA04 JA35 KA06 NA01 ZA12 ZA13 ZA15 5F101 BA01 BA29 BA36 BA45 BA47 BA54 BB05 BC11 BD14 BD22 BD34 BE02 BE05 BE07 5J042 BA01 BA09 BA11 CA07 CA20 DA03 DA06

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 書換え可能な複数の不揮発性メモリセル
    を有する不揮発性メモリユニットと、 複数の記憶セルにロードされる論理構成定義データに従
    って論理機能が決定される可変論理ユニットと、を有
    し、 前記不揮発性メモリセルは、情報記憶に用いる第１のＭ
    ＯＳ型トランジスタと前記第１のＭＯＳ型トランジスタ
    を選択する第２のＭＯＳ型トランジスタとから成り、前
    記第１のＭＯＳ型トランジスタのゲート電極と第２のＭ
    ＯＳ型トランジスタのゲート電極との間の下に双方のト
    ランジスタに共通の不純物領域電極を持たず、前記第２
    のＭＯＳ型トランジスタのゲート絶縁耐圧は、前記第１
    のＭＯＳ型トランジスタのゲート絶縁耐圧よりも低いこ
    とを特徴とする半導体装置。
  2. 【請求項２】 不揮発性メモリユニットと、複数の記憶
    セルにロードされる論理構成定義データに従って論理機
    能が決定される可変論理ユニットと、を有し、 前記不揮発性メモリユニットは、情報記憶に用いる第１
    のＭＯＳ型トランジスタと前記第１のＭＯＳ型トランジ
    スタを選択する第２のＭＯＳ型トランジスタとから成る
    不揮発性メモリセルと、前記不揮発性メモリセルに対す
    るメモリ動作のための論理動作を行なう第３のＭＯＳ型
    トランジスタと、前記不揮発性メモリセルの情報書換え
    のための電圧を扱う第４のＭＯＳ型トランジスタとが混
    在され、前記第１のＭＯＳ型トランジスタのゲート電極
    と第２のＭＯＳ型トランジスタのゲート電極との間の下
    に双方のトランジスタに共通の不純物領域電極を持た
    ず、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の
    物理的膜厚をｔｓ、前記第３のＭＯＳ型トランジスタの
    ゲート絶縁膜の物理的膜厚をｔＬ、前記第４のＭＯＳ型
    トランジスタのゲート絶縁膜の物理的膜厚をｔＨとした
    とき、ｔＬ≦ｔｓ＜ｔＨの関係を持つことを特徴とする
    半導体装置。
  3. 【請求項３】 前記可変論理ユニットは、情報記憶に用
    いる第１のＭＯＳ型トランジスタと前記第１のＭＯＳ型
    トランジスタを選択する第２のＭＯＳ型トランジスタと
    から成る前記記憶セルとしての不揮発性メモリセルと、
    前記不揮発性メモリセルに対するメモリ動作のための論
    理動作を行なう第３のＭＯＳ型トランジスタと、前記不
    揮発性メモリセルの情報書換えのための電圧を扱う第４
    のＭＯＳ型トランジスタとが混在され、前記第１のＭＯ
    Ｓ型トランジスタのゲート電極と第２のＭＯＳ型トラン
    ジスタのゲート電極との間の下に双方のトランジスタに
    共通の不純物領域電極を持たず、前記第２のＭＯＳ型ト
    ランジスタのゲート絶縁膜の物理的膜厚をｔｓ、前記第
    ３のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚
    をｔＬ、前記第４のＭＯＳ型トランジスタのゲート絶縁
    膜の物理的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＨの
    関係を持つことを特徴とする請求項２記載の半導体装
    置。
  4. 【請求項４】 不揮発性メモリユニットと、複数の記憶
    セルにロードされる論理構成定義データに従って論理機
    能が決定される可変論理ユニットと、を有し、 前記不揮発性メモリユニットは、情報記憶に用いる第１
    のＭＯＳ型トランジスタと前記第１のＭＯＳ型トランジ
    スタを選択する第２のＭＯＳ型トランジスタとから成る
    不揮発性メモリセルと、前記不揮発性メモリセルに対す
    るメモリ動作のための論理動作を行なう第３のＭＯＳ型
    トランジスタと、前記不揮発性メモリセルの情報書換え
    のための電圧を扱う第４のＭＯＳ型トランジスタとが混
    在され、前記第１のＭＯＳ型トランジスタのゲート電極
    と第２のＭＯＳ型トランジスタのゲート電極との間の下
    に双方のトランジスタに共通の不純物領域電極を持た
    ず、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の
    電気的膜厚をｔｓ、前記第３のＭＯＳ型トランジスタの
    ゲート絶縁膜の電気的膜厚をｔＬ、前記第４のＭＯＳ型
    トランジスタのゲート絶縁膜の電気的膜厚をｔＨとした
    とき、ｔＬ≦ｔｓ＜ｔＨの関係を持つことを特徴とする
    半導体装置。
  5. 【請求項５】 前記可変論理ユニットは、情報記憶に用
    いる第１のＭＯＳ型トランジスタと前記第１のＭＯＳ型
    トランジスタを選択する第２のＭＯＳ型トランジスタと
    から成る前記記憶セルとしての不揮発性メモリセルと、
    前記不揮発性メモリセルに対するメモリ動作のための論
    理動作を行なう第３のＭＯＳ型トランジスタと、前記不
    揮発性メモリセルの情報書換えのための電圧を扱う第４
    のＭＯＳ型トランジスタとが混在され、前記第１のＭＯ
    Ｓ型トランジスタのゲート電極と第２のＭＯＳ型トラン
    ジスタのゲート電極との間の下に双方のトランジスタに
    共通の不純物領域電極を持たず、前記第２のＭＯＳ型ト
    ランジスタのゲート絶縁膜の電気的膜厚をｔｓ、前記第
    ３のＭＯＳ型トランジスタのゲート絶縁膜の電気的膜厚
    をｔＬ、前記第４のＭＯＳ型トランジスタのゲート絶縁
    膜の電気的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＨの
    関係を持つことを特徴とする請求項４記載の半導体装
    置。
  6. 【請求項６】 書換え可能な複数の不揮発性メモリセル
    にその動作プログラムが格納されるマイコン部と、書換
    え可能な複数の記憶セルにその論理構成定義データが格
    納される可変論理ユニットと、をプログラマブル部分と
    して備えたことを特徴とする半導体装置。
  7. 【請求項７】 前記不揮発性メモリセルは、情報記憶に
    用いる第１のＭＯＳ型トランジスタを有し、前記第１の
    ＭＯＳ型トランジスタは、酸化膜・窒化膜・酸化膜の構
    造の絶縁膜を持ち、前記窒化膜が情報記憶部分として機
    能されることを特徴とする請求項６記載の半導体装置。
  8. 【請求項８】 前記記憶セルはスタティックラッチであ
    ることを特徴とする請求項２記載の半導体装置。
  9. 【請求項９】 前記記憶セルはスタティックラッチであ
    ることを特徴とする請求項４記載の半導体装置。
  10. 【請求項１０】 前記第１のＭＯＳ型トランジスタはそ
    のゲート電極の下に、電荷蓄積領域として、絶縁膜に覆
    われた導電性浮遊ゲート電極を有するものであることを
    特徴とする請求項１乃至５の何れか１項に記載の半導体
    装置。
  11. 【請求項１１】 前記第１のＭＯＳ型トランジスタはそ
    のゲート電極の下に、電荷蓄積領域として、絶縁膜に覆
    われた電荷トラップ性絶縁膜を有するものであることを
    特徴とする請求項１乃至５の何れか１項に記載の半導体
    装置。
  12. 【請求項１２】 前記第１のＭＯＳ型トランジスタはそ
    のゲート電極の下に、電荷蓄積領域として、絶縁膜に覆
    われた導電性微粒子層を有するものであることを特徴と
    する請求項１乃至５の何れか１項に記載の半導体装置。
  13. 【請求項１３】 前記第１のＭＯＳ型トランジスタのチ
    ャネル領域に存在する不純物の濃度が、前記第２のＭＯ
    Ｓ型トランジスタのチャネル領域に存在する不純物の濃
    度よりも低いことを特徴とする請求項１乃至５の何れか
    １項に記載の半導体装置。
  14. 【請求項１４】 単一の半導体チップに形成されて成る
    ものであることを特徴とする請求項１乃至１３の何れか
    １項に記載の半導体装置。
  15. 【請求項１５】 不揮発性メモリユニットと可変論理ユ
    ニットが相互に異なる半導体チップに形成され、前記複
    数の半導体チップが配線基板に実装されて成るものであ
    ることを特徴とする請求項１乃至１３の何れか１項に記
    載の半導体装置。
  16. 【請求項１６】 前記不揮発性メモリユニット及び可変
    論理ユニットに接続されるＣＰＵを有し、前記可変論理
    ユニットは、その不揮発性メモリセルに所定の論理構成
    定義データを保有することを特徴とする請求項３又は５
    記載の半導体装置。
  17. 【請求項１７】 前記不揮発性メモリユニットは、前記
    可変論理ユニットに前記論理構成定義データで設定され
    た論理機能を用いるＣＰＵの動作プログラムを保有する
    ことを特徴とする請求項１６記載の半導体装置。
  18. 【請求項１８】 前記不揮発性メモリユニット及び可変
    論理ユニットに接続されるＣＰＵを有し、前記不揮発性
    メモリユニットは、その不揮発性メモリセルに前記可変
    論理ユニットの所定の論理構成定義データを保有するこ
    とを特徴とする請求項８又は９記載の半導体装置。
  19. 【請求項１９】 前記不揮発性メモリユニットは、前記
    論理構成定義データを前記可変論理ユニットの記憶セル
    にロードするためにＣＰＵが実行する転送制御プログラ
    ムを保有することを特徴とする請求項１８記載の半導体
    装置。
  20. 【請求項２０】 前記不揮発性メモリユニットは、前記
    可変論理ユニットに前記論理構成定義データで設定され
    る論理機能を用いるＣＰＵの動作プログラムを保有する
    ことを特徴とする請求項１９記載の半導体装置。
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