JP2005150485A - 装置およびそれを用いたデータ処理方法 - Google Patents
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Abstract
【解決手段】 オン状態の抵抗が数Ω以下と非常に小さく、オフ状態の抵抗が無限大と、理想的なスイッチング特性を示し、かつ状態を保持できる双安定な(バイステイブルな)MEMSスイッチを用い、しかも、このMEMSスイッチをCMOS半導体の配線層を利用して作成することにより、動作中に機能を変更できる素子を作成する。
【効果】 機能変更の自由度が高く、高速かつ低面積な半導体装置を実現できる。
【選択図】 図1
Description
ここで用いられるMEMSスイッチは、移動可能な配線を用意し、これをクーロン力で移動させる方式であり、このMEMSスイッチ自体が構造的に2つの力学的な安定状態を持たない。
また、本発明の装置は、その外部からの信号によって双安定な状態の何れかが指定されるよう構成されていれば好適である。
可変論理ゲートアレイユニットは、複数の回路ブロックを具備して成り、その複数の回路ブロックがマトリクス状に配置され、かつ、互いに隣接する回路ブロックと情報伝達可能に構成されたセルオートマタを形成していてもよい。
その場合、特に、複数の回路ブロックの少なくとも1つはAURであり、そのAURは、積演算を行うAND面と、そのAND面と電気的に接続され、和演算を行うOR面と、AND面に接続された複数個の入力ゲートと、OR面に接続された、入力ゲートと同数個の出力ゲートとを含んで成り、複数個の入力ゲートに入力された信号の積和演算を行い、その積和演算の結果を出力ゲートから出力する構成であってもよい。また、可変論理ゲートアレイユニットが上記の構成とされていてもよい。
その場合も上記と同様に、MEMSスイッチ素子が可変論理ゲートアレイユニットと共にCMOS構造の集積回路に一体形成されていれば好適であるし、また、本発明の装置が、その外部からの信号によって双安定な状態の何れかが指定されるよう構成されていれば好適である。
その場合も上記と同様に、MEMSスイッチ素子が可変論理ゲートアレイユニットと共にCMOS構造の集積回路に一体形成されていれば好適であるし、また、本発明の装置が、その外部からの信号によって双安定な状態の何れかが指定されるよう構成されていれば好適である。
この構成においても、MEMSスイッチ素子が可変論理ゲートアレイユニットと共にCMOS構造の集積回路に一体形成されていれば好適であるし、また、本発明の装置が、その外部からの信号によって双安定な状態の何れかが指定されるよう構成されていれば好適である。
また、本発明の装置を用いたデータ処理方法は、プロセッサ装置に要求される機能を定義した機能記述をプロセッサに入力するステップを更に具備して成り、プロセッサ装置は、可変論理ゲートアレイユニットに機能変更のための信号を与えるプログラム発生回路を更に具備して成り、そのプログラム発生回路は、データおよび機能記述の少なくとも一方に基づき機能変更のための信号を生成する構成であってもよい。
また、本発明の装置を用いたデータ処理方法は、プロセッサ装置が、可変論理ゲートアレイユニットに機能変更のための信号を与えるプログラム発生回路と、そのプログラム発生回路に機能情報を出力する回路とを更に具備して成り、その機能情報を出力する回路は、データに基づき機能情報を生成してプログラム発生回路に与え、そのプログラム発生回路は、機能情報を出力する回路から受けた機能情報に基づき機能変更のための信号を生成する構成であってもよい。
また、本発明の装置は、MEMSスイッチを用い、回路の接続方法を変更する装置であって、接続が変更される回路がm個のゲートで構成されており、このm個のゲートで構成された回路をn個を組み合わせて、更に大規模な回路を構成する時に、このn個の組み合わせ方を、MEMSスイッチを用いて切り換える構成であってもよい。この場合も、MEMSスイッチとしては、双安定な状態を取ることができ、外部の信号によってこの双安定な状態の何れかを指定することができ、このMEMSスイッチがCMOS構造のLSIとして、接続が変更される回路と一体形成された構成のものとすれば好適である。
図5の構造では2つの安定な状態が存在しこれをスイッチの2つの状態として利用するのであるが、この2つの状態を切り換えるための手段が必要である。この手段を含めた構成を、図7、図8に示す。図7が上から見た図であり、図8は図7におけるX−X‘、Y−Y’における断面図及びスイッチとしての状態を示した図である。図7に示すように、図5で示した金属板Aと金属板C、及びこの図7では図5で示したように金属板Cを挟んで、金属板Aと平行に置かれる金属板B以外に、金属板CG1が存在する。Y−Y’における断面図である図8の(a2)で理解できるように、金属板Cを挟んで、金属板CG1と平行に金属版CG2が配置されている。しかも、平行な金属板Aと金属板Bの間隔d1よりも、平行な金属板CG1と金属板CG2の間隔d2の方が大きい。このため、金属板Cが2つの状態である、上に凸の状態で金属板Aと接し(図8(a1)(a2))、下に凸の状態で金属板B接する(図8(b1)(b2))時も、金属板Cは、金属板CG1と金属板CG2とは接することがない。
図9は、CMOS構造の上部に配線層を利用してこのバイステイブルMEMSスイッチを作成した時の断面図である。CMOS論理素子の上部にバイステイブルMEMSスイッチを作りこむことができるため、面積低減を図ることができる。1は半導体基板であり、2はp型のウエル、3はn型のウエル、4はMOSのソース又はドレインを構成する濃度の高いn型層、5はMOSのソース又はドレインを構成する濃度の高いp型層、6はn型MOSのゲート層、7はp型MOSのゲート層、8〜11は配線層、12〜15は配線層を接続する層である。この実施例では、配線層10を用いて図5、図7、図8で説明した金属板Cを構成している。
このような制御回路の動作電圧と、これで動作させるバイステイブルMEMSスイッチを含んだ回路の動作電圧の関係について述べる。
図15及び図16は4入力の複合ゲートを切り換える回路である。4入力のうち、2入力ずつの積を取って、この2つの結果の和を取る論理と、最初に2入力ずつの和を取って、この2つの結果の積を取る論理とをひとつの回路でバイステイブルMEMSスイッチを切り換えることで実現できる。積を取ることと和を取ることが論理演算の基本であり、これを連続して行って行くときに、どちらかを先に行い、その後どちらを行うかの組み合わせで演算は組み立てられて行くため、この順序が自由に変えられる効果は大きい。図15において、MP1〜MP4はpMOSトランジスタであり、MN1〜MN4はnMOSトランジスタであり、MS1〜MS4はバイステイブルMEMSスイッチである。図7、図8で説明したバイステイブルMEMSスイッチの制御信号は省略してある。これら各素子の間の結線は、図15と図16とで同じである。このMS1〜MS4を図15に示した如く切り換えると4入力A,B,C,Dに対して、出力OはA*B+C*Dの反転信号となる(図15(b)参照のこと。慣例に従い反転は式の上のバーで表す)。一方、このMS1〜MS4を図16に示した如く切り換える、出力Oは(A+B)*(C+D)の反転信号となる(図16(b)参照のこと)。このように、回路ブロックLiはバイステイブルMEMSスイッチによってその機能を切り換えることができる。
図47には本発明に係る半導体装置をMCP(マルチチップパッケージ)化した例が示される。図47(a)は平面図、図47(b)は正面図である。MCP化された半導体装置は、バイステイブルMEMSスイッチを備えて機能を切り替えることが出来るCPUチップ、バイステイブルMEMSスイッチを備えたFPGAチップである。これにより、試作期間が短く、かつ低電力なシステムを構成できる。
Claims (22)
- 少なくとも1つの可変論理ゲートアレイユニットを具備して成り、
該可変論理ゲートアレイユニットの少なくとも1つは、該可変論理ゲートアレイユニット内の接続を切り替えるための機械素子スイッチを含んで成り、
該機械素子スイッチは、2つの安定な状態である双安定な状態を取ることが可能であることを特徴とする装置。 - 請求項1において、
前記機械素子スイッチは、前記可変論理ゲートアレイユニットと共にCMOS構造の集積回路に一体形成されていることを特徴とする装置。 - 請求項1において、
前記装置の外部からの信号によって前記双安定な状態の何れかが指定されるよう構成されていることを特徴とする装置。 - 請求項1において、
少なくとも1つの他の可変論理ゲートアレイユニットを更に具備して成り、
該他の可変論理ゲートアレイユニットと前記可変論理ゲートアレイユニットとは、前記機械素子スイッチによる前記可変論理ゲートアレイユニット内の接続の切替えに基づき、複合可変論理ゲートアレイを構成可能であることを特徴とする装置。 - 請求項1において、
前記可変論理ゲートアレイユニットは、複数の回路ブロックを具備して成り、
該複数の回路ブロックは、マトリクス状に配置され、かつ、互いに隣接する回路ブロックと情報伝達可能に構成されたセルオートマタを形成していることを特徴とする装置。 - 請求項5において、
前記複数の回路ブロックの少なくとも1つはAURであり、
該AURは、
積演算を行うAND面と、
該AND面と電気的に接続され、和演算を行うOR面と、
前記AND面に接続された複数個の入力ゲートと、
前記OR面に接続された、前記入力ゲートと同数個の出力ゲートと
を含んで成り、
前記複数個の入力ゲートに入力された信号の積和演算を行い、該積和演算の結果を前記出力ゲートから出力することを特徴とする装置。 - 請求項1において、
前記可変論理ゲートアレイユニットは、
積演算を行うAND面と、
該AND面と電気的に接続され、和演算を行うOR面と、
前記AND面に接続された複数個の入力ゲートと、
前記OR面に接続された、前記入力ゲートと同数個の出力ゲートと
を含んで成り、
前記複数個の入力ゲートに入力された信号の積和演算を行い、該積和演算の結果を前記出力ゲートから出力することを特徴とする装置。 - 請求項1において、
前記可変論理ゲートアレイユニットは、少なくとも1つの論理セル、少なくとも1つの接続セル、および少なくとも1つのスイッチセルがマトリクス状に配置されて成り、
前記論理セル、前記接続セル、および前記スイッチセルのそれぞれの少なくとも1つには前記機械素子スイッチが設けられ、
前記論理セルは、NORおよびNANDの少なくとも1つを含む論理機能を前記機械素子スイッチよって変更可能に構成され、
前記接続セルは、前記複数の論理セルのうち対応する論理セルと配線との接続を前記機械素子スイッチよって変更可能に構成され、
前記スイッチセルは、前記配線間の接続を前記機械素子スイッチによって変更可能に構成されていることを特徴とする装置。 - 請求項8において、
前記機械素子スイッチは、前記可変論理ゲートアレイユニットと共にCMOS構造の集積回路に一体形成されていることを特徴とする装置。 - 請求項8において、
前記装置の外部からの信号によって前記双安定な状態の何れかが指定されるよう構成されていることを特徴とする装置。 - 請求項1において、
前記可変論理ゲートアレイユニットは、
少なくとも1つの論理ブロックと、該論理ブロック間を相互に電気的に接続する相互結線ブロックとを具備して成り、
前記論理ブロックおよび前記相互結線ブロックのそれぞれには、前記機械素子スイッチが設けられ、
前記論理ブロックは、レジスタおよび演算器の少なくとも1つを含む論理機能が前記機械素子スイッチによって設定可能に構成され、
前記相互結線ブロックは、前記論理ブロックに設定された論理機能間の相互接続を前記機械素子スイッチにより切換可能に構成されていることを特徴とする装置。 - 請求項11において、
前記機械素子スイッチは、前記可変論理ゲートアレイユニットと共にCMOS構造の集積回路に一体形成されていることを特徴とする装置。 - 請求項11において、
前記装置の外部からの信号によって前記双安定な状態の何れかが指定されるよう構成されていることを特徴とする装置。 - CPUと、
該CPUと電気的に接続されたバスと、
該バスと電気的に接続され、該バスを介して前記CPUと電気的に接続された可変論理ゲートアレイユニットと
を具備して成り、
該可変論理ゲートアレイユニットは、該可変論理ゲートアレイユニット内の接続を切り替えるための機械素子スイッチを含んで成り、
該機械素子スイッチは、2つの安定な状態である双安定な状態を取ることが可能であることを特徴とする装置。 - 請求項14において、
前記機械素子スイッチは、前記可変論理ゲートアレイユニットと共にCMOS構造の集積回路に一体形成されていることを特徴とする装置。 - 請求項14において、
前記装置の外部からの信号によって前記双安定な状態の何れかが指定されるよう構成されていることを特徴とする装置。 - 請求項14において、
外部からの信号を受信可能に構成され、前記可変論理ゲートアレイユニットと電気的に接続され、前記外部からの信号に基づき前記可変論理ゲートアレイユニットに書込みの可否に関する信号を送信する書込み許可回路を更に具備して成ることを特徴とする装置。 - 請求項14において、
外部からの信号を受信可能に構成され、前記可変論理ゲートアレイユニットと電気的に接続された無線インタフェース回路を更に具備して成り、
該無線インタフェース回路を介して受信した前記外部からの信号に基づき前記可変論理ゲートアレイユニット内の接続を変更可能に構成されていることを特徴とする装置。 - 少なくとも1つの可変論理ゲートアレイユニットを具備して成るプロセッサ装置を準備するステップと、
該プロセッサ装置にデータを入力するステップと、
前記可変論理ゲートアレイユニットを通して機能変更された前記プロセッサ装置により前記データに対する処理の結果を出力するステップと
を含んで成り、
前記可変論理ゲートアレイユニットの少なくとも1つは、該可変論理ゲートアレイユニット内の接続を切り替えるための機械素子スイッチを含んで成り、
該機械素子スイッチは、2つの安定な状態である双安定な状態を取ることが可能であることを特徴とするデータ処理方法。 - 請求項19において、
前記プロセッサ装置に前記データに対する処理の方法を示すプログラムを入力するステップを更に具備して成り、
前記可変論理ゲートアレイユニットは、前記データおよび前記プログラムの少なくとも一方に基づき前記プロセッサ装置の機能変更を行うことを特徴とするデータ処理方法。 - 請求項19において、
前記プロセッサ装置に要求される機能を定義した機能記述を前記プロセッサに入力するステップを更に具備して成り、
前記プロセッサ装置は、前記可変論理ゲートアレイユニットに機能変更のための信号を与えるプログラム発生回路を更に具備して成り、
該プログラム発生回路は、前記データおよび前記機能記述の少なくとも一方に基づき前記機能変更のための信号を生成することを特徴とするデータ処理方法。 - 請求項19において、
前記プロセッサ装置は、前記可変論理ゲートアレイユニットに機能変更のための信号を与えるプログラム発生回路と、該プログラム発生回路に機能情報を出力する回路とを更に具備して成り、
該機能情報を出力する回路は、前記データに基づき前記機能情報を生成して前記プログラム発生回路に与え、
該プログラム発生回路は、前記機能情報を出力する回路から受けた機能情報に基づき前記機能変更のための信号を生成することを特徴とするデータ処理方法。
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