CN106605301A - 具有用于垂直纳米线实现的紧凑串联连接的阵列 - Google Patents

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Abstract

一种集成电路设计工具包括功能单元库。单元库中的实体包括单元的规格。单元库的实体包括计算机可执行语言的特定单元的规格。单元库中的至少一个实体包括具有多个晶体管和互连件的单元的规格。多个晶体管中的至少两个晶体管至少经由该互连件串联。晶体管和互连件可以垂直定向以支持垂直电流相对于衬底通过垂直通道。

Description

具有用于垂直纳米线实现的紧凑串联连接的阵列
技术领域
本发明涉及集成电路器件、用于集成电路器件的单元库、单元架构和电子设计自动化工具。
背景技术
在集成电路的设计中，通常使用标准的功能单元库。设计由单元库中的实体指定的功能单元的处理可以是密集的，通过调整单元的部件的材料、几何形状和大小来实现变量(诸如单元的大小、单元的驱动功率、单元的速度等)之间的折中。设计单元库中指定的单元的过程通常是劳动密集型处理，要求高技能的设计者手动设计并改善功能单元的设计。
finFET的开发为设计者提供了一些附加的灵活性，它们可应用于特定功能单元的变形的有效设计。因此，一些功能库基于FinFET。可以在具有栅格结构的块结构中实施FinFET，其中鳍在衬底上的第一方向上并行布置(其具有窄间隙)，并且栅极在与鳍相交的垂直方向上布置。使用互补n沟道和p沟道晶体管的集合来形成各个功能单元，它们的源极、漏极和沟道位于鳍中。可以通过增加或减少用于给定晶体管的并行用作沟道结构的相同鳍的数量来调整利用FinFET的功能单元中的各个晶体管的驱动功率和其他特性。这在单元库的开发中提供了设计的一些粒度。然而，许多电路参数可以得益于电路结构的更精细调整。为了细调finFET型电路，可以要求鳍或其他结构的复杂的再配置。
期望提供一种适用于功能单元库的功能单元的实施的功能单元设计架构，其可以提供用于电路参数的更精细变化同时减少了所要求的设计时间和设计工作。
发明内容
描述了一种单元架构以及利用该单元架构的集成电路设计工具。功能单元库可以具有用于多个功能单元的实体。实体包括计算机可读描述语言的特定单元的规格，其应用包括使用纳米线实施的晶体管和互连件的单元架构。因此，单元库中的至少一个实体可以包括具有第一晶体管和第二晶体管的单元的规格。第一晶体管可以包括被并行布置以形成沟道结构的纳米线的第一集合、以及设置为与纳米线的第一集合相交的栅极导体。第二晶体管可以包括被并行布置以形成沟道结构的纳米线的第二集合、以及设置为与纳米线的第一集合相交的栅极导体。第一集合中的纳米线的数量可以不同于第二集合中的纳米线的数量，使得各个晶体管的驱动功率可以以细粒度来设置。
利用这种粒度来描述单元库，其可以包括实施普通电路(诸如NAND门或其他普通逻辑单元)的功能单元的集合。功能单元的集合中的单元可以在用于实施普通电路中的特定晶体管的并行纳米线的数量方面不同。此外，功能单元的集合中的单元可以在用于实施普通电路中的特定互连件的并行纳米线的数量方面不同。并行纳米线的数量的这种变化可以提供晶体管的驱动功率或其他特性的细梯度，以及相应地提供用于功能单元的不同性能特性。
纳米线可用作单元库元件的构造中的互连元件。此外，水平N+岛状件用于本公开所描述的垂直纳米线器件之间的互连件的目的。
描述了一种集成电路，其可以使用本文描述的单元库来制造。
该技术的一个方面是一种计算机系统，其适用于处理电路设计的计算机实施表示，包括处理器和耦合至处理器的存储器。存储器存储指定电路的物理实施的结构特征的处理器可读参数。该电路包括多个纳米线晶体管以及纳米线互连件。多个纳米线晶体管中的至少两个纳米线晶体管至少经由纳米线互连件电串联。
在一些实施例中，所述至少两个晶体管相对于衬底垂直定向。一些实施例进一步包括：导体，电连接所述至少两个晶体管中的第一晶体管的源极端和所述至少两个晶体管的第二晶体管的漏极端。
在一些实施例中，所述第一晶体管和所述第二晶体管是相同导电类型。
在一些实施例中，纳米线互连件具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型。
在一些实施例中，所述至少两个纳米线晶体管包括均为n型晶体管的第一垂直纳米线晶体管和第二垂直纳米线晶体管，并且所述纳米线互连件是第一垂直纳米线，第一垂直纳米线电连接第一垂直纳米线晶体管的第一漏极和第二垂直纳米线晶体管的第一源极。
该技术的另一方面是一种如本文所描述的计算机程序产品。
该技术的又一方面是一种计算机程序产品，包括存储设备，其上存储有单元的机器可读规格，单元的规格包括指定电路的物理实施的结构特征的计算机可读参数。该电路包括电路单元的阵列，电路单元包括多个纳米线晶体管和垂直纳米线互连件。多个纳米线晶体管包括第一垂直纳米线晶体管和第二垂直纳米线晶体管。第一垂直纳米线晶体管包括处于第一中间高度的第一栅极，在处于第一源极高度的第一源极与处于第一漏极高度的第一漏极之间。第二垂直纳米线晶体管包括处于第二中间高度的第二栅极，在处于第二源极高度的第二源极与处于第二漏极高度的第二漏极之间。垂直纳米线互连件穿过第一垂直纳米线晶体管的第一中间高度，并且穿过第二垂直纳米线晶体管的第二中间高度，以串联地电耦合第一垂直纳米线晶体管和第二垂直纳米线晶体管。
在一些实施例中，所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是相同导电类型。在一些实施例中，垂直纳米线互连件具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型。
在一些实施例中，所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是n型晶体管，并且所述第一垂直纳米线电连接第一垂直纳米线晶体管的第一漏极与第二垂直纳米线晶体管的第一源极。
在一些实施例中，所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是相同导电类型，并且该电路还包括第三垂直纳米线晶体管和第四垂直纳米线晶体管、以及第一导体和第二导体。
第三垂直纳米线晶体管和第四垂直纳米线晶体管具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型。
第一导体电连接第一垂直纳米线的第一栅极与第三垂直纳米线晶体管的第三栅极。第二导体电连接第二垂直纳米线晶体管的第二栅极与第四垂直纳米线晶体管的第四栅极。
第一导体和第二导体是NAND门的不同电输入。
如本文所描述的，该技术的又一方面是一种计算机系统，其适用于处理电路设计的计算机实施表示。本技术的其他方面和优势可以研究以下的附图、详细描述和权利要求书来看出。
附图说明
图1A和图1B示出了用于两输入NAND门的示意性符号和晶体管级示意图。
图2是示出利用使用垂直纳米线的纳米线器件和纳米线互连件实施的两输入NAND门的顶视图的简化布局图。
图2A是可应用于图2至图5的图解。
图3是示出沿着X-X’截取的图2中的两输入NAND门的截面图的布局图。
图4是示出沿着Y-Y’截取的图2中的两输入NAND门的截面图的布局图。
图5是示出沿着Z-Z’截取的图2中的两输入NAND门的截面图的布局图。
图6是示出利用水平和垂直纳米线实施的两输入NAND门的顶视图的简化布局图。
图6A是可应用于图6至图9的图解。
图7是示出沿着X-X’截取的图6中的两输入NAND门的截面图的布局图。
图8是示出沿着Y-Y’截取的图6中的两输入NAND门的截面图的布局图。
图9是示出沿着Z-Z’截取的图6中的两输入NAND门的截面图的布局图。
图10是示出利用垂直纳米线、垂直纳米线互连件和水平n+岛状互连件实施的两输入NAND门的顶视图的简化布局图。
图10A是可应用于图10至图15的图解。
图11是示出沿着Z-Z’截取的图10中的两输入NANG门的截面图的布局图。
图12是示出具有M0和M1互连件的图10的两输入NANG门的顶视图的布局图。
图13是示出沿着X-X’截取的具有n+岛状互连件的图12中的两输入NAND门N-器件的截面图的布局图。
图14是示出沿着Y-Y’截取的具有n+p+互连岛状件的图12中的两输入NAND门的截面图的布局图。
图15是示出沿着Z-Z’截取的具有M0和M1互连件的图10中的两输入NAND门的截面图的布局图。
图16示出了示例性集成电路设计流程的简化表示。
图17A、图17B和图17C是适用于技术的实施例以及技术的电路设计和电路实施例的计算机系统的简化框图。
图18是用于设计用于单元库的纳米线单元的处理的简化流程图。
图19是可实施为如可由图20A-图20C表示的系统执行的逻辑的代表性设计自动化处理的流程图。
具体实施方式
参考附图提供本发明的实施例的详细描述。以下描述通常参考具体的结构实施例和方法。应理解，不用于将本发明限于具体公开的实施例和方法，而是可以使用其他特征、元件、方法和实施例来实践本发明。描述优选实施例是为了示出本发明而不是为了限制由权利要求限定的范围。本领域技术人员将意识到关于以下描述的各种等效变形。各个实施例中的类似元件通常用相同的参考标号来表示。
图1A和图1B示出了可使用本文描述的垂直纳米线结构实施的两输入NAND门的示意性符号和晶体管级示意图。
图1A示出了NAND门200，其具有两个输入A和B以及输出Q。NAND门的逻辑函数为：当两个输入均为逻辑高时，输出为逻辑低，而当至少一个输入为逻辑低时，输出为逻辑高。
图1B示出了用于两输入NAND门230(具有两个输入A和B以及输出Q)的晶体管级示图。实施NAND门的功能单元可以具有所示的具体电路结构。单元库可以包括多于一个的单元，它们实施相同的具体电路结构，区别在于实施电路中的特定晶体管或互连件所使用的纳米线的数量或者电路中的晶体管或互连件的数量。
NAND门包括并联连接的两个PMOS晶体管231和232以及串联连接的两个NMOS晶体管233和234。晶体管包括三个端子：漏极、源极和栅极。输入A连接至PMOS晶体管231的栅极和NMOS晶体管233的栅极。输入B连接至PMOS晶体管232的栅极和NMOS晶体管234的栅极。当晶体管通过栅极上的电压而导通时，电流在漏极和源极之间流动，降低了漏极和源极之间的电压差。PMOS晶体管231和232的源极连接至电源电压(例如，Vdd)，而PMOS晶体管231和232的漏极连接至输出Q。NMOS晶体管233的漏极连接至输出Q，而NMOS晶体管234的源极连接至地电压(例如，Vss)。
如果对应于逻辑低的低电压被施加给输入A或B，则NMOS晶体管233和234中的至少一个截止，使得地电压(例如，Vss)与输出Q断开，同时PMOS晶体管231和232中的至少一个导通，使得电源电压(例如，Vdd)连接至输出Q。从而，响应于低电压施加至输入A和B中的至少一个，输出Q为逻辑高。
图2是示出利用纳米线和使用垂直纳米线的纳米线互连件实施的两输入NAND门的顶视图的简化布局图。图2A是可应用于图2至图5的图解。
两输入NAND门是利用可通过计算机可读电路描述语言指定且用作单元库中的实体的纳米线和纳米线互连件实施的单元的示例。实体可以是电子设计合成中使用的单元库的一部分。例如，单元库中的其他实体可以指定功能单元和宏单元，包括缓冲器、反相器、AND、NAND、OR、NOR、XOR、XNOR、加法器、减法器、乘法器、解码器、触发器、计数器、移位寄存器以及具有更复杂逻辑功能的单元。实体可以指定多个功能单元具有公共的电路结构，并且利用纳米线来实施，并且纳米线互连件可以具有各种驱动强度以及相同逻辑功能的反相和非反相输出。
两输入NAND门可以设置在具有表面的衬底(例如，图3中的410)上。如图2的示例所示，包括相对于衬底表面垂直设置的纳米线的第一集合的晶体管331可以实施两输入NAND门230(例如，图1B)中的PMOS晶体管231，并且包括相对于衬底表面垂直设置的纳米线的第二集合的晶体管332可以实施两输入NAND门130中的PMOS晶体管232。类似地，包括相对于衬底表面垂直设置的纳米线的第三集合的晶体管233可以实施两输入NAND门230中的NMOS晶体管233，并且包括相对于衬底表面垂直设置的纳米线的第四集合的晶体管334可以实施两输入NAND门230中的NMOS晶体管234。
两输入NAND门的布局中的部件包括图案化导体层，其包括第一金属层(金属-0或M0)、第二金属层(金属-1或M1)和第三金属层(金属-2或M2)。金属-0层在金属-1层下方，以及金属-1层在金属-2层下方。纳米线在金属-0层下方，并且用于晶体管的源极区域在纳米线下方。第一栅极导体371和第二栅极导体372与第一金属层和用于纳米线的源极区域之间的纳米线集合相交。尽管示出了三个图案化导体层，但可以使用多于三个的图案化导体层。
用作晶体管中的沟道结构的纳米线集合中的纳米线并联连接在两个端子之间。具体地，晶体管331中的纳米线并联连接在连接至源极区域321和金属-0层中的金属-0PMOS漏极导体341的端子之间，并且晶体管332中的纳米线并联连接在连接至源极区域322和金属-0PMOS漏极导体341的端子之间。金属-1导体(例如，图4中的351)将金属-0PMOS漏极导体341连接至金属-2连接件360。
晶体管333中的纳米线并联连接在连接至源极区域323和金属-0层中的金属-0NMOS漏极导体343的端子之间，并且晶体管334中的纳米线并联连接在连接至源极区域324和金属-0漏极导体344的端子之间。金属-1导体(例如，图3和图4中的353)将金属-0PMOS漏极导体343连接至金属-2导体360。进一步结合图4描述纳米线的并联连接。
在它们相应的两个端子之间，第一栅极导体371与晶体管331中的纳米线的第一集合中的纳米线相交，并且与晶体管333中的纳米线的第三集合中的纳米线相交。第一栅极导体371连接至金属-1连接件373，此处向输入A施加信号。金属-1连接件373可以在晶体管331中的纳米线的第一集合与晶体管333中的纳米线的第三集合之间的第一栅极导体371上的位置处连接至第一栅极导体371。
在它们相应的两个端子之间，第二栅极导体372与晶体管332中的纳米线的第二集合中的纳米线相交，并且与晶体管334中的纳米线的第四集合中的纳米线相交。第二栅极导体372连接至金属-1连接件374，此处向输入B施加信号。金属-1连接件374可以在晶体管332中的纳米线的第二集合与晶体管334中的纳米线的第四集合之间的第二栅极导体372上的位置处连接至第二栅极导体372。进一步结合图4描述第一栅极导体371和第二栅极导体372。
金属-0层中的金属-0导体310连接至金属-1层中的VDD供电导体311，经由纳米线互连件312连接至PMOS晶体管331的源极区域321，并且经由纳米线互连件313连接至PMOS晶体管332的源极区域322。金属-0层中的金属-0导体390连接至金属-1层中的VSS供电导体391，并且经由纳米线互连件392连接至NMOS晶体管334的源极区域324。
尽管对于每个集合示出了三个垂直纳米线，但根据平衡NMOS和PMOS晶体管的需求或者设计规格所要求的晶体管强度，第一、第二、第三和第四集合的纳米线都可以具有与其他集合相同或不同的纳米线的数量。尽管集合中的纳米线被示为在三个纳米线的行中，但纳米线的集合可以包括多行纳米线，并且每一行都可以具有不同数量的纳米线。在其他实施例中，可变宽度的纳米线可用于各种集合的纳米线。
如图2的示例所示，配置为纳米线互连件380的纳米线的集合相对于衬底的表面垂直设置。纳米线的集合并联连接在第一和第二端子之间。第一端子可以是晶体管333的源极区域323和晶体管334的金属-0漏极导体344中的一个，而第二端子可以是源极区域323和金属-0漏极导体344中的另一个。
纳米线互连件380进一步参照图3来描述。纳米线互连件380可以在图1B所示的两输入NAND门230的电路结构中实施NMOS晶体管233和234之间的连接280。
尽管在图2的示例中示出纳米线的一个集合被配置为垂直纳米线互连件，但更多集合的纳米线可以配置为垂直纳米线互连件。例如，配置为第一纳米线互连件的纳米线的第一集合可以相对于衬底的表面垂直设置并且并联连接在第一和第二端子之间，并且配置为第二互连件的纳米线的第二集合可以相对于衬底的表面垂直设置并且并联连接在第三端子和第四端子之间。纳米线的第一集合可以包括第一数量的纳米线，纳米线的第二集合可以包括第二数量的纳米线，并且第二数量可以不同于第一数量。
图3是示出沿着X-X’截取的图2中的两输入NAND门的截面的示图。两输入NAND门中的元件被示为设置在衬底(例如，410)上的绝缘层(例如，420)上。元件之间的区域填充有诸如氧化硅、氮化硅、低k介电质(具有小于二氧化硅的相对磁导率，或者小于3.9，例如SiOC)的介电材料，或者填充有材料的组合。
晶体管333中的纳米线并联连接在连接至源极区域323和金属-0层中的金属-0NMOS漏极导体343的端子之间。金属-1导体(例如，353)通过过孔1和过孔0将金属-0PMOS漏极导体343连接至金属-2连接件360。晶体管334中的纳米线并联连接在连接至源极区域324和金属-0漏极导体344的端子之间。
晶体管333中的纳米线通过绝缘材料(例如，333a)来防护，诸如二氧化硅或高k绝缘材料(具有大于二氧化硅的相对磁导率，或者大于3.9)。第一栅极导体371与源极区域323和金属-0NMOS漏极导体343之间的晶体管333中的纳米线相交。晶体管334中的纳米线由绝缘材料(例如，334a)防护，诸如高k绝缘材料。第二栅极导体372与源极区域324和金属-0NMOS漏极导体344之间的晶体管334中的纳米线相交。
图4是示出沿着Y-Y’截取的图2中的两输入NAND门的截面图的示图。两输入NAND门中的元件被示为设置在衬底(例如，410)上的绝缘层(例如，420)上。元件之间的区域填充有诸如氧化物(SiO2)、氮化物(SiN)或低k介电质(SiOC)的介电材料。
晶体管331中的纳米线并联连接在连接至源极区域321和金属-0层中的金属-0NMOS漏极导体341的端子之间。金属-1导体(例如，351)通过过孔1和过孔0将金属-0PMOS漏极导体341连接至金属-2导体360。晶体管331中的纳米线由诸如高k绝缘材料的绝缘材料(例如，331a)防护。第一栅极导体371与源极区域321和金属-0NMOS漏极导体341之间的晶体管331中的纳米线相交。
晶体管333中的纳米线并联连接在连接至源极区域323和金属-0层中的金属-0NMOS漏极导体343的端子之间。金属-1导体(例如，353)通过过孔1和过孔0将金属-0PMOS漏极导体343连接至金属-2导体360。晶体管333中的纳米线通过诸如高k绝缘材料的绝缘材料(例如，333a)防护。第一栅极导体371与源极区域323和金属-0NMOS漏极导体343之间的晶体管333中的纳米线相交。
第一栅极导体371连接至金属-1连接件373，此处为输入A施加信号。第一栅极导体371通过过孔431连接至金属-1连接件373。
金属-0层中的金属-0导体310连接至金属-1层中的VDD供电导体311，并且经由纳米线互连件312连接至PMOS晶体管331的源极区域321。金属-0层中的金属-0导体390连接至金属-1层中的VSS供电导体391，并且经由纳米线互连件392(未示出)连接至NMOS晶体管334的源极区域324。
图5是示出沿着Z-Z’截取的图2中的两输入NAND门的截面图的示图。两输入NAND门中的元件被示为设置在衬底(例如，410)上的绝缘层(例如，420)上。元件之间的区域填充有诸如氧化物(SiO2)、氮化物(SiN)或低k介电质(SiOC)的介电材料。
结合图4描述金属-1层中的VDD供电导体311以及金属-1层中的VSS供电导体391。
被配置为纳米线互连件380的纳米线的集合相对于衬底的表面垂直设置。纳米线的集合并联连接在晶体管333的源极区域323与晶体管334的金属-0NMOS漏极导体344之间。
输出Q连接至金属-0层中的金属-0PMOS漏极导体341，其又连接至晶体管331中的纳米线(图13)。输入A连接至金属-1连接件373(图13)，其又连接至第一栅极导体371。
图6是示出利用水平和垂直纳米线实施的两输入NAND门的顶视图的简化布局图。图15A是可应用于图6至图9的图解。图6至图9中的类似元件通常利用图2至图5中的类似参考符号表示。
在图2至图5中描述的图6至图9中的类似元件包括衬底(例如，810)、并联连接为晶体管的纳米线的集合(例如，331-334)、并联连接为纳米线互连件的纳米线的集合(例如，380)、金属层(例如，M0、M1、M2)以及金属层中的各个导体、用于晶体管的源极区域、与纳米线的集合相交的栅极导体(例如，371、372)、输入A和B、输出Q、VDD供电导体(例如，311)和VSS供电导体(例如，391)。关于类似元件的描述在图6至图9中不再重复。
纳米线的第一集合可以配置为相对于衬底的表面水平设置的互连件，并且并联连接在第一端子和第二端子之间。纳米线的第二集合可以配置为相对于衬底的表面水平设置的互连件，并且并联连接在第三端子和第四端子之间。纳米线的第一集合包括第一数量的纳米线，纳米线的第二集合包括第二数量的纳米线，并且第二数量可以不同于第一数量。纳米线的集合可以具有一个或多个纳米线。
如图6的示例所示，水平纳米线被配置为连接至两输入NAND门中的晶体管的纳米线集合中的纳米线的漏极端或源极端。具体地，水平纳米线互连件721、722和724被配置为连接至晶体管331、332和334中的纳米线的源极端。水平纳米线互连件723a、723b和723c被配置为连接至晶体管333的纳米线集合中的纳米线的源极端。
金属-0导体310连接至金属-1层中的VDD供电导体311，经由垂直纳米线互连件312(在晶体管331的纳米线下方，参见图8)连接至用于PMOS晶体管331的源极的水平纳米线互连件721，并且经由垂直纳米线互连件313连接至用于PMOS晶体管332的源极的水平纳米线互连件722(在晶体管332的纳米线下方)。金属-0层中的金属-0导体390连接至金属-1层中的VSS供电导体391，并且经由垂直纳米线互连件392连接至用于NMOS晶体管334的源极的纳米线互连件724。
晶体管中的纳米线的集合并联连接在两个端子之间。具体地，晶体管331中的纳米线并联连接在连接至纳米线互连件721和金属-0层中的金属-0PMOS漏极导体341的端子之间，并且晶体管332中的纳米线并联连接在连接至纳米线互连件722和金属-0PMOS漏极导体341的端子之间。
晶体管333中的纳米线并联连接在连接至包括纳米线723a、723b和723c的纳米线互连件以及金属-0层中的金属-0NMOS漏极导体343的端子之间。晶体管334中的纳米线并联连接在连接至纳米线互连件724和金属-0漏极导体344的端子之间。
图7是示出沿着X-X’截取的图6中的两输入NAND门的截面图的示图。晶体管333中的纳米线并联连接在连接至用于晶体管333的源极的纳米线互连件723c以及金属-0层中的金属-0NMOS漏极导体343的端子之间。晶体管334中的纳米线并联连接在连接至用于晶体管334的源极的纳米线互连件724以及金属-0漏极导体334的端子之间。纳米线互连件380中的垂直纳米线并联连接在用于晶体管333的源极的纳米线互连件723c与晶体管334的金属-0NMOS漏极导体344之间。
图8是沿着Y-Y’截取的图6中的两输入NAND门的截面图的布局图。晶体管331中的纳米线并联连接在连接至用于晶体管331的源极的纳米线互连件721以及金属-0层中的金属-0PMOS漏极导体341的端子之间。晶体管333中的纳米线并联连接在连接至纳米线互连件(包括用于晶体管333的源极的纳米线723a、723b和723c)和金属-0层中的金属-0NMOS漏极导体343的端子之间。
图9是示出沿着Z-Z’截取的图6中的两输入NAND门的截面图的布局图。配置为纳米线互连件380的纳米线的集合相对于衬底的表面垂直设置。纳米线的集合并联连接在用于晶体管333的源极的纳米线723a、723b和723c与晶体管334的金属-0NMOS漏极导体344之间。
图10是示出利用垂直纳米线以及使用垂直纳米线和N+岛状件实施的两输入NAND门的顶视图的简化布局图。图10A是可应用于图10至图13的图解。
在该实施方式中，包括相对于衬底表面垂直设置的纳米线的第一集合的两输入NAND门晶体管1010可以在两输入NAND门230(图1B)中实施PMOS晶体管231，并且包括相对于衬底表面垂直设置的纳米线的第二集合的晶体管1011可以在两输入NAND门230中实施PMOS晶体管232。类似地，包括相对于衬底表面垂直设置的纳米线的第三集合的晶体管1012可以实施两输入NAND门230中的NMOS晶体管233，并且包括相对于衬底表面垂直设置的纳米线的第四集合的晶体管1013可以实施两输入NAND门230中的NMOS晶体管234。N晶体管1012的源极通过N+岛状件1014连接至晶体管1013的漏极。P晶体管1010和1011的源极也通过公共P+SOI(绝缘体上半导体)岛状件1019连接。
两输入NAND门的布局中的部件包括图案化导体层，其包括第一金属层(金属-0或M0)以及栅极导体1023和1025。纳米线位于金属-0层下方，并且用于晶体管的源极或漏极区域位于纳米线下方。第一栅极导体1023和第二栅极导体1025与第一金属层与纳米线的源极/漏极区域之间的纳米线的集合相交。尽管示出了两个图案化导体层，但可以利用多于两个的图案化导体层。
用作晶体管中的沟道结构的纳米线集合中的纳米线并联连接在两个端子之间。具体地，晶体管1010中的纳米线并联连接在连接至源极区域1019和金属-0层中的金属-0PMOS漏极导体1016的端子之间，并且晶体管1011中的纳米线并联连接在连接至源极区域1019和金属-0PMOS漏极导体1016的端子之间。
晶体管1012中的纳米线并联连接在连接至N+SOI岛状件1014和金属-0层中的金属-0NMOS漏极导体1016的端子之间，并且晶体管1013中的纳米线并联连接在连接至N+岛状件1014和金属-0源极导体1015的端子之间。在该结构中，晶体管1012的源极和晶体管1013的漏极由此通过N+岛状件1014连接。
在它们相应的两个端子之间，第一栅极导体1023与晶体管1010中的纳米线的第一集合中的纳米线相交，并且与晶体管1012中的纳米线的第三集合中的纳米线相交。第一栅极导体1023连接至输入A1017。
金属-0层中的金属-0导体1022连接至金属-1层中的VDD供电导体，经由纳米线互连件1020连接至PMOS晶体管1010的源极区域1019，并且经由纳米线互连件1021连接至PMOS晶体管1011的源极区域1019。金属-0层中的金属-0导体1015连接至金属-1层中的VSS供电导体，并且连接至NMOS晶体管1013的源极。
图11是示出沿着Z-Z’截取的两输入NAND门的截面图的布局图。对于PMOS晶体管1010和1011的两个集合，p+源极区1019是晶体管的公共源极连接。p+区域进一步通过图10的垂直纳米线1020连接至顶部vdd连接件1022。n+岛状件1014使得晶体管1012的源极串联连接至晶体管1013的漏极，消除了经典2输入NAND实施的图2所示垂直纳米线互连件380的添加列的需求。如在图13中进一步描述的，vss连接件1115连接至晶体管1013的源极。
图12是示出了2输入NAND逻辑单元的可选设计的简化布局图，其与图10所示的布局相比多使用一个金属层(金属-1或M1)。如果采用所谓的“1D”互连方案，则附加金属层是必须的，其中M0在南北方向上定向(即，从Vdd电源总线朝向Vss地总线)，并且M1在东西方向上定向(即，垂直于M0方向)。在光刻和图案化方案中，“1D”互连更容易实施，因此其可以更容易制造。如图12的示例所示，金属-0导体1022连接至金属-1层中的VDD供电导体，分别连接至用于PMOS晶体管1010和1011的源极的垂直纳米线互连件1020和1021。金属-0层中的金属-0导体1015连接至金属-1层中的VSS供电导体1222以及NMOS晶体管1013的源极。栅极1230通过金属-0接触并且在金属-1连接件1017处产生。类似地，如图14进一步所示，栅极1240通过金属-0接触件在金属-1处连接至连接件1018B。具有连接件Q的金属-1导体1221通过金属-0区域1016和1220连接P晶体管1010和1011的两个漏极以及N晶体管1012的漏极。
图13是示出沿着X-X’截取的具有n+岛状互连件的图12的两输入NAND门N-器件的截面图的布局图。n+岛状件1014允许其源极通过金属-0(图12的1015)连接至VSS的栅极B1018的N晶体管1013的漏极直接连接至具有栅极A(图12的1017)的N晶体管1012的源极的串联连接，并且漏极连接至节点Q(图12的1024)而不需要图2和图3的情况中的垂直纳米线互连件。
图14是示出沿着Y-Y’截取的具有n+和p+互连岛状件的图12中的两输入NAND门的截面图的布局图。该截面图示出了公共栅极A金属-1连接件1017通过过孔-0和金属-0与P晶体管1010和N晶体管1012的公共栅极的连接方式。
图15是示出沿着Z-Z’截取的具有M0和M1互连件的图10中的两输入NAND门的截面图的布局图。其示出了连接图10的P晶体管1010和1011的源极的p+源极1019以及将N晶体管1012的源极连接至N晶体管1013的漏极的n+岛状件1014。图15示出了通过过孔-0 1510连接至p+源极垂直纳米线连接件的金属-0的金属-1VDD 1022。其类似地示出了通过过孔-01511连接至P晶体管1010和1011以及N晶体管1012的金属-0公共漏极。金属-1连接件VSS1115通过金属-0 1015和过孔-0 1512连接至N晶体管1013的源极。
图16示出了示意性集成电路设计流程的简化表示。与本文的所有流程图一样，将理解，图16中的许多步骤可以组合、并列执行或者以不同的序列执行，而不影响所实现的功能。在一些情况下，仅在进行特定的其他改变的情况下，步骤的再配置也将实现相同的结果，而在其他情况下，仅在满足特定条件的情况下，步骤的再配置将实现相同的结果。
在高层级处，图16的处理开始于产品方案(块100)，并且在EDA(电子设计自动化)软件设计处理中实现(块110)。当完成设计时，发生制造处理(块150)以及封装和组装处理(块160)，最终得到完成的集成电路芯片(结果170)。
EDA软件设计处理(块110)实际上由多个步骤112-130组成，为了简化以线性方式示出。在实际的集成电路设计处理中，特定的设计可能必须返回到步骤直到通过特定测试。类似地，在任何实际的设计处理中，这些步骤可以不同的顺序和组合发生。因此，通过环境和一般的说明而非具体或推荐的特定集成电路的设计流程来提供描述。
现在将提供EDA软件设计处理(块110)的组成步骤的简要描述。
系统设计(块112)：设计者描述他们想要实施的功能；它们可以执行假设(what-if)计划以改善功能；检查成本等。硬件-软件架构选择可以发生在该阶段。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Model Architect、Saber、SystemStudio和产品。
逻辑设计和功能验证(块114)：在该阶段，用于系统中的模块的高级描述语言(HDL)代码(诸如VHDL或Verilog代码)被写入并且检查设计的功能精度。更具体地，检查设计以确保其响应于特定的输入刺激产生正确的输出。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括VCS、VERA、Magellan、Formality、ESP和LEDA产品。
用于测试的合成和设计(块116)：这里，VHDL/Verilog被翻译为网表。可以针对目标技术优化网表。此外，发生测试的设计和实施允许检查完成的芯片。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Design Physical Compiler、Test Compiler、Power Complier、FPGA Compiler、TetraMAX和产品。可以在该阶段发生下文描述的端对端finFET块的使用的设计优化。
网表验证(块118)：在该步骤中，检查网表是否符合定时约束以及是否与VHDL/Verilog源代码一致。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Formality、PrimeTime和VCS产品。
设计计划(块120)：这里，针对定时和顶层布线构造和分析用于芯片的总体平面图。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Astro和ICCompiler产品。可以在该阶段发生基于纳米线的功能单元选择、布局和优化。
物理实施(块122)：在该步骤中发生布局(电路元件的定位)和布线(电路元件的连接)。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括AstroRail、Primetime和Star RC/XT产品。例如使用本文所述的基于纳米线单元布局和结构的纳米线功能单元，可以在该阶段实施或优化基于纳米线的功能单元布局、映射和互连布置。
分析和提取(块124)：在该步骤中，在晶体管级处验证电路功能；这又允许假设改善。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Custom Designer、AstroRail、PrimeRail、Primetime和Star RC/XT产品。
物理验证(块126)：在该阶段，执行各种验证功能以确保针对制造、电问题、光刻问题和电路的正确性。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Hercules产品。
下线(块127)：该阶段提供“下线”数据，用于制造用于光刻使用的掩模来制造完成的芯片。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括CATS(R)系的产品。
分辨率增强(块128)：该阶段涉及布线的几何操作以改进设计的制造性。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括Proteus/Progen、ProteusAF和PSMGen产品。
掩模制备(块130)：该阶段包括掩模数据制备和掩模本身的写入。可用于该步骤的来自Synopsys有限公司的示例性EDA软件产品包括CATS(R)系的产品。
本文描述的基于纳米线单元和基于块的技术的实施例可在上述一个或多个阶段期间使用，例如包括阶段116至122和130中的一个或多个。此外，纳米线单元和块技术提供了能够实施工程更改指令EOC的灵活性，包括设计验证阶段期间的功能单元大小的修改。
图17A、图17B和图17C是适用于技术实施例以及技术的电路设计和电路实施例使用的计算机系统的简化框图。计算机系统2010通常包括至少一个处理器2014，其经由总线子系统2012与多个外围设备通信。这些外围设备可以包括存储子系统2024(包括存储子系统2026和文件存储子系统2028)、用户接口输入设备2022、用户接口输出设备2020和网络接口子系统2016。输入和输出设备允许用户与计算机系统2010交互。网络接口子系统2016提供网络外的接口(包括针对通信网络2018的接口)，并且经由通信网络2018耦合至其他计算机系统中的对应接口设备。通信网络2018可以包括许多互连计算机系统和通信链接。这些通信链接可以是有线链接、光学链接、无线链接或者用于信息通信的任何其他机制。虽然在一个实施例中通信网络2018是因特网，但通信网络2018可以是任何适当的计算机网络。
用户接口输入设备2022可以包括键盘、指向设备(诸如鼠标、跟踪球、触摸盘或图形表)、扫描仪、结合到显示器中的触摸屏、音频输入设备(诸如声音识别系统、麦克风)和其他类型的输入设备。通常，术语“输入设备”的使用用于包括用于在计算机系统2010中或通信网络2018上输入信息的所有可能类型的设备和方式。
用户接口输出设备2020可以包括显示子系统、打印机、传真机或者非视觉显示器(诸如音频输出设备)。显示子系统可以包括阴极射线管(CRT)、平板设备(诸如液晶显示器(LCD))、投影设备或者用于创建可视图像的一些其他机制。显示子系统还可以提供非视觉显示器，诸如经由音频输出设备。通常，术语“输出设备”的使用用于包括从计算机系统2010向用户或者向其他机器或计算机系统输出信息的所有可能类型的设备和方式。
存储子系统2024存储提供本文所述的一些或所有EDA工具的功能的基础编程和数据结构，包括至少一个功能单元指定利用本文描述的垂直和/或水平纳米线的并行集合的电路实施方式的纳米线单元库，以及应用于开发用于库的功能单元以及使用库的物理和逻辑设计的工具。这些软件模块通常由处理器2014来执行。
存储子系统2026通常包括多个存储器，包括用于存储程序执行期间的指令和数据的主随机存取存储器(RAM)2030以及存储固定指令的只读存储器(ROM)2032。文件存储子系统2028提供用于程序和数据文件的持久存储器，并且可以包括硬盘驱动器、与相关的可移动介质一起的软盘驱动器、CD-ROM驱动器、光学驱动器或者可移除介质盒。实施特定实施例的功能的数据库和模块可以由文件存储子系统2028来存储。
总线子系统2012提供了用于使计算机系统2010的各种部件和子系统根据需要相互通信的机制。尽管总线子系统2012被示意性示为单个总线，但总线子系统的可选实施例可以使用多个总线。
计算机系统2010本身可以是各种类型，包括个人计算机、便携式计算机、工作站、计算机端子、网络计算机、电视机、大型机或者任何其他数据处理系统或用户设备。由于计算机和网络的常变特性，图17A中所示的计算机系统2010的描述仅用作示出优选实施例的目的的具体示例。计算机系统2010的许多其他结构也是可以的，其具有比图17A所示计算机系统更多或更少的部件。
图17B示出了与文件存储子系统2028和/或网络接口子系统2016相关联的诸如非暂态、计算机可读数据存储介质的存储器2040，并且可以包括指定电路设计的数据结构，包括来自纳米线单元库的功能单元或者下文详细描述的其他基于纳米线单元的或基于块的功能单元。在其他实施例中，存储器2040存储功能单元库，其包括使用灵活的纳米线结构实施的功能单元。存储器2040可以是硬盘、软盘、CD-ROM、光学介质、可移除介质盒或者以易失性或非易失性形式存储计算机可读数据的其他介质。存储器2040被示为存储电路设计2080，例如包括实施功能单元或宏单元的电路的几何特征的描述，其包括利用本文描述的纳米线技术创建的一个或多个纳米线块功能单元。
图17C是表示利用所述技术创建的集成电路2090的块，其包括一个或多个纳米线功能单元和/或从纳米线单元库中选择的功能单元。
图18是用于设计用于单元库的纳米线单元的处理的简化流程图。例如，可以通过由单元设计者用于创建单元库的交互式软件工具来执行该方法。步骤的顺序可以根据具体设计来修改。根据简化流程图，选择包括在单元库中的基础功能单元(2100)。这种基础单元可以是上述反相器、触发器、逻辑门、逻辑块或其他单元结构。基础单元可以由类似于图3A-图3B或图4A-图4B的结构组成，其中，在根据目标制造处理或目标制造处理可用的参数集合内，p沟道纳米线的行的数量、p沟道纳米线的层的数量、n沟道纳米线的行的数量以及n沟道纳米线的层的数量是可选择参数。在其他示例中，用户可以指定单元特性，诸如导通状态的晶体管的导电率或者单元的驱动能力。设计工具可以使用用户指定特性来确定单元特征，包括p沟道纳米线的行和层的数量以及n沟道纳米线的行和层的数量。用户输入可以指定或提供用于确定其他特征的输入，例如包括栅极尺寸以及与单元中的对象的形状和位置相关的特征(例如，单元边界、供电导体的位置和宽度、栅极、有源区)等(2101)。然后，图案化栅极导体层被指定，以在覆盖将用于单元中的晶体管的纳米线的集合的行中形成栅极(2102)。然后，图案化导体层被指定，以建立适当的互连，优选包括具有以列布置的导体的层以及具有以行布置的导体的层(2103)。多个图案化导体层包括供电导体。然后，指定层间连接，以在一个或多个图案化导体层中的纳米线、栅极导体、纳米线互连件和导体之间定位连接(2104)。在该方法中产生的规格包括以GDS II格式数据库文件实施的布局文件，表示元件和纳米线形状或者其他计算机可读格式的指定几何形状。然后，指定的单元被存储在单元库中来用于集成电路设计(2105)。可以重复处理以生成包括实施不同功能和性能规格的大量单元的单元库。此外，可以实施单元库，其中，多个实体指定公共电路结构的实施，诸如图1B所示的NAND门电路。指定使用纳米线的公共NAND门电路的每个实体在用于特定晶体管或者用于特定互连件的纳米线的数量方面可以不同。例如，图1B的电路结构中的具体晶体管633可以在单元库中的一个实体中具有九个纳米线的集合，并且在单元库中的另一实体中具有10个纳米线的集合。
图19是可实施为由如图17A、图17B和图17C的系统执行的逻辑的代表性设计自动化处理的流程图，包括具有使用本文描述的至少一个纳米线单元实施的单元的纳米线单元库。根据该处理的第一步骤，在数据处理系统中遍历限定电路描述(诸如网表)的数据结构(2200)。通过数据处理系统访问存储在与数据处理系统耦合的数据库或其他计算机可读介质中的单元库(其包括本文所述的纳米线单元)，并且用于使库中的单元与电路描述的元件匹配(2201)。然后，针对集成电路布置布局和布线所匹配的单元(2202)。接下来，执行设计验证和测试(2203)。最后，可以修改纳米线单元以优化用于电路的定时或电源规格(2204)。纳米线单元的修改可以包括导致图案化导体层中以及层间连接件的图案中的导体的改变的掩模改变，从而改变用于特定晶体管的纳米线的数量。可以在一些情况下完成这些改变而不改变被单元占用的集成电路上的面积。
上文描述的纳米线单元架构可用于创建灵活库，其包括满足不同功能规格的多个纳米线单元。
通常，纳米线单元灵活库的创建使用本文描述的纳米线架构来实现。在这种库中，标准单元可以由“软宏”组成，其可以利用关于用于实施的纳米线和它们下方的元件的精确位置或精确数量的一些灵活性来构成。不同于平面CMOS结构(其中，用于单元的修改或调整的粒度是整个晶体管)，在本文描述的纳米线单元架构中，粒度可以是单个纳米线。
单元库可以包括多个纳米线单元功能单元，其开发单元中的可用纳米线选项的子集，为不改变布局面积的优化过程留下空间。
以下表格提供了组织具有多个实体的功能单元库的表示。在表格中示出了可包括在实体中的一些信息。
在由上述表格表示的功能单元库中，具有包括NAND-1和NAND-1的NAND单元的实体的集合。指定NAND单元的实体集合中的实体可以指定用于NAND单元的共同电路结构的功能电路。指定具有共同电路结构的功能电路的集合中的实体指定以相同方式互连的相同数量的晶体管的实施。实体与本文所述不同的可以是用于特定晶体管的并行纳米线的数量。因此，对于实体NAND-1，指定的n沟道晶体管T1具有沟道，其包括在3层的每层3个堆叠件中布置的9个并行纳米线的集合。指定的p沟道晶体管T2具有沟道，其包括在3层的每层4个堆叠件中布置的12个并行纳米线的集合。指定的n沟道晶体管T3具有沟道，其包括在3层的每层2个堆叠件中的布置的6个并行纳米线。对于实体NAND-2，指定的n沟道晶体管T1具有沟道，其包括在5层的每层2个堆叠件中布置的10个并行纳米线的集合。指定的p沟道晶体管T2具有沟道，其包括在6层的每层2个堆叠件中布置的12个并行纳米线的集合。指定的n沟道晶体管T3具有沟道，其包括在2层的每层4个堆叠件中的布置的8个并行纳米线，并且4个堆叠件中的一个中的纳米线由宽度大于其高度两倍(“2X宽度”)的纳米线组成。用于特定功能单元的实体集合中的实体与特定晶体管的沟道的不同可以为并行纳米线的数量。可选地，仅在用于该单元内的特定互连件的并行纳米线的数量中，用于特定功能单元的实体集合中的实体可以不同。
由表格表示的单元库还包括指定NOR单元的实体的集合以及指定缓冲器的实体的集合。NOR单元的集合中的实体共同具有相同的电路结构，其中差别在于用于单元内的各个部件的并行纳米线的数量。类似地，缓冲器单元的集合中的实体共同具有相同的电路结构，差别在于用于单元内的各个部件的并行纳米线的数量。
单元库还包括指定SRAM宏单元的实体，其中宏单元由多个单位单元和单位单元之间的连接组成。对于SRAM宏单元，单位单元可以是6晶体管存储元件。用于单位单元内的各个晶体管的纳米线的数量可以针对优化单位单元的性能的目的来调整。SRAM宏单元可以在用于单位单元之间的连接的位线的形式方面不同。因此，SRAM阵列宏单元(ARRAYMACROCELL)1可以指定与水平纳米线晶体管互连的图案化金属层以用作位线。SRAM阵列宏单元(ARRAY MACROCELL)2可以指定包括互连单位单元的纳米线的水平集合，其又包括具有由并行垂直纳米线组成的沟道的晶体管。
可以根据由用户提供的性能规格来选择单元库中的实体，以满足电路设计的元素，诸如网表。
由实体提供的规格可以限定单元和宏单元的部件的几何。此外，实体可以限定或用于限定用于每个单元或宏单元以及用于结合单元或宏单元的电路的光刻掩模层。然后，规格可用于产生用于制造处理的掩模的集合，实施针对电路设计所选择的单元或宏单元或者实施结合单元或宏单元的电路。
虽然通过上文详述的优选实施例和示例公开了本发明，但应该理解，这些示例是用于说明性的而非限制的目的。本领域技术人员可以预期修改和组合，并且修改和组合将包括在本发明的精神和随附权利要求书的范围内。

Claims (20)

1.一种计算机系统，适用于处理电路设计的计算机实施表示，包括：
处理器和耦合至所述处理器的存储器，所述存储器存储指定电路的物理实施的结构特征的处理器可读参数，所述电路包括：
多个纳米线晶体管；以及
纳米线互连件，
其中所述多个纳米线晶体管中的至少两个纳米线晶体管经由至少所述纳米线互连件电串联。
2.根据权利要求1所述的计算机系统，其中所述至少两个晶体管相对于衬底垂直定向，并且进一步包括：
导体，电连接所述至少两个晶体管中的第一晶体管的源极端和所述至少两个晶体管中的第二晶体管的漏极端。
3.根据权利要求2所述的计算机系统，其中所述第一晶体管和所述第二晶体管是相同导电类型。
4.根据权利要求1所述的计算机系统，其中所述纳米线互连件具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型。
5.根据权利要求1所述的计算机系统，其中所述至少两个纳米线晶体管包括均为n型晶体管的第一垂直纳米线晶体管和第二垂直纳米线晶体管，并且所述纳米线互连件是第一垂直纳米线，所述第一垂直纳米线电连接所述第一垂直纳米线晶体管的第一漏极和所述第二垂直纳米线晶体管的第一源极。
6.一种计算机程序产品，包括：
存储设备，其上存储有单元的计算机可读规格，所述单元的规格包括指定电路的物理实施的结构特征的计算机可读参数，所述电路包括：
多个纳米线晶体管；以及
纳米线互连件，
其中所述多个纳米线晶体管中的至少两个纳米线晶体管经由至少所述纳米线互连件电串联。
7.根据权利要求6所述的计算机程序产品，其中所述至少两个晶体管相对于衬底垂直定向，并且进一步包括：
导体，电连接所述至少两个纳米线晶体管中的第一晶体管的源极端和所述至少两个纳米线晶体管中的第二纳米线晶体管的漏极端。
8.根据权利要求7所述的计算机程序产品，其中所述第一晶体管和所述第二晶体管是相同导电类型。
9.根据权利要求6所述的计算机程序产品，其中所述纳米线互连件具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型。
10.根据权利要求6所述的计算机程序产品，其中所述至少两个纳米线晶体管包括均为n型晶体管的第一垂直纳米线晶体管和第二垂直纳米线晶体管，并且所述纳米线互连件是第一垂直纳米线，所述第一垂直纳米线电连接所述第一垂直纳米线晶体管的第一漏极和所述第二垂直纳米线晶体管的第一源极。
11.一种计算机程序产品，包括：
存储设备，其上存储有单元的机器可读规格，所述单元的规格包括指定电路的物理实施的结构特征的计算机可读参数，所述电路包括：
电路单元的阵列，所述电路单元包括多个纳米线晶体管和垂直纳米线互连件，
其中所述多个纳米线晶体管包括：
第一垂直纳米线晶体管，包括处于第一中间高度的第一栅极，在处于第一源极高度的第一源极与处于第一漏极高度的第一漏极之间；
第二垂直纳米线晶体管，包括处于第二中间高度的第二栅极，在处于第二源极高度的第二源极与处于第二漏极高度的第二漏极之间；
其中所述垂直纳米线互连件穿过所述第一垂直纳米线晶体管的所述第一中间高度，并且穿过所述第二垂直纳米线晶体管的所述第二中间高度，以串联地电耦合所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管。
12.根据权利要求11所述的计算机程序产品，其中所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是相同导电类型。
13.根据权利要求11所述的计算机程序产品，其中所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是相同导电类型，并且所述垂直纳米线互连件具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型。
14.根据权利要求11所述的计算机程序产品，其中所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是n型晶体管，并且所述第一垂直纳米线电连接所述第一垂直纳米线晶体管的第一漏极与所述第二垂直纳米线晶体管的第一源极。
15.根据权利要求11所述的计算机程序产品，其中所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是相同导电类型，并且
其中所述电路还包括：
第三垂直纳米线晶体管和第四垂直纳米线晶体管，具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型；
第一导体，电连接所述第一垂直纳米线晶体管的第一栅极与所述第三垂直纳米线晶体管的第三栅极；以及
第二导体，电连接所述第二垂直纳米线晶体管的第二栅极与所述第四垂直纳米线晶体管的第四栅极，
其中所述第一导体和所述第二导体是NAND门的不同电输入。
16.一种计算机系统，适用于处理电路设计的计算机实施表示，包括：
处理器和耦合至所述处理器的存储器，所述存储器存储指定电路的物理实施的结构特征的处理器可读参数，所述电路包括：
电路单元的阵列，所述电路单元包括多个纳米线晶体管和垂直纳米线互连件，
其中所述多个纳米线晶体管包括：
第一垂直纳米线晶体管，包括处于第一中间高度的第一栅极，在处于第一源极高度的第一源极与处于第一漏极高度的第一漏极之间；以及
第二垂直纳米线晶体管，包括处于第二中间高度的第二栅极，在处于第二源极高度的第二源极与处于第二漏极高度的第二漏极之间，
其中所述垂直纳米线互连件穿过所述第一垂直纳米线晶体管的所述第一中间高度，并且穿过所述第二垂直纳米线晶体管的所述第二中间高度，以串联地电耦合所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管。
17.根据权利要求16所述的计算机系统，其中所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是相同导电类型。
18.根据权利要求16所述的计算机系统，其中所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是相同导电类型，并且所述垂直纳米线互连件具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型。
19.根据权利要求16所述的计算机系统，其中所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是n型晶体管，并且所述第一垂直纳米线电连接所述第一垂直纳米线晶体管的第一漏极与所述第二垂直纳米线晶体管的第一源极。
20.根据权利要求16所述的计算机系统，其中所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管是相同导电类型，
其中所述电路还包括：
第三垂直纳米线晶体管和第四垂直纳米线晶体管，具有与所述第一垂直纳米线晶体管和所述第二垂直纳米线晶体管相反的导电类型；
第一导体，电连接所述第一垂直纳米线晶体管的第一栅极与所述第三垂直纳米线晶体管的第三栅极；以及
第二导体，电连接所述第二垂直纳米线晶体管的第二栅极与所述第四垂直纳米线晶体管的第四栅极，
其中所述第一导体和所述第二导体是NAND门的不同电输入。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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