TWI570586B - 用於包括奈米線及２ｄ材料條之積體電路元件的設計工具 - Google Patents

用於包括奈米線及２ｄ材料條之積體電路元件的設計工具 Download PDF

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Description

用於包括奈米線及2D材料條之積體電路元件的設計工具
本發明係關於積體電路裝置、單元庫、單元架構及用於積體電路裝置的電子設計自動化工具。
在設計積體電路時，通常使用標準的單元庫。設計由胞庫中的登錄所指定的單元之處理是密集的，其中，藉由調整單元的組件之材料、幾何形狀及尺寸而在例如單元的尺寸、單元的驅動功率、及單元速度等等變數之間妥協。將單元設計成在單元庫中被指定之程序通常是勞力密集的，需要高度技巧的設計者以人工方式設計及精緻化單元的設計。
finFET(鰭式場效電晶體)的開發提供設計者增加的彈性，可應用於特定胞的變異之有效率設計。因此，某些功能庫是根據finFET。finFET(鰭式場效電晶體)以具有柵結構的區結構實施，其中，在基底上，於第一方向上， 以窄間距平行地佈置鰭部，以及，閘極設置在正交方向上，越過鰭部。使用互補的n通道及p通道電晶體集合以形成個別的功能單元，這些電晶體在鰭部中具有它們的源極、汲極及通道。藉由增加或降低平行地作為用於給定的電晶體之通道結構的相同鰭部之數目，可以調整利用finFET的單元中的個別電晶體之驅動功率及其它特徵。這在開發單元庫時可以提供一定的設計粒度。但是，很多電路參數從電路結構的微調而得利。為了微調finFET型電路，需要鰭部或其它結構複雜地重配置。
下述文獻說明奈米線及2D材料領域的發展，且於此一併列入參考：Van der Waals Heterostructures, A. K. Geim et al., 25 July 2013 | VOL 499 | NATURE | 419-425; Vertically Integrated Nanowire Field Effect Transistors, Josh Goldberger et al., Department of Chemistry, University of California, Berkeley, and Materials Science Division, Lawrence Berkeley National Laboratory; Silicon Vertically Integrated Nanowire Field Effect Transistors, Josh Goldberger et al., Nano Letters, 2006 Vol. 6, No. 5 973-977; Controlled Growth of Si Nanowire Arrays for Device Integration, Allon I. Hochbaum et al., Nano Letters, 2005 Vol. 5, No. 3 457-460; Modeling of Stress-retarded Orientation-dependent Oxidation: Shape Engineering of Silicon Nanowire Channels, F.-J ma et al., 97-4244-5640-6/09 ©2009 IEEE, IEDM09-517-520, 21.5.1-21.5.4; Energy Efficiency Comparison of Nanowire Heterojunction TFET and Si MOSFET at Lg=13nm, Including P-TFET and Variation Considerations, Uygar E. Avci et al., 978-1-4799-2306-9/13 ©2013 IEEE, IEDM13-830-833, 33.4.1-33.3.4; US Patent Application Publication No. 2014/0015135, Pub. Date Jan. 16, 2014, titled Self-Aligned Via Interconnect Using Relaxed Patterning Exposure, Michael L. Rieger et al.; Novel integration process and performances analysis of Low STandby Power (LSTP)
3D Multi-Channel CMOSFET (MCFET) on SOI with Metal / High-K Gate stack, E. Bernard et al., 978-1-4244-1805-3/08 © 2008,16-17.
需要提供適用於單元庫的單元實施之單元設計架構，而能提供電路參數更精細的變化並降低設計時間及設計努力。
說明根據奈米線或2D材料條以設計電路之方法、結果的單元架構及利用單元架構的積體電路設計工具。依電腦可讀取的說明語言之特定單元的規格包含利用奈米線或 2D材料條實施之電晶體及互連。因此，電腦實施的單元包括包含第一電晶體及第二電晶體的電路之規格。第一電晶體包含平行配置以形成通道結構的第一組奈米線或2D材料條、以及配置成越過第一組奈米線或2D材料條的閘極導體。第二電晶體包含平行配置以形成通道結構的第二組奈米線或2D材料條、以及配置成越過第一組奈米線或2D材料條的閘極導體。第一組中的奈米線或2D材料條之數目不同於第二組中的奈米線或2D材料條之數目，以致於可以以更精細的粒度來設定個別電晶體的驅動功率、及其它電路性能特徵。
而且，奈米線或2D材料條的配置可以以堆疊及層配置。用於實施形成給定的電晶體之平行的奈米線或2D材料條之堆疊的數目及層的數目可以調整以適合特定需求。
考慮此粒度的優點，說明單元庫，其包含實施例如反向器、NAND閘或其它共同邏輯單元等共同電路之單元集合。實施共同電路的多個單元在共同電路中的特定電晶體實施時所使用的平行奈米線的數目不同。而且，在單元集合中的多個單元在共同電路中的特定互連實施時所使用的平行奈米線的數目不同。這些平行奈米線數目上的變化提供電晶體的驅動功率或其它特徵上更精細的階度，以及對應地不同的單元性能特徵。
適用於處理電路設計的電腦實施的表示之電腦系統包括處理器及耦合至處理器的記憶體，記憶體儲存可由處理器執行的指令，包含從單元庫選取單元的指令。單元庫包 含用於複數個單元的登錄，在單元庫中的登錄包含依電腦可執行的語言之特定胞的規格。單元庫中的至少一登錄包括電路的時序參數及實體結構的規格，電路包含第一電晶體、第二電晶體、及連接第一電晶體的端與第二電晶體的端之互連，互連包括平行配置的一或更多奈米線或2D材料條。
說明單元庫中的登錄，其包括複數個電晶體的時序參數及實體結構的規格，複數個電晶體中至少某些電晶體具有包括一或更多奈米線或2D材料條的分別集合之通道，以及，其中，複數個電晶體中之一電晶體的通道與複數個電晶體中的另一電晶體的通道具有不同數目的奈米線或2D材料條。
說明單元庫中的登錄，其包括電路單元陣列的時序參數及實體結構的規格，電路單元可為例如界定記憶體陣列的巨胞中的單位單元，電路單元包含一或更多電晶體以及單元互連終端；以及，導體，配置成連接陣列中的複數個電路單元的互連終端，導體包括配置成平行的一或更多奈米線或2D材料條。
說明單元庫中的登錄，其包括包含複數個電晶體以及互連之單元的規格；其中，複數個電晶體中的電晶體具有包括平行配置的一或更多奈米線或2D材料條的通道，以及，互連包括平行配置的一或更多奈米線或2D材料條以及連接至複數個電晶體中的一個以上的電晶體的終端。
說明設計方法，其包括將finFET電路轉換成包含奈 米線或2D材料條的轉換電路，finFET電路設有特定電晶體，特定電晶體具有包括複數個平行配置的鰭部之通道，轉換電路以轉換電晶體取代特定電晶體，轉換電晶體具有通道，通道包括平行配置的奈米線或2D材料條的複數個堆疊。
說明電腦程式產品，其包含記憶體，記憶體於其上儲存指明電路的實體實施的結構特點之電腦可讀取的參數，規格可由電腦執行，電腦執行佈置處理而控制電路與其它電路或用於包括如此處所述的奈米線或2D材料條的電路之組件的實體配置。
說明積體電路，其包含包括如此處所述的奈米線或2D材料條之積體電路。
參閱圖式、詳細說明、及後附的申請專利範圍，可以知道本技術的其它態樣及優點。
120‧‧‧NMOS區
121‧‧‧鰭部
122‧‧‧鰭部
130‧‧‧PMOS區
131‧‧‧鰭部
132‧‧‧鰭部
150‧‧‧閘極導體
161‧‧‧淺溝槽隔離結構
220‧‧‧NMOS區
230‧‧‧PMOS區
250‧‧‧閘極導體
260‧‧‧絕緣體層
320‧‧‧NMOS區
420‧‧‧NMOS區
430‧‧‧PMOS區
530‧‧‧PMOS區
602‧‧‧奈米線
604‧‧‧高K絕緣材料
606‧‧‧閘極導體
702‧‧‧2D材料條
704‧‧‧高K絕緣材料
706‧‧‧閘極
831‧‧‧奈米線
841‧‧‧奈米線
850‧‧‧閘極導體
961‧‧‧第一組奈米線
962‧‧‧第二組奈米線
963‧‧‧第三組奈米線
600‧‧‧NAND閘
630‧‧‧二輸入NAND閘
731‧‧‧電晶體
732‧‧‧電晶體
780‧‧‧奈米線互連
1121‧‧‧奈米線互連
1122‧‧‧奈米線互連
1123‧‧‧奈米線互連
1900‧‧‧靜態隨機存取記憶體單元
2040‧‧‧SRAM單元
2210‧‧‧SRAM單元
2280‧‧‧SRAM單元
2921‧‧‧SRAM單元
圖1A及1B顯示互補的finFET區，於其中配置finFET電晶體以實施單元。
圖2A及2B顯示互補的奈米線區，其中，奈米線的堆疊平行地連接。
圖3A及3B顯示互補的奈米線區，其中，奈米線的堆疊具有不同的高度。
圖4A及4B顯示互補的奈米線區，其中，奈米線的堆疊具有不同的寬度。
圖5A及5B顯示互補的奈米線區，其中，在堆疊內的奈米線具有不同寬度。
圖6A顯示對應於不同技術節點的finFET結構中的鰭部的剖面。
圖6B顯示奈米線堆疊的剖面。
圖7顯示二維(2D)材料的通道堆疊的剖面。
圖8顯示作為局部互連之金屬層中圖型化的導體。
圖9顯示作為局部互連之包含奈米線的圖型化的導體。
圖10A及10B顯示用於二輸入NAND閘的圖形符號及電晶體層圖式。
圖11是簡化的佈局圖，顯示由奈米線及使用垂直奈米線的奈米線互連實施的二輸入NAND閘之上視圖。
圖11A是可應用於圖11至14之圖例說明。
圖12是佈局圖，顯示圖11之二輸入NAND閘的X-X'剖面圖。
圖13是佈局圖，顯示圖11之二輸入NAND閘的Y-Y'剖面圖。
圖14是佈局圖，顯示圖11之二輸入NAND閘的Z-Z'剖面圖。
圖15是簡化的佈局圖，顯示由水平及垂直奈米線實施的二輸入NAND閘之上視圖。
圖15A是可應用於圖15至18之圖例說明。
圖16是佈局圖，顯示圖15之二輸入NAND閘的X- X'剖面圖。
圖17是佈局圖，顯示圖15之二輸入NAND閘的Y-Y'剖面圖。
圖18是佈局圖，顯示圖15之二輸入NAND閘的Z-Z'剖面圖。
圖19顯示SRAM單元的電晶體層圖形。
圖20是簡化的佈局圖，顯示使用鰭部作為電晶體的通道結構之四個SRAM單元的上視圖。
圖20A是可應用於圖20、21及21A之圖例說明。
圖21是圖20中所示的四個SRAM單元中之一的放大視圖。
圖21A是簡化的佈局圖，顯示γ=2及α=2之SRAM單元的上視圖。
圖22是簡化的佈局圖，顯示使用奈米線作為電晶體的通道結構之四個SRAM單元的上視圖。
圖22A是可應用於圖22及23之圖例說明。
圖23是圖22中所示的四個SRAM單元中之一的放大視圖。
圖24顯示具有不同的舉例說明的奈米線的數目之奈米線組。
圖25是簡化的佈局圖，顯示使用包含配置作為位元線的複數個奈米線之導體的四個SRAM單元的上視圖。
圖25A是可應用於圖25、26及27之圖例說明。
圖26是簡化的佈局圖，顯示使用包含配置作為位元 線的複數個奈米線之導體的十六個SRAM單元的上視圖。
圖27是簡化的佈局圖，顯示使用包含配置作為字線的複數個奈米線之導體的十六個SRAM單元的上視圖。
圖28是簡化的佈局圖，顯示使用垂直場效電晶體(VFET)之SRAM單元的上視圖。
圖28A是可應用於圖28之圖例說明。
圖29是簡化的佈局圖，顯示使用包含配置作為位元線的複數個摻雜的水平奈米線之導體的二個SRAM單元的上視圖。
圖29A是可應用於圖29之圖例說明。
圖30顯示說明的積體電路設計流程之簡化表示。
圖31A、31B和31C是適用於技術的實施例之電腦系統、以及技術的電路設計和電路實施例之簡化方塊圖。
圖32是用於單元庫的奈米線單元的設計處理之簡化流程圖。
圖33是代表設計自動處理之流程圖，其可以實施成為由例如圖31A-31C所表示的系統所執行的邏輯。
參考圖式，詳細說明本發明的實施例。下述說明典型上將參考特定結構的實施例及方法。須瞭解，無意將本發明侷限於特定揭示的實施例及方法，可以使用其它特點、元件、方法及實施例以實施本發明。揭示較佳實施例以說明本發明，而非限定其範圍，發明之範圍僅由申請專利範 圍界定。習於此技藝的一般技術者將可知道後述說明的各種均等變化。在不同的實施例中類似的元件通常以類似的代號表示。
圖1A及1B顯示互補的finFET區，其中，finFET電晶體配置成實施單元。單元可以在彈性的finFET單元庫中。圖1A顯示X-Y平面的finFET結構的上視圖。圖1B顯示在Z-X平面中在A-A'截取之圖1A中所示的結構的剖面視圖，其中，Z是在垂直於X-Y平面的方向上。
圖1A顯示finFET區的圖案，其適用於使用稱為CMOS電晶體之互補的p通道及n通道電晶體之單元的實施。圖案包含PMOS區130、及NMOS區120。PMOS區與NMOS區藉由隔離結構(未顯示)而彼此分開。PMOS區130包含被分配用於鰭組的區域，鰭組包含鰭部131-133。在任何給定的PMOS區中用於被分配的區域之鰭組中鰭部數目可以根據特定實施的需求而變。鰭部可以實施於絕緣層上、或是從基礎的半導體基底突出。
NMOS區120包含鰭組，鰭組包含鰭部121及122，鰭部組的構件平行地設置在半導體基底上。鰭部的上部(例如121a)由閘極導體(例如圖1B中的150)的包圍以及載送電流。在任何給定的NMOS區中用於被分配的區域之鰭組中鰭部數目可以根據特定實施的需求而變。如同PMOS區般，在NMOS區中的鰭部可以實施於絕緣層上、或是從基礎的半導體基底突出。
圖型化閘極導體層覆蓋鰭部、以及包含與複數個 finFET(鰭式場效電晶體)區中的鰭部正交的閘極導體(例如150)。雖然僅顯示一閘極導體，但是，可視特定實施而選取閘極導體的數目。PMOS區130包含包括閘極導體150之閘極導體，閘極導體是圖型化閘極導體層的元件，以及配置在NMOS區120和PMOS區130中的鰭組上及與其正交。在替代實施例中，在各區中使用分別的閘極導體，以實施閘極導體150，使用覆蓋層中的圖型化金屬層而連接各區中分別的閘極導體。
在一實例中，圖型化導體層(例如金屬-0)可以由包含閘極導體(例如150)的圖型化閘極導體層設置。金屬-0導體可為用以連接選取的鰭部至電力軌140和接地軌110之電力導體。在替代結構中，VDD及GND電力導體由更高層(例如，金屬-1或金屬-2)導體實施，以及接著連接至電力軌140和接地軌110。
此處使用的電力導體、或電力軌是在圖型化導體層中的導體，主要用於配送通常稱為VDD或GND的電源電壓至電路的元件。用於給定區的VDD電壓及GND電壓可以同於或不同於用於另一區、或是用於相同積體電路上的其它電路的VDD電壓及GND電壓。
圖1A顯示平行配置的複數個鰭部(例如121、122、131、132及133)、電力軌(例如140)、及接地軌(例如110)、及配置成正交於且覆蓋鰭部的閘極導體(例如150)。如圖1A所示，在閘極導體(例如150)的任一側上，在鰭部中實施源極和汲極區(例如S/D、D/S)。造成 的finFET電晶體在鰭部中的源極與汲極區之間具有通道區、以及覆蓋鰭部的閘極。finFET電晶體是在NMOS區120中的n通道電晶體或是在PMOS區130中的p通道電晶體。
圖1B以剖面顯示平行地配置於半導體基底170上的複數個鰭部(例如121、122、131、132及133)，以致於它們延伸進入及離開圖1B中的頁面。各別的鰭部由淺溝槽隔離(STI)結構(例如161-166)分開。舉例而言，使用金屬或多晶矽實施之閘極導體(例如150)延伸經過鰭部。
藉由連接分別的源極和連接分別的汲極，二或更多鰭部可由相同的閘極導體(例如150)交會，造成具有增加的電晶體強度之相等電晶體。舉例而言，二各別的n通道鰭部121和122可以平行地連接，造成的相等的n通道finFET電晶體之電晶體強度是二對應的單一鰭部n通道finFET電晶體中的各電晶體的電晶體強度的二倍。類似地，三個各別的p通道鰭部131、132及133可以平行地連接，造成的相等的p通道finFET電晶體之電晶體強度是三個對應的單一鰭部p通道finFET電晶體中的各電晶體的電晶體強度的三倍。但是，finFET電晶體的電晶體強度的階度受限於各別鰭部的結構。
圖2A及2B顯示互補的奈米線區，其中，奈米線平行地連接以形成電晶體。圖2A顯示X-Y平面中包含奈米線堆疊的結構之上視圖。圖2B顯示在Z-X平面中在B-B'截取之圖2A中所示的結構的剖面視圖，其中，Z是在垂 直於X-Y平面的方向上。在所示的實例中，配置成用於n通道操作的二奈米線堆疊取代對應的n通道鰭部，以及，配置成用於p通道操作的三奈米線堆疊取代圖1A的結構之對應的p通道鰭部。
此處所使用的「奈米線」一詞是例如矽等材料的長度，具有小於10nm的最小剖面尺寸，以及，由絕緣材料(可為空氣)加以護套。此處使用的「奈米線」一詞本身並未意指任何特定的摻雜輪廓。因此，此處使用的「奈米線」一詞是含有縱向區段或是具有導體率的區段之奈米線，且假使對於奈米線的特定材料適當時，可以含有適用於作為電晶體的通道、電晶體源極、電晶體的汲極或互連之摻雜濃度。
此處使用的「2D材料條」是包含纖維或條之材料的長度，基本上由例如石墨烯、膦(PH3)或MoS2(二硫化鉬)等一或更多層經過摻雜的或未經過摻雜的「2D材料」組成。2D材料可被視為傾向於在例如石墨烯的平面中形成例如共價鍵等強鍵、在平面之間具有相對較弱的鍵之凡得瓦鍵的材料。舉例而言，2D材料條可以以帶狀形式(單層或多層)、奈米管形式、及編織形式配置。
此處使用之「奈米線或2D材料條互連」一詞是奈米線或2D材料條的區段、或是奈米線或2D材料條組，其是從一離開平面翻轉延伸至另一離開平面翻轉。
此處使用之「奈米線或2D材料條互連」一詞可以相對於基底表面水平地或垂直地配向。對於水平奈米線或 2D材料條，離開平面翻轉可以是從一材料至另一材料的、或是相同材料中的水平至垂直轉換，例如，在通至水平奈米線或2D材料條的通孔連接處的翻轉。對於垂直的奈米線或2D材料條，離開平面翻轉可為垂直至水平轉換，例如，從垂直奈米線至層上方或下方之水平導體的連接。注意，在翻轉的遠側上的導體可為金屬接點，其中，翻轉發生於「接點」。替代地，其可為更多奈米線或2D材料條，在此情形中，「翻轉」並不一定構成真實的「接點」。
此處使用的「奈米線電晶體」包含平行地連接的奈米線組(不是空的組，且具有單一構件)上之閘極導體、以及在組中的奈米線上、及閘極導體的任一側上的二電流路徑終端。二電流路徑終端稱為源極端和汲極端，或是更一般地稱為源極/汲極端。如同此處使用般，在奈米線電晶體中使用的奈米線中的電流路徑是在二電流路徑終端之間，以及由電壓施加於閘極導體與奈米線的源極端之間時產生的電場所控制。汲極至源極電流會流經電流路徑。在定義中，以2D材料條取代奈米線，而以相同方式定義「2D材料條電晶體」。
圖2A顯示奈米線區的圖案，其適用於使用稱為CMOS電晶體之互補的PMOS和NMOS電晶體之單元的實施。圖案包含PMOS區230、及NMOS區220。PMOS區與NMOS區藉由隔離結構(未顯示)而彼此分開。PMOS區230包含被分配用於包含堆疊231-233之奈米線堆疊組 的區域。該組包括至少一個堆疊的奈米線。在任何給定的PMOS區中用於被分配的區域之組中奈米線堆疊的數目可以根據特定實施的需求而變。在PMOS區中的奈米線可以實施於絕緣層上。
NMOS區220包含奈米線堆疊組，奈米線堆疊組包含堆疊221及222，奈米線堆疊組的構件平行地設置在半導體基底上。在任何給定的NMOS區中用於被分配的區域之奈米線堆疊組中奈米線堆疊的數目可以根據特定實施的需求而變。如同PMOS區般，在NMOS區中的奈米線堆疊組可以實施於絕緣層上。
圖型化閘極導體層覆蓋奈米線堆疊、以及包含在奈米線區中的奈米線堆疊上且與其正交的閘極導體(例如250)。
在一實例中，圖型化導體層(例如金屬-0)可以由包含閘極導體(例如250)的圖型化閘極導體層設置。金屬-0導體可為用以連接選取的奈米線堆疊至電力軌240和接地軌210之電力導體。在替代結構中，VDD及GND電力導體由更高層(例如，金屬-1或金屬-2)導體實施，以及接著連接至電力軌240和接地軌210。
此處使用的電力導體、或電力軌是在圖型化導體層中的導體，主要用於配送通常稱為VDD或GND的電源電壓至電路的元件，包括如本發明所述的奈米線堆疊。用於給定區的VDD電壓及GND電壓可以同於或不同於用於另一區、或是用於相同積體電路上的其它電路的VDD電壓及 GND電壓。
圖2A顯示平行配置的奈米線堆疊(例如221、222、231、232及233)、電力軌(例如240)、及接地軌(例如210)、及配置成正交於且覆蓋奈米線堆疊的閘極導體(例如250)。如圖2A所示，在閘極導體(例如250)的任一側上，在奈米線堆疊(例如231)中實施源極和汲極區(例如S/D、D/S)。造成的奈米線在奈米線中在源極與汲極區之間具有通道區、以及覆蓋奈米線的閘極。奈米線配置成用於實施NMOS區220中的n通道電晶體。奈米線配置成用於實施PMOS區230中的p通道電晶體。通道區的長度(例如圖2A中的L)相當於閘極導體的寬度(例如250)。在奈米線的縱向尺寸上，奈米線的最小剖面尺寸(例如圖2B的D)可以小於或等於通道區的長度。
圖2B以剖面顯示平行地配置於半導體基底270上的複數個奈米線堆疊(例如221、222、231、232及233)，以致於它們延伸進入及離開圖2B中的頁面。奈米線堆疊藉由絕緣體層260而與半導體基底270分開，舉例而言，絕緣體層260可由氧化物材料製成。舉例而言，使用金屬或多晶矽實施之閘極導體(例如250)延伸經過奈米線堆疊。
在一實施例中，藉由各別奈米線的連接分別的源極端和連接分別的汲極端，則由相同閘極導體控制的奈米線堆疊中的二或更多各別奈米線的電流路徑會平行地連接，造成具有增加的電晶體強度之奈米線電晶體。舉例而言，在 堆疊221中六個各別的NMOS奈米線的電流路徑平行地連接，造成的NMOS奈米線電晶體是包括單一奈米線的電晶體的電晶體強度的六倍。類似地，在堆疊231中六個各別的PMOS奈米線的電流路徑平行地連接，造成的PMOS奈米線電晶體是包括單一型奈米線的電晶體的電晶體強度的六倍。
在由相同的閘極導體控制的二或更多奈米線堆疊中奈米線的電流路徑平行地連接，造成的電晶體會比對應的二或更多堆疊中各別的奈米線的電晶體強度具有增加的電晶體強度。舉例而言，在堆疊221中六個各別的NMOS奈米線的電流路徑與堆疊222中六個各別的NMOS奈米線的電流路徑平行地連接，造成包括十二條奈米線的組之NMOS奈米線電晶體。類似地，在各堆疊231、232、及233中六個各別的PMOS奈米線的電流路徑平行地連接，造成包括十八條奈米線的組之PMOS奈米線電晶體。
舉例而言，反向器或是幾乎任何CMOS電路的一部份可以由圖2A中所示的二奈米線電晶體配置。特別地，相對於基底表面水平地配置之PMOS區230中的第一組奈米線在第一端291與第二端292之間平行地連接，其中，在本實例中第一端連接至電力(VDD)軌240或是用於其它電路型式的其它節點。相對於基底表面水平地配置之NMOS區220中的第二組奈米線在第二端292與第三端293之間平行地連接，其中，在本實例中第三端連接至接地(VSS)軌210或是用於其它電路型式的其它節點。閘極 導體250交會第一與第二終端之間的第一組中的奈米線，以及交會第二與第三終端之間的第二組中的奈米線。輸入訊號可以施加至閘極導體250，以及輸出連接至第二終端(292)。第一組奈米線包含第一數目的奈米線，第二組奈米線包含第二數目的奈米線，第二數目不同於第一數目。根據設計規格，選取第一數目的奈米線及第二數目的奈米線。
藉由選取要平行地連接的一或更多奈米線堆疊中的奈米線的數目，以在電晶體強度選取時提供更精細的階度，這在參考圖1所述的finFET電晶體中是無法取得的。此更精細的階度增進不同電路型式所要求的NMOS和PMOS電晶體之平衡。
圖2A及2B中所示的結構一般地或更具體地於此揭示之奈米線電路結構的替代實施，可以使用2D材料條以取代奈米線。
圖3A及3B顯示互補的奈米線區，其中，奈米線的堆疊具有不同數目的層，各層對應於單一奈米線，其中，層的數目稱為堆疊高度。所以，可以以選取的堆疊數目，配置奈米線結構，其中，堆疊具有選取的層數目。圖3A顯示X-Y平面中包含奈米線堆疊的佈局。圖3B顯示在Z-X平面中在C-C'截取之圖3A中所示的結構的剖面視圖，其中，Z是在垂直於X-Y平面的方向上。圖3A及3B中類似的元件通常可參考圖2A及2B中類似的元件。如圖3B中Z方向中所示般，奈米線堆疊的高度意指堆疊中奈 米線的數目。
圖3A顯示奈米線區的圖案，其適用於單元中互補的NMOS和PMOS電晶體之實施。圖案包含PMOS區230、及NMOS區320，各區均具有三個奈米線堆疊，但是每一堆疊具有不同數目的奈米線。PMOS區與NMOS區藉由隔離結構(未顯示)而彼此分開。PMOS區230如同參考具有相同代號的圖2A及2B之說明所述般。
NMOS區320包含水平奈米線堆疊組，水平奈米線堆疊組包含堆疊321、322、323，奈米線堆疊組的構件平行地設置在半導體基底上。在任何給定的NMOS區中用於被分配的區域之奈米線堆疊組中奈米線堆疊的數目可以根據特定實施的需求而變。這些需求包含單元庫中要滿足之電晶體強度要求的範圍、或是特定設計的特定製造限制。
圖3B顯示平行地配置於半導體基底270上的NMOS區320中的奈米線堆疊(例如321、322、及323)，以致於它們延伸進入及離開圖3B中的頁面。舉例而言，在NMOS區320中三個奈米線堆疊中的各堆疊具有四條奈米線的高度。比較地，在如圖2B中所不的NMOS區220中二個奈米線堆疊中的各堆疊具有六條奈米線的高度。因此，圖3B的NMOS區320中包含三個具有四條奈米線的堆疊之電晶體的電晶體強度與圖2B的NMOS區220中所示之包含二個具有六條奈米線的堆疊之電晶體的電晶體強度名義上相同。
藉由改變堆疊的數目及奈米線堆疊的高度，可以達成 不同電路型式所要取的NMOS電晶體及PMOS電晶體的平衡以及電晶體強度選取時更精細的階度。
圖3A及3B中所示的結構一般地或更具體地於此揭示之奈米線電路結構的替代實施，可以使用2D材料條以取代奈米線。
圖4A及4B顯示互補的奈米線區，其中，在奈米線的堆疊中的奈米線具有不同的寬度，例如，它們的高度(亦即厚度)的二倍以上的寬度在此佈局中是奈米線的最小剖面尺寸。圖4A顯示X-Y平面中奈米線堆疊的佈局。圖4B顯示在Z-X平面中在D-D'截取之圖4A中所示的結構的剖面視圖，其中，Z是在垂直於X-Y平面的方向上。圖4A及4B中類似的元件通常可參考圖2A及2B中類似的元件。
如圖4A及4B所示，NMOS區420包含奈米線組，奈米線組包含寬奈米線之單堆疊421，以及，PMOS區430包含奈米線組，奈米線組包含寬奈米線之單堆疊431。比較地，如圖2A、2B、3A及3B中所示的各堆疊均具有窄奈米線，其中，寬度是奈米線堆疊的最小可製造寬度。
在NMOS區420中寬奈米線的堆疊421取代一個以上的窄奈米線堆疊，例如二個窄奈米線的三個堆疊。只要堆疊421中的寬奈米線的高度及寬度足以符合窄奈米線的電流載送容量，這即可造成相等的電晶體。類似地，在具有比高度三倍寬之下層中的三條寬奈米線431a、431b、431c 之PMOS區430中寬奈米線的堆疊431會取代配置於三堆疊中的九條窄奈米線。
根據特別實施的需求，NMOS區420包含一個以上具有堆疊421的寬度或是不同於堆疊421的寬度之堆疊。類似地，PMOS區430包含一個以上具有堆疊431的寬度或是不同於堆疊431的寬度之堆疊。
藉由改變奈米線堆疊的寬度，可以縮減奈米線堆疊的高度。舉例而言，各奈米線具有的寬度等於三條具有最小寬度的奈米線(例如圖4B中的421)之二條奈米線的堆疊，可以提供與各奈米線具有最小寬度(例如圖2B中的221)之六條奈米線的堆疊相同的電晶體強度。因此，在堆疊221中六條奈米線的高度可以縮減至堆疊421中的二條奈米線的高度，或是在高度上縮減3X，並提供相同的電晶體強度。
當形成奈米線結構時，高度的縮減可以降低蝕刻溝槽的型態比，以及放鬆圖型化的要求，因而使得奈米線更容易製造。
圖4A及4B中所示的一般地或更具體地於此揭示之奈米線電路結構的替代實施，可以使用2D材料條以取代奈米線。
圖5A及5B顯示互補的奈米線區，其中，在堆疊內的奈米線具有不同的寬度。圖5A顯示X-Y平面中的佈局。圖5B顯示在Z-X平面中在E-E'截取之圖5A中所示的結構的剖面視圖，其中，Z是在垂直於X-Y平面的方向 上。圖5A及5B中類似的元件通常可參考圖2A、2B、4A及4B中類似的元件。
如圖5A及5B的實例中所示，NMOS區420包含寬奈米線組，寬奈米線組包含堆疊421，以及，PMOS區530包含寬奈米線組，寬奈米線組包含堆疊531。
在PMOS區530中的堆疊531會對在具有例如三條具有奈米線的最小寬度之窄奈米線的相等容量之下層中閘極導體與奈米線的交會點之奈米線531a和531b要求沿著X方向之寬度，以及，對在具有例如二條窄奈米線的相等容量之上層中的奈米線531c要求具有沿著X方向之不同寬度。根據特定實施的需求，在NMOS區與PMOS區中的各區中的各奈米線堆疊包含具有不同寬度的奈米線。
圖5A及5B中所示的結構一般地或更具體地於此揭示之奈米線電路結構的替代實施，可以使用2D材料條以取代奈米線。
圖6A顯示對應於不同的技術節點之finFET結構中的鰭部之剖面。鰭部包含二部份：由STI結構圍繞的(例如610)以及在STI表面之下的下部(例如611)，以及，在STI表面之上的上部(例如620)，其中，STI意指淺溝槽隔離。鰭部的下部用以將鰭部與相鄰材料隔離，並在通道下方的「通道截止」區中要求更高的摻雜程度。鰭部的下部約為鰭部的上部二倍高。鰭部的上部是通道，且由高k絕緣材料(未顯示)以及閘極導體(例如圖1B中的150)圍繞。通道的上80%載送大部份的電流的載子經過通 道，而通道的下20%載送相對較低且較不顯著之其餘電流。舉例而言，假使通道具有約30nm的高度，則流經通道的大部份電流可以在通道的上24nm中被載送。需要多少奈米線以替代鰭部的評估是根據用於載送大部份的電流經過通道之鰭部中的通道的上80%之電流要求。
說明用於14nm節點、10nm節點、7nm節點、及5nm節點之不同的技術節點之最小尺寸。關於finFET結構的一問題是隨著技術節點愈來愈小，鰭部(例如612)的型態比(亦即，鰭部高度對鰭部寬度的比例)愈來愈高且相對地更容易造成機械故障。舉例而言，對於5nm節點，鰭部的邊與垂直方向形成小至10°的角。關於finFET結構的另一問題是對於給定的技術，在電流強度上比單一鰭部的電流强度更精細的粒度是難以實施的。
圖6B顯示奈米線堆疊的剖面，堆疊中的各奈米線(例如602)由高k絕緣材料(例如604)及絕緣材料加以護套。舉例而言，在標準的單元庫中的標準單元內，在堆疊中的奈米線在二終端之間平行地連接以作為奈米線互連。舉例而言，奈米線(例如602)具有小於10奈米的最小尺寸(例如601)，以及，高k絕緣材料(例如604)具有在1至2奈米之間的厚度(例如603)。
因為在堆疊中的奈米線(例如605)之間的頂上材料的厚度，包含閘極導體606中高k絕緣材料(例如603)及圍繞的閘極材料的厚度，所以，在二終端之間平行地連接且配置成作為電晶體的通道之奈米線的堆疊所載送的與 finFET相同的電流強度是高於finFET中相等的鰭部的3倍。在所示的實例中，奈米線堆疊由閘極導體606交會，這造成電晶體結構。在替代中，導體606由絕緣材料取代，以致於奈米線堆疊作為被動互連導體，被動互連導體具有的電導是平行地連接的奈米線的數目的函數。
圖7顯示2D材料條的堆疊之剖面，2D材料條的堆疊是例如單層或二層經過摻雜或未經過摻雜的二維(2D)材料。在堆疊中各2D材料條(例如702)由高k絕緣材料(例如704)加以護套，以及，閘極(例如706)交會被護套的2D材料條。在堆疊中的2D材料條會在二終端之間平行地連接，以作為例如標準單元庫中的單元內之本地互連。舉例而言，2D材料條(例如702)具有約1奈米或更小的最小尺寸(例如701)，以及，高k絕緣材料(例如704)具有約1奈米的厚度(例如703)。
因為在堆疊中的2D材料條(例如705)之間的頂上材料的厚度，包含高k絕緣材料(例如703)的厚度，所以，在二終端之間平行地連接之通道堆疊所載送的與finFET相同的電流強度是用於相等驅動功率之鰭部的約10倍或更高。類似地，作為互連的奈米線堆疊要求增加的高度。
但是，對於例如標準單元庫中的單元內的本地互連，由於寄生電容，所以，本地互連的較大剖面對應於經過本地互連的較長延遲。舉例而言，用於互連之奈米線或2D材料可以使寄生電容降低10個數量級，結果，在堆疊中的奈米線的數目以該倍數降低，以將用於較低電容導體的 降低的驅動要求列入考慮。
圖8顯示例如CMOS對的奈米線電晶體，包含被護套的閘極導體850，以及，具有用於本地互連之金屬層中的圖型化導體。奈米線堆疊(例如831、841)平行地配置於半導體基底810上，以致於它們延伸進入或離開圖8的頁面。奈米線堆疊藉由絕緣體層820而與半導體基底810分開，舉例而言，絕緣體層820可由氧化物材料製成。舉例而言，使用金屬或多晶矽實施之閘極導體(例如850)延伸經過奈米線電晶體堆疊。用於本地互連之金屬層中的圖型化導體(例如860)配置在奈米線堆疊(例如831、841)配置的區域之上。圖形顯示圖型化的金屬互連之厚度相當高。
圖9顯示包含用於本地互連之奈米線的圖型化導體。奈米線堆疊(例如931、941)平行地配置於半導體基底810上，以致於它們延伸進入或離開圖9的頁面。奈米線堆疊藉由絕緣體層820而與半導體基底810分開，舉例而言，絕緣體層820可由氧化物材料製成。舉例而言，使用金屬或多晶矽實施之閘極導體(例如950)延伸經過奈米線電晶體堆疊。
在奈米線堆疊(例如931、941)配置處的區域上，在第一方向上，第一組奈米線(例如961)配置作為互連。在圖型化導體中的第一組奈米線上及在正交於進入頁面的第一方向之第二方向上，第二組奈米線(例如962)配置作為互連。在圖型化導體中的第二組奈米線上，在第一方向上，第三組奈米線(例如963)配置作為互連。由於奈米線互連 的電容相對於圖8中所示的圖型化金屬互連的電容是低的，所以，可以降低電路中電晶體的驅動功率。因此，舉例而言，圖8的電路包含10條n通道奈米線以及15條p通道奈米線，而圖9中所示的電路包含僅2條n通道奈米線以及僅3條p通道奈米線，配置作為CMOS電晶體的通道。當本地互連的電容小時，這些較小的CMOS電晶體具有充份的驅動強度以完成任務功能(例如反向器)。
圖8及9中所示的結構一般地或更具體地於此揭示之奈米線電路結構的替代實施，可以使用2D材料條以取代奈米線。
圖10A及10B顯示用於使用如此處所述的奈米線結構實施之二輸入NAND閘的圖形符號及電晶體層圖式。
圖10A顯示具有二輸入A和B和輸出Q的NAND閘600。NAND閘的邏輯函數是當二輸入都是邏輯高時，輸出是邏輯低，以及，當輸入中至少之一是邏輯低時，輸出是邏輯高。
圖10B顯示用於具有二輸入A和B以及輸出Q之二輸入NAND閘630的電晶體層圖式。實施NAND閘的單元具有所示的特定電路配置。單元庫包含實施相同的特定電路配置之一個以上的單元，但是電路中特定電晶體或互連的實施所使用的、或電路中多個特定電晶體或多個互連的實施所使用的奈米線的數目不同。
NAND閘包含平行地連接的二PMOS電晶體631及632、以及平行地連接的二NMOS電晶體633及634。電 晶體包含三個端，汲極、源極和閘極。輸入A連接至PMOS電晶體631和NMOS電晶體633的閘極。輸入B連接至PMOS電晶體632和NMOS電晶體634的閘極。當電晶體由閘極上的電壓開啟時，電流會在汲極與源極之間流動，降低汲極與源極之間的電壓差。PMOS電晶體631及632的源極連接至電壓源(例如VDD)，而PMOS電晶體631及632的汲極連接至輸出Q。NMOS電晶體633的汲極連接至輸出Q，而NMOS電晶體634的源極連接至接地電壓(例如Vss)。
假使對應於邏輯低的低電壓施加至輸入A或B中的任一輸入時，則NMOS電晶體633及634中至少之一被關閉，以致於接地電壓(例如Vss)從輸出Q斷接，而PMOS電晶體631及632中至少之一開啟，以致於電壓源(例如VDD)連接至輸出Q。結果，輸出Q在邏輯高，以回應施加至輸入A及B中至少之一的低電壓。
圖10A及10B中所示的結構一般地或更具體地於此揭示之奈米線電路結構的替代實施，可以使用2D材料條以取代奈米線。
圖11是簡化的佈局圖，顯示由垂直奈米線電晶體以及水平和垂直奈米線互連實施之二輸入NAND閘之上視圖。圖11A是可應用於圖11至14之圖例說明。
二輸入NAND閘是由可以由電腦可讀取的電路說明語言所指明的奈米線電晶體及奈米線互連所實施之單元的實例，且使用單元庫中的登錄。登錄可為電子設計合成中所 使用的單元庫的一部份。舉例而言，在單元庫中的其它登錄可以指明單元及巨胞，包含緩衝器、反向器、AND、NAND、OR、NOR、XOR、XNOR、加法器、減法器、乘法器、解碼器、正反器、計數器、偏移暫存器、及具有更複雜的邏輯函數之單元。登錄可以指明複數個單元具有共同的電路配置，以及以奈米線實施，以及，奈米線互連可以具有各式各樣的驅動強度、以及將相同邏輯函數的反向和非反向輸出。
二輸入NAND閘可以配置在具有表面的基底(例如圖12中的810)上。如圖11的實例中所示般，電晶體731包含相對於基底的表面垂直地配置的第一組奈米線，電晶體731可以實施二輸入NAND閘630中的PMOS電晶體631(圖10B)，以及，電晶體732包含相對於基底的表面垂直地配置的第二組奈米線，電晶體732可以實施二輸入NAND閘630中的PMOS電晶體632。類似地，電晶體733包含相對於基底的表面垂直地配置的第三組奈米線，電晶體733可以實施二輸入NAND閘630中的NMOS電晶體633，以及，電晶體734包含相對於基底的表面垂直地配置的第四組奈米線，電晶體734可以實施二輸入NAND閘630中的NMOS電晶體634。
二輸入NAND閘的佈局中的組件包含圖型化的導體層，圖型化的導體層包含第一金屬層(金屬-0或M0)、第二金屬層(金屬-1或M1)、以及第三金屬層(金屬-2或M2)。金屬-0層是在金屬-1層之下，金屬-1層是在金屬-2 層之下。奈米線是在金屬-0層之下，以及，用於電晶體的源極區是在奈米線之下。第一閘極導體771和第二閘極導體772交會第一金屬層與用於奈米線的源極區之間的奈米線組。雖然顯示三個圖型化的導體層，但是，可以使用三個以上的圖型化導體層。
在二終端之間，在作為電晶體中的通道結構之奈米線組中的奈米線平行地連接。特別地，在電晶體731中的奈米線在連接至源極區721的終端與金屬-0層中的金屬-0 PMOS汲極導體741之間平行地連接，以及，在電晶體732中的奈米線在連接至源極區722的終端與金屬-0 PMOS汲極導體741之間平行地連接。金屬-1導體(例如圖13的751)將金屬-0 PMOS汲極導體741連接至金屬-2連接器760。
在電晶體733中的奈米線在連接至源極區723的終端與金屬-0層中的金屬-0 NMOS汲極導體743之間平行地連接，以及，在電晶體734中的奈米線在連接至源極區724的終端與金屬-0汲極導體744之間平行地連接。金屬-1導體(例如圖12和13的753)將金屬-0 PMOS汲極導體743連接至金屬-2連接器760。參考圖13，進一步說明奈米線的平行地連接。
在分別的二終端之間，第一閘極導體771交會電晶體731中的第一組奈米線中的奈米線，以及交會電晶體733中的第三組奈米線中的奈米線。第一閘極導體771連接至金屬-1連接器773，在金屬-1連接器773處，訊號施加至 輸入A。在電晶體731中的第一組奈米線與在電晶體733中的第三組奈米線之間，在第一閘極導體771位置上，金屬-1連接器773連接至第一閘極導體771。
在分別的二終端之間，第二閘極導體772交會電晶體732中的第二組奈米線中的奈米線，以及交會電晶體734中的第四組奈米線中的奈米線。第二閘極導體772連接至金屬-1連接器774，在金屬-1連接器774處，訊號施加至輸入B。在電晶體732中的第二組奈米線與在電晶體734中的第四組奈米線之間，在第二閘極導體772位置上，金屬-1連接器774連接至第二閘極導體772。將參考圖13，進一步說明第一閘極導體771及第二閘極導體772。
在金屬-0層中的金屬-0導體710連接至金屬-1層中的VDD電力導體711、經由奈米線互連712而連接至PMOS電晶體731的源極區721、以及經由奈米線互連713而連接至PMOS電晶體732的源極區722。在金屬-0層中的金屬-0導體790連接至金屬-1層中的VSS電力導體791、以及經由奈米線互連792而連接至NMOS電晶體734的源極區724。
雖然顯示各組三條垂直奈米線，但是，取決於設計規格所要求的電晶體強度、或平衡NMOS與PMOS電晶體之需求，第一、第二、第三及第四組奈米線可以均具有同於或不同於其它組中的奈米線數目。雖然以三條奈米線的列顯示組中的奈米線，但是，奈米線組可以包含多個列的奈米線，且各列均具有不同的奈米線數目。在其它實施例 中，在各種奈米組中，可以使用具有相異寬度的奈米線。
如圖11的實例所示般，配置作為奈米線互連780的奈米線組相對於基底表面垂直地配置。在第一與第二終端之間，奈米線組平行地連接。第一終端可為電晶體733的源極區723及電晶體734的金屬-0汲極導體744中之一，而第二終端可為源極區723及金屬-0汲極導體744中之另一。
將參考圖12，進一步說明奈米線互連780。奈米線互連780可以實施如圖10B中所示的二輸入NAND閘630的電路配置中NMOS電晶體633與634之間的連接680。
雖然在圖11的實例中顯示配置作為垂直奈米線互連的一組奈米線，但是，更多組奈米線可以配置作為垂直奈米線互連。舉例而言，配置作為第一奈米線互連的第一組奈米線可以相對於基底的表面垂直地配置以及在第一與第二終端之間平行地連接，以及配置作為第二互連的第二組奈米線可以相對於基底的表面垂直地配置以及在第三與第四終端之間平行地連接。第一組奈米線包含第一數目的奈米線，第二組奈米線包含第二數目的奈米線，以及，第二數目可以不同於第一數目。
圖12顯示圖11之二輸入NAND閘的X-X'剖面圖。在二輸入NAND閘中的元件顯示為配置在基底(例如810)上的絕緣體層(例如820)上。在元件之間的區域由例如氧化矽、氮化矽、低k介電質(具有小於二氧化矽的相對磁導率、或是小於3.9之相對磁導率，例如SiOC的介 電材料)、或這些材料的組合所填充。
在電晶體733中的奈米線在連接至源極區723的終端與金屬-0層中的金屬-0 NMOS汲極導體743之間平行地連接。經由Via 1和Via 0，金屬-1導體(例如753)將金屬-0 PMOS汲極導體743連接至金屬-2連接器760。在電晶體734中的奈米線在連接至源極區724的終端與金屬-0汲極導體744之間平行地連接。
在電晶體733中的奈米線由例如二氧化矽或高k絕緣材料(具有大於二氧化矽的相對磁導率、或是大於3.9之相對磁導率)等絕緣材料(例如733a)加以護套。在源極區723與金屬-0 NMOS汲極導體743之間，第一閘極導體771交會電晶體733中的奈米線。在電晶體734中的奈米線由例如高k絕緣材料等絕緣材料(例如734a)加以護套。在源極區724與金屬-0 NMOS汲極導體744之間，第二閘極導體772交會電晶體734中的奈米線。
圖13顯示圖11中之二輸入NAND閘的Y-Y'剖面圖。在二輸入NAND閘中的元件顯示為配置在基底(例如810)上的絕緣體層(例如820)上。在元件之間的區域由例如氧化物(SiO2)、氮化物(SiN)、或低k介電質(SiOC)等介電材料填充。
在電晶體731中的奈米線在連接至源極區721的終端與金屬-0層中的金屬-0 NMOS汲極導體741之間平行地連接。經由Via 1和Via 0，金屬-1導體(例如751)將金屬-0 PMOS汲極導體741連接至金屬-2連接器760。在電晶 體731中的奈米線由例如高k絕緣材料等絕緣材料(例如731a)加以護套。在源極區721與金屬-0 NMOS汲極導體741之間，第一閘極導體771交會電晶體731中的奈米線。
在電晶體733中的奈米線在連接至源極區723的終端與金屬-0層中的金屬-0 NMOS汲極導體743之間平行地連接。經由Via 1和Via 0，金屬-1導體(例如753)將金屬-0 PMOS汲極導體743連接至金屬-2連接器760。在電晶體733中的奈米線由例如高k絕緣材料等絕緣材料(例如733a)加以護套。在源極區723與金屬-0 NMOS汲極導體743之間，第一閘極導體771交會電晶體733中的奈米線。
第一閘極導體771連接至金屬-1連接器773，在金屬-1連接器773處，訊號施加至輸入A。經由通路1331，第一閘極導體771連接至金屬-1連接器773。
在金屬-0層中的金屬-0導體710連接至金屬-1層中的VDD電力導體711、以及經由奈米互連712而連接至PMOS電晶體731的源極區721。在金屬-0層中的金屬-0導體790連接至金屬-1層中的VSS電力導體791、以及經由奈米互連792(未顯示)而連接至NMOS電晶體734的源極區724。
圖14顯示圖11中之二輸入NAND閘的Z-Z'剖面圖。在二輸入NAND閘中的元件顯示為配置在基底(例如810)上的絕緣體層(例如820)上。在元件之間的區域由例 如氧化物(SiO2)、氮化物(SiN)、或低k介電質(SiOC)等介電材料填充。
如同參考圖13所述般，說明在金屬-1層中的VDD電力導體711、以及在金屬-1層中的VSS電力導體791。
配置成作為奈米線互連780的奈米線組相對於基底的表面垂直地配置。奈米組在電晶體733的源極區723與電晶體734的金屬-0 NMOS汲極導體744之間平行地連接。
輸出Q連接至金屬-0層中的金屬-0 PMOS汲極導體741，接著連接至電晶體731中的奈米線(圖13)。輸入A連接至金屬-1連接器773(圖13)，接著連接至第一閘極導體771。
圖15是簡化的佈局圖，顯示由水平奈米線互連及垂直奈米線電晶體實施的二輸入NAND閘之上視圖，代表包含CMOS邏輯電路之電路，電路是由單元庫中的登錄以水平奈米線互連及垂直奈米線電晶體指明。圖15A是可應用於圖15至18之圖例說明。圖15至18中類似的元件通常以圖11至14中類似的代號表示。
圖11至14中所述的圖15至18中類似的元件包含基底(例如810)、平行地連接作為電晶體的奈米線組(例如731至734)、平行地連接作為奈米線互連的奈米線組(例如780)、金屬層(例如M0、M1、M2)以及金屬層中各式各樣的導體、用於電晶體的源極區、交會奈米線組的閘極導體(例如771、772)、輸入A及B、輸出Q、VDD電力導體(例如711)、以及VSS電力導體(例如791)。對於 圖15至18，將不重複與類似元件有關的說明。
第一組奈米線(例如1121)配置成作為相對於基底的表面水平地配置之互連、以及在第一終端與第二終端之間平行地連接。第二組奈米線(例如1122)配置成作為相對於基底的表面水平地配置之互連、以及在第三終端與第四終端之間平行地連接。第一組奈米線包含第一數目的奈米線，第二組奈米線包含第二數目的奈米線，第二數目不同於第一數目。奈米線組具有一或更多奈米線。
如圖15的實例中所示般，水平奈米線配置成連接至二輸入NAND閘中的電晶體的奈米線組中的奈米線的汲極端或源極端。特別地，水平奈米線互連1121、1122、及1124配置成連接至電晶體731、732、及734中的奈米線的源極端。水平奈米線互連1123a、1123b、及1123c配置成連接至電晶體733的奈米線組中的奈米線的源極端。
金屬-0導體710連接至金屬-1層中的VDD電力導體711、經由垂直奈米線互連712而連接至用於PMOS電晶體731的源極之水平奈米線互連1121(參考圖17，在電晶體731的奈米線之下)、以及經由垂直奈米線互連713而連接至用於PMOS電晶體732的源極之水平奈米線互連1122(在電晶體732的奈米線之下)。在金屬-0層中的金屬-0導體790連接至金屬-1層中的VSS電力導體791、以及經由垂直奈米線互連792而連接至用於NMOS電晶體734的源極之奈米線互連1124。
在電晶體中的奈米線組在二終端之間平行地連接。特 別地，在電晶體731中的奈米線在連接至奈米線互連1121的終端與金屬-0層中的金屬-0 PMOS汲極導體741之間平行地連接，以及，在電晶體732中的奈米線在連接至奈米線互連1122的終端與金屬-0 PMOS汲極導體741之間平行地連接。
在電晶體733中的奈米線在連接至包含奈米線1123a、1123b、及1123c的奈米線互連的終端與金屬-0層中的金屬-0 NMOS汲極導體743之間平行地連接。在電晶體734中的奈米線在連接至奈米線互連1124的終端與金屬-0汲極導體744之間平行地連接。
圖16顯示圖15之二輸入NAND閘的X-X'剖面圖。在電晶體733中的奈米線在連接至用於電晶體733的源極之奈米線互連1123c的終端、與金屬-0層中的金屬-0 NMOS汲極導體743之間平行地連接。在電晶體734中的奈米線在連接至用於電晶體734的源極之奈米線互連1124的終端、與金屬-0汲極導體744之間平行地連接。在奈米線互連780中的垂直奈米線在用於電晶體733的源極之奈米線互連1123c、與電晶體734的金屬-0 NMOS汲極導體744之間平行地連接。
圖17顯示圖15之二輸入NAND閘的Y-Y'剖面圖。在電晶體731中的奈米線在連接至用於電晶體731的源極之奈米線互連1121的終端、與金屬-0層中的金屬-0 PMOS汲極導體741之間平行地連接。在電晶體733中的奈米線在連接至包含用於電晶體733的源極之奈米線 1123a、1123b、及1123c的奈米線互連的終端、與金屬-0層中的金屬-0 NMOS汲極導體743之間平行地連接。
圖18顯示圖15之二輸入NAND閘的Z-Z'剖面圖。配置作為奈米線互連780的奈米線組相對於基底的表面垂直地配置。奈米線組在用於電晶體733的源極之奈米線1123a、1123b、及1123c、與電晶體734的金屬-0 NMOS汲極導體744之間平行地連接。
圖11至18中所示的一般地或更具體地於此揭示之奈米線電路結構的替代實施，可以使用2D材料條以取代奈米線。
圖19顯示用於SRAM(靜態隨機存取記憶體)單元的電晶體層圖形。在本說明書中所稱的SRAM單元是不需要週期地更新以固持儲存的資料之記憶體單元。
如圖19中的實例所示般，SRAM單元1900使用成對的交互耦合反向器作為儲存元件以儲存單一位元資料。成對反向器包含配置有降壓電晶體PDL及升壓電晶體PUL的第一反向器、以及配置有降壓電晶體PDR及升壓電晶體PUR的第二反向器。第一反向器具有輸出QL，輸出QL連接至第二反向器的閘極導體(例如1920)，在此閘極導體處，輸入訊號施加至第二反向器。第二反向器具有輸出QR，輸出QR連接至第一反向器的閘極導體(例如1910)，在此閘極導體處，輸入訊號施加至第一反向器。SRAM單元包含通過閘PGL和PGR作為存取裝置，以提供資料進出SRAM單元之可切換的資料路徑。字線(WL)控 制SRAM單元，用於讀寫。互補位元線BL及BL/提供資料路徑給通過閘PGL和PGR。
升壓電晶體PUL及PUR的源極連接至SRAM單元電壓源(例如VDD)，而降壓電晶體PDL和PDR的源極連接至SRAM單元接地電壓(例如GND)。升壓電晶體PUL及降壓電晶體PDL的汲極連接在一起以及連接至第一反向器的輸出QL。通過閘PGL連接於第一反向器的輸出QL與位元線BL之間。通過閘PGL的閘極端連接至字線WL。升壓電晶體PUR及降壓電晶體PDR的汲極連接在一起以及連接至第二反向器的輸出QR。通過閘PGR連接於第二反向器的輸出QR與位元線BL/之間。通過閘PGR的閘極端連接至字線WL。
下述為了簡化SRAM單元的讀寫操作說明，假定儲存在SRAM單元中的高資料值對應於當第一反向器的輸出QL是在高資料值及第二反向器的輸出QR是在低資料值時的狀態。在讀或寫操作開始時，藉由開啟通過閘PGL和PGR，字線WL會選取SRAM單元。在讀或寫操作結束時，藉由關閉通過閘PGL和PGR，字線WL會解除選取SRAM單元。
在寫入操作時，對應於低資料值的電壓施加至BL和BL/中之一，而對應於高資料值的電壓施加至BL和BL/中之另一，以改變儲存元件的狀態。舉例而言，為了寫入高資料值，對應於高資料值的電壓施加至位元線BL，而對應於低資料值的電壓施加至位元線BL/。為了寫入低資料 值，對應於低資料值的電壓施加至位元線BL，而對應於高資料值的電壓施加至位元線BL/。
當高資料值儲存於SRAM單元中時，在第一反向器中，降壓電晶體PDL關閉以及升壓電晶體PUL開啟，以致於輸出QL呈現高資料值，而在第二反向器中，降壓電晶體PDR開啟以及升壓電晶體PUR關閉，以致於輸出QR呈現低資料值。當低資料值儲存於SRAM單元中時，在第一反向器中，降壓電晶體PDL開啟以及升壓電晶體PUL關閉，以致於輸出QL呈現低資料值，而在第二反向器中，降壓電晶體PDR關閉以及升壓電晶體PUR開啟，以致於輸出QR呈現高資料值。
在讀取操作時，對應於高資料值的電壓施加至位元線BL和BL/，且SRAM單元由字線WL選取。假使高資料值儲存於SRAM單元中時，電流流經通過閘PGR及降壓電晶體PDR而至接地，以及流經升壓電晶體PUL及通過閘PGL而至位元線BL。假使低資料值儲存於SRAM單元中時，電流流經降壓電晶體PDR以及通過閘PGR而至位元線BL/，以及流經通過閘PGL及降壓電晶體PDL而至接地。
圖20是簡化的佈局圖，顯示使用鰭部作為電晶體的通道結構之四個SRAM單元的上視圖。圖20A是可應用於圖20、21及21A之圖例說明。
四個SRAM單元中的各單元均儲存單一位元資料。如同圖19中對於SRAM單元1900的說明般，四個SRAM單元中的各單元實施第一反向器中的降壓電晶體PDL及升 壓電晶體PUL、第二反向器中的降壓電晶體PDR及升壓電晶體PUR、以及通過閘PGL和PGR。相對於垂直線(例如2015)，SRAM單元2010和2020以鏡像配置，以及，SRAM單元2030和2040以鏡像配置。相對於水平線(例如2025)，SRAM單元2010和2030以鏡像配置，以及，SRAM單元2020和2040以鏡像配置。
在分別的位元單元邊界內，電晶體PDL、PUL、PDR、PUR、PGL、及PGR實施成為finFET電晶體，所述finFET電晶體包含交會finFET結構中的鰭部之閘極導體(例如2054)。以水平方向配置的相鄰的SRAM單元(例如2030和2040)共用finFET結構中的鰭部。以垂直方向配置的相鄰的SRAM單元(例如2020和2040)共用閘極導體(例如2054)。互補位元線BL和BL/延伸經過以水平方向配置的相鄰SRAM單元(例如2010和2020、2030和2040)。字線WL、SRAM單元電壓源(例如VDD)、及SRAM單元接地電壓(未顯示)連接至四個SRAM單元中的各單元。
圖21是圖20中所示的SRAM單元2040一的放大視圖，顯示更多細節。對於第一反向器，使用鰭部2042及閘極導體2051，設置升壓電晶體PUL。升壓電晶體PUL具有經由連接2061而耦合至SRAM單元電壓源(例如VDD)的源極端，連接2061包含在一或更多金屬層中的金屬導體。使用鰭部2041及閘極導體2051，設置降壓電晶體PDL。降壓電晶體PDL具有經由連接2062而耦合至SRAM單元接地電壓(例如GND)的源極端，連接2062包 含在一或更多金屬層中的金屬導體。使用鰭部2041及閘極導體2052，設置通過閘PGL。通過閘PGL的閘極端連接至字線WL。升壓電晶體PUL及降壓電晶體PDL的汲極經由連接(未顯示)而耦合在一起，所述連接包含在一或更多金屬層中的金屬導體。通過閘PGL提供升壓電晶體PUL與降壓電晶體PDL的汲極、與位元線BL之間經過BL拾訊點(未顯示)的路徑。
對於第二反向器，使用鰭部2043及閘極導體2053，設置升壓電晶體PUR。升壓電晶體PUR具有經由連接2071而耦合至SRAM單元電壓源(例如VDD)的源極端，連接2071包含在一或更多金屬層中的金屬導體。使用鰭部2044及閘極導體2053，設置降壓電晶體PDR。降壓電晶體PDR具有經由連接2072而耦合至SRAM單元接地電壓(例如GND)的源極端，連接2072包含在一或更多金屬層中的金屬導體。使用鰭部2044及閘極導體2054，設置通過閘PGR。通過閘PGR的閘極端連接至字線WL。升壓電晶體PUR及降壓電晶體PDR的汲極經由連接(未顯示)而耦合在一起，所述連接包含在一或更多金屬層中的金屬導體。通過閘PGR提供升壓電晶體PUR與降壓電晶體PDR的汲極、與位元線BL之間經過BL/拾訊點(未顯示)的路徑。
在位置2081，第二反向器的閘極導體2053耦合至第一反向器中的升壓電晶體PUL的汲極，在位置2082，第一反向器的閘極導體2051耦合至第二反向器中的升壓電 晶體PUR的汲極，以致於第一反向器及第二反向器交互耦合。
SRAM單元的穩定度特徵在於例如SRAM單元的靜態雜訊寬容度(SNM)、寫入雜訊寬容度(WNM)、及讀取雜訊寬容度(RNM)等參數。靜態雜訊寬容度對於降壓電晶體的寬度(WPD)對通過閘的寬度(WPG)之比例相當靈敏且取決於它。此比例稱為β=WPD/WPG。寫入雜訊寬容度對於通過閘的寬度(WPG)對升壓電晶體的寬度(WPU)之比例相當靈敏且取決於它。此比例稱為γ=WPG/WPU。讀取雜訊寬容度對於降壓電晶體的寬度(WPD)對升壓電晶體的寬度(WPU)之比例相當靈敏且取決於它。此比例稱為α=WPD/WPU。對於固定的SRAM單元面積，使這些參數最佳化可以決定SRAM單元的整體特徵。
但是，降壓電晶體(WPD)的寬度、通過閘的寬度(WPG)、及升壓電晶體的寬度(WPU)由用以實施電晶體的finFET結構的數目及寬度所決定。對於給定的技術，將鰭的寬度量化，以致於β值實際上侷限於β=1及β=2，使得更細的粒度難以實施。
藉由增加或降低平行作為給定的電晶體之通道結構的相同的鰭部之數目，可以調整例如SNM、WNM、及RNM等利用FinFET的SRAM單元中的各別電晶體的特徵。舉例而言，藉由分別使SRAM單元中的通過閘及降壓電晶體中的鰭部寬度加倍，可調整SRAM的寫入雜訊寬容度及讀取雜訊寬容度。類似地，在「β=1」的SRAM單元中， 以單一鰭部用於各電晶體，而設置電晶體。在「β=2」的SRAM單元中，以二個平行地連接的相同鰭部用於各降壓電晶體，而設置降壓電晶體，但使用單一鰭部以設置連接至降壓電晶體的通過閘，以調整靜態雜訊寬容度。這在開發SRAM單元時提供某設計粒度。但是，例如SNM、WNM及RNM等很多電路參數可以從電路結構的更精細調整得利。
圖21A是簡化的佈局圖，顯示γ=2及α=2之SRAM單元的上視圖。使用鰭部2142及閘導體2151，設置升壓電晶體PUL。使用鰭部2141及閘導體2151，設置第一降壓電晶體PDL1。使用鰭部2145及閘導體2151，設置第二降壓電晶體PDL2。使用鰭部2141及閘導體2152，設置第一通過閘PGL1。使用鰭部2145及閘導體2152，設置第二通過閘PGL2。假定鰭部的寬度WPU、WPD、及WPG具有相同的最小剖面尺寸，結果，γ=WPG/WPU=2以及α=WPD/WPU=2。
圖22是簡化的佈局圖，顯示使用奈米線組作為電晶體的通道結構之四個SRAM單元的上視圖。圖22A是可應用於圖22及23之圖例說明。
四個SRAM單元中的各單元均儲存單一位元資料。如同圖19中對於SRAM單元1900的說明般，四個SRAM單元中的各單元實施第一反向器中的降壓電晶體PDL及升壓電晶體PUL、第二反向器中的降壓電晶體PDR及升壓電晶體PUR、以及通過閘PGL和PGR。相對於垂直線(例如 2215)，SRAM單元2210和2220以鏡像配置，以及，SRAM單元2230和2240以鏡像配置。相對於水平線(例如2225)，SRAM單元2210和2230以鏡像配置，以及，SRAM單元2220和2240以鏡像配置。
在分別的位元單元邊界內，電晶體PDL、PUL、PDR、PUR、PGL、及PGR實施成為奈米線電晶體，所述奈米線電晶體包含交會奈米線組(例如2246)之閘極導體(例如2254)。以水平方向配置的相鄰的SRAM單元(例如2230和2240)共用奈米線組(例如2246)。以垂直方向配置的相鄰的SRAM單元(例如2220和2240)共用閘極導體(例如2254)。互補位元線BL和BL/延伸經過以水平方向配置的相鄰SRAM單元(例如2210和2220、2230和2240)。字線WL、SRAM單元電壓源(例如VDD)、及SRAM單元接地電壓(未顯示)連接至四個SRAM單元中的各單元。
圖23是圖22中所示的SRAM單元2240之放大視圖，顯示更多細節。對於第一反向器，降壓電晶體PDL包含相對於基底的表面水平地配置的第一組奈米線2241且在源極端(例如PDL的S)與汲極端(例如PDL的D)之間平行地連接，所述源極端(例如PDL的S)接著經由包含一或更多金屬層中的金屬導體之連接2262而連接至SRAM單元接地電壓(例如GND)，所述汲極端(例如PDL的D)接著連接至第一反向器的輸出QL。
升壓電晶體PUL包含相對於基底的表面水平地配置的第二組奈米線2242且在汲極端(例如PUL的D)與源極端 (例如PUL的S)之間平行地連接，所述汲極端(例如PUL的D)接著連接至第一反向器的輸出QL，所述源極端(例如PUL的S)接著經由包含一或更多金屬層中的金屬導體之連接2261而連接至SRAM單元電壓源(例如VDD)。升壓電晶體PUL與降壓電晶體PDL的汲極經由包含一或更多金屬層中的金屬導體之連接(未顯示)而耦合在一起。
通過閘PGL包含相對於基底的表面水平地配置的第三組奈米線2243且在第一端與第二端之間平行地連接，第一端接著連接至第一反向器的輸出QL，第二端接著經過BL拾訊點(未顯示)而連接至位元線BL。
第一閘極導體2251在降壓電晶體PDL的源極與汲極端之間交會第一組奈米線中的一或多個奈米線，以及，在升壓電晶體PUL的源極與汲極端之間交會第二組奈米線中的一或多個奈米線。第二閘極導體2252在通過閘PGL的終端之間交會第三組奈米線中的一或多個奈米線。
對於第二反向器，降壓電晶體PDR包含相對於基底的表面水平地配置的第四組奈米線2244且在源極端(例如PDR的S)與汲極端(例如PDR的D)之間平行地連接，所述源極端(例如PDR的S)接著經由包含一或更多金屬層中的金屬導體之連接2272而連接至SRAM單元接地電壓(例如GND)，所述汲極端(例如PDR的D)接著連接至第二反向器的輸出QR。
升壓電晶體PUR包含相對於基底的表面水平地配置的第五組奈米線2245且在汲極端(例如PUR的D)與源極端 (例如PUR的S)之間平行地連接，所述汲極端(例如PUR的D)接著連接至第二反向器的輸出QR，所述源極端(例如PUR的S)接著經由包含一或更多金屬層中的金屬導體之連接2271而連接至SRAM單元電壓源(例如VDD)。升壓電晶體PUR與降壓電晶體PDR的汲極經由包含一或更多金屬層中的金屬導體之連接(未顯示)而耦合在一起。
通過閘PGR包含相對於基底的表面水平地配置的第六組奈米線2246且在第一端與第二端之間平行地連接，第一端接著連接至第二反向器的輸出QR，第二端接著經過BL/拾訊點(未顯示)而連接至位元線BL/。
第三閘極導體2253在降壓電晶體PDR的源極與汲極端之間交會第四組奈米線中的一或多個奈米線，以及，在升壓電晶體PUR的源極與汲極端之間交會第五組奈米線中的一或多個奈米線。第四閘極導體2254在通過閘PGR的終端之間交會第六組奈米線中的一或多個奈米線。
在位置2281，第二反向器的第三閘極導體2253耦合至第一反向器中的升壓電晶體PUL的汲極，在位置2282，第一反向器的第一閘極導體2251耦合至第二反向器中的升壓電晶體PUR的汲極，以致於第一反向器及第二反向器交互耦合。
圖24顯示可以用於SRAM單元中之具有不同的舉例說明的奈米線的數目之奈米線組，如同參考圖22及23所述般，SRAM單元利用奈米線作為用於電晶體的通道結構。舉例而言，組2410、2420、及2430分別具有6條、 5條、及3條奈米線。
舉例而言，為了微調讀取雜訊寬容度，用於降壓電晶體PDL中的第一組奈米線包含第一數目的奈米線，用於升壓電晶體PUL中的第二組奈米線包含第二數目的奈米線，其中，第二數目與第一數目不同。用於降壓電晶體PDR中的第四組奈米線包含第一數目的奈米線，用於升壓電晶體PUR中的第五組奈米線包含第二數目的奈米線，其中，第二數目與第一數目不同。
舉例而言，為了微調靜態雜訊寬容度，用於降壓電晶體PDL中的第一組奈米線包含第一數目的奈米線，用於通過閘PGL中的第三組奈米線包含第二數目的奈米線，其中，第二數目與第一數目不同。用於降壓電晶體PDR中的第四組奈米線包含第一數目的奈米線，用於通過閘PGR中的第六組奈米線包含第二數目的奈米線，其中，第二數目與第一數目不同。
舉例而言，為了微調寫入雜訊寬容度，用於升壓電晶體PUL中的第二組奈米線包含第一數目的奈米線，用於通過閘PGL中的第三組奈米線包含第二數目的奈米線，其中，第二數目與第一數目不同。用於升壓電晶體PUR中的第五組奈米線包含第一數目的奈米線，用於通過閘PGR中的第五組奈米線包含第二數目的奈米線，其中，第二數目與第一數目不同。
在對應的閘極導體與奈米線的交會點，第一、第二、第三、第四、第五、及第六組中的奈米線具有正交於奈米 線的縱軸之寬度及高度，且寬度等於或是大於高度的二倍。
在與由各奈米線堆疊中較少數目的奈米線配置的高密度SRAM單元相同的面積中，增加奈米線堆疊的奈米線數目，以配置高性能SRAM單元。
圖25是簡化的佈局圖，顯示使用包含配置作為位元線的複數個奈米線之導體的四個SRAM單元的上視圖。圖25A是可應用於圖25、26及27之圖例說明。在圖25中類似的元件通常以圖22中類似的代號表示。
在圖22中說明的圖25中的類似元件包含四個SRAM單元中的各單元中之第一反向器中的降壓電晶體PDL以及升壓電晶體PUL、第二反向器中的降壓電晶體PDR以及升壓電晶體PUR、以及通過閘PGL和PGR。類似的元件也包含配置作為用於電晶體的通道結構之奈米線組(例如2246)、以及交會奈米線組的閘極導體(例如2254)。字線WL、SRAM單元電壓源(例如VDD)、及SRAM單元接地電壓(未顯示)連接至四個SRAM單元中的各單元。對於圖25，將不重複類似元件的有關說明。
包含複數個平行配置的奈米線之導體可以連接SRAM單元的互連終端。複數個奈米線包含相對於基底表面水平地配置的區段。複數個奈米線包含配置在具有一些層的堆疊中的奈米線。複數個奈米線包含配置在複數個堆疊中的奈米線。
導體中的奈米線可以是重度摻雜的。在複數個奈米線 中的奈米線包含具有小於10奈米的最小尺寸之奈米線。
如圖25的實例所示般，導體可以配置成為互補的位元線BL和BL/(例如2510、2520、2530、2540)。特別地，成對的互補位元線BL和BL/(例如2510和2520)可以延伸經過水平方向設置的相鄰SRAM單元(例如2210及2220、2230及2240)。對於配置作為位元線BL或BL/的導體，在堆疊中層的數目及複數個堆疊中堆疊的數目可以由位元線的電流載送要求決定。
SRAM單元的互連終端包含以雙圓圈標示的BL拾訊點(例如2545)以及BL/拾訊點(例如2535)，經由BL拾訊點(例如2545)，位元線BL連接至SRAM單元2230及2240中的通過閘PGL，經由BL/拾訊點(例如2535)，位元線BL/連接至SRAM單元2240中的通過閘PGR及右方水平相鄰的SRAM單元(未顯示)。雖然在圖25的實例中，為了簡明起見，BL拾訊點及BL/拾訊點顯示為未由分別的位元線BL和BL/遮蓋，但是，在真實的佈局中，位元線BL和BL/可配置在BL拾訊點及BL/拾訊點之上。
類似地，SRAM單元的互連終端包含BL拾訊點(例如2515)以及BL/拾訊點(例如2525)，經由BL拾訊點(例如2515)，位元線BL連接至SRAM單元2210及2220中的通過閘PGL，經由BL/拾訊點(例如2525)，位元線BL/連接至SRAM單元2210中的通過閘PGR及左方水平相鄰的SRAM單元(未顯示)。
圖26是簡化的佈局圖，顯示使用包含配置作為位元 線的複數個奈米線之導體的十六個SRAM單元的上視圖。圖26中的SRAM單元的方向是從圖25中的SRAM單元旋轉90度。如圖26的實例所示，位元線BL和BL/延伸經過垂直方向上相鄰的SRAM單元，以及，各拾訊點(例如圖25的2545)將位元線(例如BL)連接至上方通過閘(例如，電晶體2240中的PGL)以及拾訊點下方的另一通過閘(例如圖22中的SRAM單元2230中的PGL)。雖然在圖26的實例中，為了簡明起見，BL拾訊點及BL/拾訊點顯示為未由分別的位元線BL和BL/遮蓋，但是，在真實的佈局中，位元線BL和BL/可配置在BL拾訊點及BL/拾訊點之上。
圖27是簡化的佈局圖，顯示使用包含配置作為字線的複數個奈米線之導體的十六個SRAM單元的上視圖。圖27中的SRAM單元的定向是從圖25中的SRAM單元旋轉90度。如圖27的實例所示，字線WL1、WL2、WL3、WL4、WL7及WL8在水平方向上延伸經過相鄰的SRAM單元。WL5和WL6未顯示以露出字線之下的結構。在字線上由單圓圈標示的接點(例如2710)將字線(例如WL1)連接至閘極導體(例如圖22中的2254)，閘極導體(例如圖22中的2254)接著連接至通過閘的閘極(例如圖22中的SRAM單元2240中的PGR)。
圖28是簡化的佈局圖，顯示使用垂直場效電晶體(VFET)之SRAM單元的上視圖。圖28A是可應用於圖28及29之圖例說明。
SRAM單元儲存單位元資料。如同有關圖19中的SRAM單元100的說明所述般，SRAM單元包含第一反向器中的降壓電晶體PDL以及升壓電晶體PUL、第二反向器中的降壓電晶體PDR以及升壓電晶體PUR、以及通過閘極PGL和PGR。電晶體PDL、PUL、PDR、PUR、PGL、及PGR實施成為VFET。
如圖28的實例中所示般，以5軌設置SRAM單元，從上至下，5軌為接地電壓導體2841、位元線BL 2831、電壓源導體2851、位元線BL/2832、及接地電壓導體2842。接地電壓導體2841及2842連接至電晶體PDL和PDR，而電壓源導體2851連接至電晶體PUL和PDR。
用於連接位元線BL和BL/經過通過閘而至電晶體的汲極之存取點使用分別的軌以及加上接地電壓和電壓源導體使用的軌道。各存取點包含垂直奈米線組。舉例而言，在位置2815的存取點將位元線BL/2832經過通過閘PGR而連接至電晶體PDR及PUR。雖然僅有一存取點(例如在2815)被用以連接軌道中的位元線(例如BL/)，在無垂直電晶體配置於相同的軌中的情形中，軌道被浪費。結果，連接至位元線BL和BL/的存取點防止4個垂直電晶體被配置在2812、2813、2814、及2815，增加SRAM單元的面積。
在垂直於顯示佈局的上視圖之平面的方向上，實施成為VFET的電晶體PDL、PUL、PDR、PUR、PGL、及PGR。位元線BL和BL/(例如2831和2832)、接地電壓 導體(例如2841和2842)、及電壓源導體(例如2851)配置在表面。
對於第一反向器，位元線BL(例如2831)連接至通過閘PGL的第一端，電晶體PUL和PDL的汲極連接至在底部的通過閘PGL的第二端，電晶體PDL的源極連接至接地電壓導體(例如2841)，電晶體PUL的源極連接至電壓源導體(例如2851)。
對於第二反向器，位元線BL(例如2832)連接至通過閘PGR的第一端，電晶體PDR的源極連接至接地電壓導體(例如2842)，電晶體PUR的源極連接至電壓源導體(例如2851)，以及電晶體PUR和PDR的汲極連接至在底部的通過閘PGR的第二端。字線2820連接至通過閘PGL和PGR的閘極。
圖29是簡化的佈局圖，顯示使用包含配置作為位元線的複數個經過摻雜的水平奈米線之導體的二個SRAM單元的上視圖。圖29A是應用於圖29的圖例。於下說明SRAM單元2991，SRAM單元2991代表SRAM陣列中的SRAM單元，包含SRAM單元2992。
如圖29的實例中所示般，以3軌疊設置二SRAM單元中的各單元(例如2991,2992)，與如圖28中所示之以5軌設置的SRAM單元相比較。結果，由於不需要圖28中所示的用於存取點之2軌，所以，如圖29中所示的SRAM單元可以節省約40%的單元面積。減少40%的單元面積導致較短的位元線，以及較小和較快的SRAM陣列。
二SRAM單元中的各單元儲存單位元資料。如圖19中的SRAM單元1900有關的說明所述般，二SRAM單元中的各單元包含第一反向器中的降壓電晶體PDL和升壓電晶體PUL、第二反向器中的降壓電晶體PDR和升壓電晶體PUR、以及通過閘PGL和PGR。電晶體PDL、PUL、PDR、PUR、PGL、及PGR實施成VFET。
在垂直於顯示佈局的上視圖之平面的垂直方向上，實施成為VFET的電晶體PDL、PUL、PDR、PUR、PGL、及PGR配置在表面與底部之間。接地電壓導體(例如2941和2942)、及電壓源導體(例如2951)配置在表面。
包含複數個經過摻雜的水平奈米線之導體配置成在電晶體下方的底部之互補的位元線BL和BL/。在複數個經過摻雜的水平奈米線中的奈米線包含具有小於10奈米的最小尺寸。位元線BL和BL/延伸經過在平行於字線(例如2920)或正交於電壓源導體和接地電壓導體(例如2941、2942、2951)之方向上配置的相鄰SRAM單元(例如2991、2992)。對於配置作為位元線BL或BL/的導體，在堆疊中的層的數目及在複數個堆疊中的堆疊數目可由位元線的電流載送要求決定。
對於第一反向器，位元線BL(例如2931)連接至通過閘PGL的第一端，電晶體PUL和PDL的汲極連接至在底部的通過閘PGL的第二端，電晶體PDL的源極連接至接地電壓導體(例如2941)，電晶體PUL的源極連接至電壓源導體(例如2951)。
對於第二反向器，位元線BL(例如2932)連接至通過閘PGR的第一端，電晶體PUR和PDR的汲極連接至在底部的通過閘PGR的第二端，電晶體PDR的源極連接至接地電壓導體(例如2942)，以及電晶體PUR的源極連接至電壓源導體(例如2951)。字線2920連接至通過閘PGL和PGR的閘極。
圖22至29中所示的一般地或更具體地於此揭示之奈米線電路結構的替代實施，可以使用2D材料條以取代奈米線。
圖30顯示說明的積體電路設計流程之簡化表示。藉由此處所有的流程，將瞭解圖30的很多步驟可以相結合、平行執行或是以不同順序執行，而不影響達成的功能。在某些情形中，僅有作某些其它改變，步驟的重配置將取得相同結果，在其它情形中，僅有滿足某些條件，步驟的重配置將取得相同結果。
在高階，圖30的處理始於產品概念(方塊3000)，以及以EDA(電子設計自動化)軟體設計處理實現產品概念(方塊3010)。當設計最終化時，執行製造處理(方塊3050)及封裝和組裝處理(方塊3060)，最後造成完成的積體電路晶片(結果3070)。
EDA軟體設計處理(方塊3010)事實上由多個步驟3012-3030構成，為了簡明起見，以直線方式顯示這些步驟。在真實的積體電路設計處理中，特定設計可能必須回溯經過這些步驟直到通過某些測試為止。類似地，在任何 真實的設計處理中，這些步驟以不同次序及結合發生。因此，藉由背景及一般說明而非用於特定積體電路之特定的、或建議的設計流程，提供此說明。
現在將提供EDA軟體設計處理的組件步驟(方塊3010)的簡單說明。
系統設計(方塊3012)：設計者說明他們要實施的功能，它們執行若是...又怎樣(what=if)計劃以使功能精緻化；檢查成本、等等。在此階段發生硬體-軟體架構選擇。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品實例包含Model Architect、Saber、System Studio、及Design Ware®產品。
邏輯設計及功能驗證(方塊3014)：在此階段，撰寫用於系統中的模組之高階說明語言(HDL)碼，例如VHDL或Verilog碼，以及，檢查設計的功能準確性。更具體而言，檢查設計以確保其產生正確的輸出，以回應特定輸入刺激。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品實例包含VCS、VERA、Design Ware®、Magellan、Formality、ESP、及LEDA產品。
用於測試之合成及設計(方塊3016)：此處，VHDL/Verilog轉譯成網路連線表(netlist)。為了標的技術，將網路連線表最佳化。此外，進行測試設計及實施，允許檢查完成的晶片。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品實例包含Design Compiler®、Physical Compiler、Test Compiler、Power Compiler、 FPGA Compiler、TetraMAX、及DesignWare®產品。在此階段將使用奈米線或2D材料條單元的設計最佳化。
網路連線表驗證(方塊3018)：在此步驟，為了時序限制以及與VHDL/Verilog原始碼的對應性，而檢查網路連線表。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品實例包含Formality、PrimeTime、及VCS產品。
設計計劃(方塊3020)：此處，為了時序及頂級路由，建構及分析用於晶片的整個工作面積計劃。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品實例包含Astro及IC Compiler產品。在此階段進行奈米線式、及/或2D材料條式單元選取、佈局及最佳化。
實體實施(方塊3022)：在此步驟，進行配置(電路元件的定位)及路線安排(電路元件的連接)。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品實例包含AstroRail、Primetime、及Star RC/XT產品。舉例而言，使用根據此處所述的奈米線單元佈局及結構之奈米線單元，以在此階段實施或最佳化奈米線式、及/或2D材料條式、單元佈局、映射及互連配置。
分析及取出(方塊3024)：在此步驟，在電晶體等級驗證電路功能：這接著允許若是...又怎樣精緻化。在此階段可使用之可從Synopsys公司取得的EDA軟體產品實例包含Custom Designer、AstroRail、PrimeRail、Primetime、及Star RC/XT產品。
實體驗證(方塊3026)：在此階段，執行各種檢查功能以確保對於下述的校正：製造、電議題、微影議題、及電路。在此階段可使用之可從Synopsys公司取得的EDA軟體產品實例包含Hercules產品。
投片試產(tape-out)(方塊3027)：此階段提供用於微影用途的掩罩生產的「投片試產(tape-out)」資料，以產生完成的晶片。在此階段可使用之可從Synopsys公司取得的EDA軟體產品實例包含CATS(R)系列產品。
解析度強化(方塊3028)：此階段涉及佈局的幾何操縱以增進設計的製造力。在此階段可使用之可從Synopsys公司取得的EDA軟體產品實例包含Proteus/Progen、ProteusAF、及PSMGen產品。
掩罩製備(方塊3030)：此階段包含掩罩資料製備及掩罩本身的寫入。在此階段可使用之可從Synopsys公司取得的EDA軟體產品實例包含CATS(R)系列產品。
在上述階段中之一或更多階段期間，包含例如階段3016至3022及3030中之一或更多階段，使用此處所述的奈米線單元及2D材料條單元技術之實施例。而且，奈米線單元及2D材料條單元技術提供能夠實施工程變更單ECO之彈性，包含設計驗證階段期間單元尺寸的修改。
圖31A、31B、及31C是適合技術實施例以及電路設計和技術的電路實施例使用之電腦系統的簡化方塊圖。電腦系統3110典型地包含至少一處理器3114，至少一處理器3114經由匯流排子系統3112而與多個週邊裝置通訊。 這些週邊裝置包含包括記憶體子系統3126和檔案儲存子系統3128之儲存子系統3124、使用者介面輸入裝置3122、使用者介面輸出裝置3120、及網路介面子系統3116。輸入及輸出裝置允許使用者與電腦系統3110互動。網路介面子系統3116提供包含對通訊網路3118的介面等介面給外部網路，以及經由通訊網路3118而耦合至其它電腦系統中的對應介面裝置。通訊網路3118包括很多互連的電腦系統及通訊鏈路。這些通訊鏈路可為有線鏈路、光學鏈路、無線鏈路、或是用於資訊通訊的任何其它機制。雖然在一實施例中，通訊網路3118是網際網路，但是，通訊網路3118可為任何適當的電腦網路。
使用者介面輸入裝置3122包含鍵盤、例如滑鼠、軌跡球、觸控墊、或是圖形板等指標裝置、掃描器、整合於顯示器中的觸控螢幕、例如語音辨認系統等音頻輸入裝置、麥克風、及其它型式的輸入裝置。一般而言，使用「輸入裝置」一詞是包含輸入資訊至電腦系統3110中或通訊網路3118中的所有可能型式的裝置及方式。
使用者介面輸出裝置3120包含顯示子系統、印表機、傳真機、或例如音頻輸出裝置等非視覺顯示器。顯示子系統包含陰極射線管(CRT)、例如液晶顯示器(LCD)等平板裝置、投影裝置、或是用於產生可見影像的某些其它機構。顯示子系統也提供例如經由音頻輸出裝置之非視覺顯示。一般而言，使用「輸出裝置」一詞以包含所有可能型式的裝置及方式，從電腦系統3110輸出資 訊至使用者或是至另一機器或電腦系統。
儲存子系統3124儲存基本程式及資料構成，所述基本程式及資料構成提供此處某些或全部所述的EDA工具之功能、以及應用於庫的單元開發及使用庫的實體及邏輯設計之工具，EDA工具包含奈米線單元庫，在奈米線單元庫中，至少一單元指明利用此處所述的垂直及/或水平的奈米線及/或2D材料條之平行地連接組的電路實施。這些軟體模組通常由處理器3114執行。
記憶體子系統3126典型地包含複數個記憶體，記憶體包括程式執行期間用於指令及資料儲存的主隨機存取記憶體(RAM)3130、以及儲存固定指令的唯讀記憶體(ROM)3132。檔案儲存子系統3128提供用於程式及資料檔案的持久儲存，以及，包含硬碟機、磁碟機與伴隨的相關可移除媒體、唯讀光碟(CD-ROM)機、光學驅動器、或可移除媒體匣。實施某些實施例的功能之資料庫及模組可由檔案儲存子系統3128儲存。
匯流排子系統3112提供使電腦系統3110的各種組件及子系統如所需地彼此通訊之機構。雖然匯流排子系統3112顯示為單一匯流排，但是，匯流排子系統的替代實施例可以使用多個匯流排。
電腦系統3110本身可為任何型式，包含個人電腦、可攜式電腦、工作站、電腦終端、網路電腦、電視機、大型電腦、或是任何其它資料處理系統或使用者裝置。由於電腦及網路的持續變化的本質，圖31A中所述的電腦系統
3110的說明僅作為說明較佳實施例的特定實例。具有比圖31A中所示的電腦系統更多或更少的組件之電腦系統3110的很多其它配置是可能的。
圖31B顯示例如與檔案儲存子系統3128相關連及/或與網路介面子系統3116相關連的非暫時的電腦可讀取的資料儲存媒體等記憶體3140，其包含資料結構，所述資料結構指定包含來自奈米線及/或2D材料條單元庫的單元、或如下詳述之其它奈米線單元式或2D材料條式單元之電路設計。在其它實施例中，記憶體3140儲存單元庫，單元庫包含使用彈性的奈米線及/或2D材料條式單元結構而實施的單元。記憶體3140可為硬碟機、磁碟機、CD-ROM、光學媒體、可移式媒體匣、或是以依電性或非依電性形式儲存電腦可讀取的資料之其它媒體。記憶體3140顯示為儲存電路設計3180，舉例而言，電路設計3180包含實施單元或巨胞之電路的幾何特點的說明，所述單元或巨胞包含由此處所述的奈米線技術所產生之一或更多奈米線區單元。
圖31C是方塊圖，代表由所述技術產生的積體電路3190，積體電路3190包含一或更多奈米線單元、一或更多2D材料條單元、及/或選自奈米線單元庫的單元。
圖32是用於設計用於單元庫之奈米線或2D材料單元的簡化流程圖。舉例而言，以單元設計者使用的互動式軟體工具執行方法，以產生單元庫。可依特定設計所需，修改步驟的次序。根據簡化的流程圖，選取要包含在單元庫 中的基本單元(3200)。此基本單元可為如上所述的反向器、正反器、邏輯閘、邏輯區或其它單元結構。基本單元由例如圖3A-3B、或4A-4B之配置組成，其中，在根據一或多個目標製造處理可利用的參數組內，p通道奈米線或2D材料條的列的數目、p通道奈米線或2D材料條的層的數目、n通道奈米線或2D材料條的列的數目、以及n通道奈米線或2D材料條的層的數目是可選取的參數。
在其它實例中，使用者可以指明單元特徵，例如處於開啟狀態的電晶體的電導、或是單元的驅動能力。設計工具可以使用使用者指定的特徵以決定單元特點，單元特點包含p通道奈米線或2D材料條的列及層的數目、以及n通道奈米線或2D材料條的列及層的數目。使用者輸入可以指明或提供用以決定例如包含閘尺寸等其它特點、以及與單元中的物件的位置及形狀有關的特點(例如單元邊界、電力導體的寬度及位置、閘、主動區)等等之輸入(3201)。
基本單元輸入包括finFET單元的規格、以及基本單元中鰭部的配置、及包含鰭部的電晶體可以用以決定p通道奈米線或2D材料條的列的數目、p通道奈米線或2D材料條的層的數目、n通道奈米線或2D材料條的列的數目、以及n通道奈米線或2D材料條的層的數目，其為根據一或多個目標製造處理而可取得的參數組內之可選參數。在本實施例中，處理將具有特定電晶體的電路轉換成轉換電路，所述特定電晶體具有包括複數個並行地配置的 鰭部之通道，轉換電路以轉換電晶體取代特定電晶體，所述轉換電晶體具有包括複數個平行地配置的奈米線或2D材料條堆疊的通道，而利用使用如此處所述的奈米線或2D材料條所提供的電路調諧的粒度之優點。
然後，指定圖型化閘極導體層而以列形成覆蓋將用於單元中電晶體的奈米線組的列中的閘極(3202)。然後，圖型化導體層被指定，以建立適當的互連，較佳地包含具有以行配置之導體的層、以及具有以列配置之導體的層(3203)。複數個圖型化導體層包含電力導體。然後，指定層間連接，以定位一或更多圖型化導體層中奈米線或2D材料條、閘極導體、奈米線互連或2D材料條互連及導體之間的連接(3204)。
產生用於單元庫中的登錄之機器可讀取的規格的處理包含執行取出處理以界定電路的實體特徵及行為，例如延遲、輸入及輸出電容、增益、面積等等時序參數。使用例如參考圖29所述的那些電子設計自動化工具，執行取出處理(3205)。在此方法中產生的規格包括以使用開放架構系統交換標準OASIS或圖形資料系統GDS II格式檔案之可執行的檔案實施的佈局檔案，佈局檔案代表包含奈米線或2D材料條之元件的指定的幾何形狀。規格包含可執行的自由時序檔案格式(.lib)或任何電腦可執行的格式之時序檔案。使用規格以產生用於單元庫的登錄並將其儲存於電腦可讀取的記憶體中，其中，登錄包含電腦可讀取的規格。
然後，指定的單元接著儲存為在用於積體電路設計的單元庫中的登錄(3206)。在單元庫中登錄的規格是可由運行佈置處理的電腦執行，所述電腦執行佈置處理而控制電路與其它電路或組件的實體佈置。
如此，在本說明的脈絡中機器可讀取的電路規格包含例如階層配置等元件的功能配置、及符合應用程式者介面(API)的配置，這些配置是用於從網路連線表對映單元之工具、用於佈置及路由的工具，用於最佳化的工具及/或將涉及積體電路生產及利用電路的積體電路設計之其它工具在執行時所需的。
重複處理以界定大量電路作為積體電路中的基本組件。電路的規格可用以產生包含實施不同的功能及性能規格之大量單元的單元庫。此外，實施單元庫，其中，複數個登錄指明共同電路配置的實施，例如圖10B中所示的NAND閘電路。指明使用奈米線或2D材料條的共同NAND閘電路之各登錄在用於特定電晶體或是用於特定互連的奈米線或2D材料條的數目上不同。舉例而言，在圖10B的電路配置中特定的電晶體633在單元庫中的一登錄中具有九條奈米線的組，以及，在單元庫中的另一登錄中具有十條奈米線的組。
圖33是用於代表設計自動化處理的流程圖，其可實施成由例如圖31A、31B、31C表示的系統所執行的邏輯，包含如此處所述之具有使用此處所述的至少一奈米線單元及/或2D材料條單元實施的單元之奈米線或2D材料 條單元庫。根據處理的第一步驟，例如網路連線表等界定電路說明的資料結構通過資料處理系統(3300)。儲存在資料庫中或與資料處理系統耦合之其它電腦可讀取的媒體中的單元庫包含如此處所述的奈米線或2D材料條單元，所述單元庫由資料處理系統存取，以及被用以使庫中的單元與電路說明的元件相匹配(3301)。根據其它組件及電路、及根據關於其它組件及電路的評估，使用單元庫中可執行的結構及時序規格，執行時序分析(3302)。接著配置匹配的單元以及安排其用於積體電路佈局的路徑(3303)。接著，執行設計驗證及測試(3304)。最後，修改奈米線單元以最佳化用於電路的時序或是電力規格(3305)。奈米線或2D材料條單元的修改包括造成圖型化導體層中的導體改變、以及層間連接器的圖型改變之掩罩改變，以改變特定電晶體中使用的奈米線或2D材料條的數目。在某些情形中完成這些改變，而不改變單元所佔據的積體電路上的面積。
上述奈米線或2D材料條單元架構可以用以產生包括複數個符合不同功能規格之奈米線或2D材料條單元之彈性庫。
一般而言，使用此處所述的架構，能夠產生奈米線或2D材料條單元彈性庫。在此庫中，標準單元由「軟巨集」組成，「軟巨集」對於它們的基本元件的實施時使用的奈米線的準確數目、或是準確位置具有一些彈性。不似平面CMOS結構，在如此處所述的奈米線或2D材料條單 元架構中，用於單元的修改或調整的粒度是整個電晶體，粒度可為單一奈米線或2D材料條。
庫包括複數個奈米線或2D材料條單元，其利用單元中可取得的奈米線或2D材料條選項的子集合，留下空間，用於佈置時不需要改變單元耗費的佈局面積之最佳化程序。
下述表格提供具有複數個登錄的奈米線單元庫的組織。替代實施例在庫中包含2D材料條單元。包含於電腦可讀取的形式之登錄中的某些資訊顯示於表格中。
在上述表格表示的單元庫中，有用於包含NAND-1及NAND-2的NAND單元的登錄集。在指明NAND單元的登錄集中的登錄指明功能電路，功能電路共同具有用於NAND單元的電路配置。在指明具有共同電路配置的功能電路之集合中的登錄指明以相同方式互連的相同數目的電晶體的互連。這些登錄可如此處所述般在特定電晶體中所使用的平行的奈米線或2D材料條的數目上不同。因此，對於登錄NAND-1，被指明的n通道電晶體T1具有包含以各三層的三堆疊配置的九條平行奈米線的通道。被指明的p通道電晶體T2具有包含以各三層的四堆疊配置的12條平行奈米線的通道。被指明的n通道電晶體T3具有包含以各三層的二堆疊配置之6條平行奈米線的通道。對於登錄NAND-2，被指明的n通道電晶體T1具有包含以各五層的二堆疊配置之10條平行奈米線的通道。被指明的p通道電晶體T2具有包含以各六層的二堆疊配置之12條平行奈米線的通道。被指明的n通道電晶體T3具有包含以各二層的四堆疊配置之8條平行奈米線的通道，以及，其中，四堆疊中之一的奈米線由寬度是高度的二倍(「2X寬度」)之奈米線組成。用於特定單元的一組登錄中的複數個登錄在特定電晶體的通道中平行的奈米線或2D材料條的數目上不同。替代地，在用於特定單元的一組登錄中的複數個登錄在單元內特定互連中使用的平行的奈米線或2D材料條的數目上不同。
登錄包含指明電路的實體實施之結構特點之電腦可讀 取的參數，例如用於使用例如GDS II等電腦程式語言實施之電路結構中的各材料層之結構元件的幾何佈局檔案。
登錄也包含電腦可讀參數，其指明用以當以其它電路或組件佈置時模擬電路的實體實施之時序特徵之參數。舉例而言，單元包含自由時序檔案(亦即，.lib檔案)，其含有與單元有關之電腦可讀取的時序、延遲及功率參數。使用指明單元的結構特點之機器可讀取的參數，在各式各樣的條件下，進行單元之SPICE(積體電路為主的模擬程式)模擬，可以取得這些時序參數。根據例如網路連線表等由使用者提供以滿足電路設計中的元件之性能規格，選取單元庫中的登錄。
而且，登錄可以界定或被用以界定用於各單元或巨胞以及具有單元或巨胞的電路之微影術遮罩層。規格接著由電腦程式使用，用以產生用於實施被選取用於電路設計的單元或巨胞的製程之遮罩組。
因此，登錄具有執行佈置處理而控制電路與其它電路或組件的實體佈置之電腦的結果之功能控制。根據單元與其它組件之間互連的電容以及近接其它單元之假設，佈置處理利用登錄以評估登錄指明的單元的面積及時序表現。佈置處理利用此評估而作出單元與電路設計的其它單元之佈置，以用於決定最後佈置及單元之間的互連路由之迭代處理中。
由表格表示的單元庫包含指明NOR單元的一組登錄以及指明緩衝器或反向器的一組登錄。在NOR單元組中 的登錄共同具有相同的電路配置，其中，差異在於單元內各式各樣的組件中使用的平行的奈米線之數目。類似地，在緩衝器或反向器單元組中的登錄共同具有相同的電路配置，其中，差異在於單元內各式各樣的組件中使用的平行的奈米線或2D材料條之數目。
單元庫也包含指明SRAM巨胞的登錄，其中，巨胞由複數個單位單元及單位單元之間的連接組成。對於SRAM巨集單元，單位單元可為六個電晶體記憶體元件。為了最佳化單位單元的性能，可以調諧單位單元內各式各樣的電晶體中使用的奈米線或2D材料條的數目。SRAM巨胞在用於單位單元之間的連接的位元線之形式上不同。因此，SRAM陣列巨胞可以指明與水平奈米線電晶體互連的圖型化金屬層作為位元線。如同上述單元的說明所述般，佈置處理可以利用巨胞的、以及巨胞的單位單元的結構及時序參數。
雖然參考上述詳細說明之較佳實施例及實例，揭示本發明，但是，須瞭解，這些實例僅是用於說明而非限定。習於此技藝者可以容易想到修改及結合，這些修改及結合是在本發明的精神及後附申請專利範圍的範圍之內。
210‧‧‧接地軌
220‧‧‧NMOS區
221、222、231、232、233‧‧‧奈米線堆疊
230‧‧‧PMOS區
240‧‧‧電力軌
250‧‧‧閘極導體
260‧‧‧絕緣體層
270‧‧‧半導體基底
291‧‧‧第一端
292‧‧‧第二端
293‧‧‧第三端
NMOS、PMOS‧‧‧電晶體
VDD‧‧‧電壓源
S/D‧‧‧源極
D/S‧‧‧汲極區

Claims (31)

  1. 一種電腦系統，用以處理電路設計的電腦實施的表示，該電腦系統包括：處理器及耦合至該處理器的記憶體，該記憶體儲存可由該處理器執行的指令、包含從單元庫選取單元之指令；該單元庫包含用於複數個單元的登錄，在該單元庫中的登錄包含依電腦可執行的語言之特定胞的規格；以及該單元庫中的至少一登錄包括電路的時序參數及實體結構的規格，該電路包含第一電晶體及第二電晶體，該第一電晶體具有包括平行地配置的第一組奈米線或2D材料條的通道以及具有第一數目的構件，該第二電晶體具有包括平行地配置的第二組奈米線或2D材料條的通道以及具有第二數目的構件，該第一數目與該第二數目不同。
  2. 如申請專利範圍第1項之電腦系統，其中，該第一組奈米線或2D材料條相對於基底的表面水平地配置，以及，該第二組奈米線或2D材料條相對於該基底的該表面水平地配置。
  3. 如申請專利範圍第1項之電腦系統，包含與該第一組奈米線或2D材料條交會的閘以及與該第二組奈米線或2D材料條交會的閘。
  4. 如申請專利範圍第1項之電腦系統，其中，該第一電晶體配置成用於n通道操作，以及，該第二電晶體配置成用於p通道操作。
  5. 如申請專利範圍第1項之電腦系統，其中，該第 一組奈米線或2D材料條包含配置於第一堆疊中的奈米線或2D材料條，以及，該第二組奈米線或2D材料條包含配置於第二堆疊中的奈米線或2D材料條，該第二堆疊與該第一堆疊包含的奈米線或2D材料條的數目是不相同的。
  6. 如申請專利範圍第1項之電腦系統，其中，該第一組奈米線或2D材料條包含配置於第一複數個堆疊中的奈米線或2D材料條，以及，該第二組奈米線或2D材料條包含配置於第二複數個堆疊中的奈米線或2D材料條，該第二複數個堆疊與該第一複數個堆疊包含的堆疊的數目是不相同的。
  7. 如申請專利範圍第1項之電腦系統，其中，在該組中的奈米線或2D材料條包含具有小於10奈米的最小尺寸的奈米線。
  8. 如申請專利範圍第1項之電腦系統，其中，該組中的奈米線或2D材料條在閘極導體與奈米線或2D材料條的交會點處具有與該奈米線的縱軸正交的寬度及高度，且該寬度等於或大於該高度的二倍。
  9. 如申請專利範圍第7項之電腦系統，其中，該第一電晶體配置成用於n通道操作，以及，該第二電晶體配置成用於p通道操作，以及，其中，該第一組奈米線或2D材料條包含配置於單一堆疊中的奈米線或2D材料條，以及，該第二組奈米線或2D材料條包含配置於單一堆疊中的奈米線或2D材料條，該第二組奈米線或2D材料條 與該第一組奈米線或2D材料條具有的層的數目是不相同的。
  10. 如申請專利範圍第1項之電腦系統，其中：該些指令又包含邏輯以利用該至少一登錄中的規格以決定該單元的實體佈置。
  11. 如申請專利範圍第1項之電腦系統，其中，該單元庫包含指定共同具有一電路配置的多個電路之一組登錄，以及，其中，在該組登錄中的第一登錄指明該電路配置中的特定電晶體為包含第一指定數目的平行配置之奈米線或2D材料條，以及，在該組登錄中的第二登錄指明該電路配置中的該特定電晶體為包含第二指定數目的平行配置之奈米線或2D材料條，該第二指定數目與該第一指定數目不同。
  12. 一種電腦程式產品，包括：記憶體裝置，具有儲存其上的機器可讀取的單元規格，該單元規格包含指明電路的實體實施之結構特點的電腦可讀取的參數，該電路包含：第一電晶體，具有包括平行地配置的第一組奈米線或2D材料條的通道以及具有第一數目的構件，以及第二電晶體具有包括平行地配置的第二組奈米線或2D材料條的通道以及具有第二數目的構件，該第一數目與該第二數目不同。
  13. 如申請專利範圍第12項之電腦程式產品，其中，該第一組奈米線或2D材料條相對於基底的表面水平 地配置，以及，該第二組奈米線或2D材料條相對於該基底的該表面水平地配置。
  14. 如申請專利範圍第12項之電腦程式產品，包含與該第一組奈米線或2D材料條交會的閘以及與該第二組奈米線或2D材料條交會的閘。
  15. 如申請專利範圍第12項之電腦程式產品，其中，該第一電晶體配置成用於n通道操作，以及，該第二電晶體配置成用於p通道操作。
  16. 如申請專利範圍第12項之電腦程式產品，其中，該第一組奈米線或2D材料條包含配置於第一堆疊中的奈米線或2D材料條，以及，該第二組奈米線或2D材料條包含配置於第二堆疊中的奈米線或2D材料條，該第二堆疊與該第一堆疊包含的奈米線或2D材料條的數目是不相同的。
  17. 如申請專利範圍第12項之電腦程式產品，其中，該第一組奈米線或2D材料條包含配置於第一複數個堆疊中的奈米線或2D材料條，以及，該第二組奈米線或2D材料條包含配置於第二複數個堆疊中的奈米線或2D材料條，該第二複數個堆疊與該第一複數個堆疊包含的堆疊的數目是不相同的。
  18. 如申請專利範圍第12項之電腦程式產品，其中，在該組中的奈米線或2D材料條包含具有小於10奈米的最小尺寸的奈米線。
  19. 如申請專利範圍第12項之電腦程式產品，其 中，該第一及第二組中的奈米線或2D材料條在閘極與奈米線或2D材料條的交會點處具有與該奈米線的縱軸正交的寬度及高度，且該寬度等於或大於該高度的二倍。
  20. 如申請專利範圍第19項之電腦程式產品，其中，該第一電晶體配置成用於n通道操作，以及，該第二電晶體配置成用於p通道操作，以及，其中，該第一組奈米線或2D材料條包含配置於單一堆疊中的奈米線或2D材料條，以及，該第二組奈米線或2D材料條包含配置於單一堆疊中的奈米線或2D材料條，該第二組奈米線或2D材料條與該第一組奈米線或2D材料條具有的層的數目是不相同的。
  21. 一種電腦程式產品，包括：記憶體裝置，具有儲存於其上的機器可讀取的單元庫規格，該單元庫規格包含用於複數個單元的複數個登錄，在該單元庫中的複數個登錄包含指明電路的實體實施之結構特點的電腦可讀取的參數，該規格可由運行佈置處理的電腦所執行以控制該電路與其它電路或組件的實體佈置，其中：該單元庫包含指定共同具有一電路配置及功能的多個電路之一組登錄，以及，其中，在該組登錄中的第一登錄指明該電路配置中的特定電晶體為包含第一指定數目的平行配置之奈米線或2D材料條，以及，在該組登錄中的第二登錄指明該電路配置中的該特定電晶體為包含第二指定數目的平行配置之奈米線或2D材料條，該第二指定數目 與該第一指定數目不同。
  22. 一種電路設計方法，包括：指明電路，以形成機器可讀取的電路結構規格，該電路包含平行地連接於第一與第二端之間的第一組奈米線或2D材料條、平行地連接於該第二端與第三端之間的第二組奈米線或2D材料條、以及交會該第一端與該第二端之間的該第一組中的該奈米線或2D材料條及交會該第二端與該第三端之間的該第二組中的奈米線或2D材料條的閘極導體；使用該機器可讀取的電路結構規格執行處理，以決定當與其它電路或組件佈置時用以模擬該電路的實體實施之時序特徴的參數；產生包含該些參數的單元的機器可讀取的規格，該規格是可由運行佈置處理的電腦所執行以控制該電路與其它電路或組件的實體佈置；以及將該單元的機器可讀取的規格儲存於電腦可讀取的記憶體中。
  23. 如申請專利範圍第22項之方法，其中，該第一組奈米線或2D材料條包含第一數目的奈米線或2D材料條，該第二組奈米線或2D材料條包含第二數目的奈米線或2D材料條，該第二數目不同於該第一數目。
  24. 如申請專利範圍第22項之方法，其中，該第一組奈米線或2D材料條包含配置於具有第一數目的層之堆疊中的奈米線或2D材料條，該第二組奈米線或2D材料 條包含配置於具有第二數目的層之堆疊中的奈米線或2D材料條，該第二數目不同於該第一數目。
  25. 如申請專利範圍第22項之方法，其中，該第一組奈米線或2D材料條包含配置於包含第一數目的堆疊之複數個堆疊中的奈米線或2D材料條，該第二組奈米線或2D材料條包含配置於包含第二數目的堆疊複數個堆疊中的奈米線或2D材料條，該第二數目不同於該第一數目。
  26. 一種電腦程式產品，包括：記憶體裝置，具有儲存於其中的機器可讀取的單元規格，該單元規格包含指明電路的實體實施之結構特點的電腦可讀取的參數，該電路包含平行地連接於第一端與第二端之間的第一組奈米線或2D材料條、平行地連接於該第二端與第三端之間的第二組奈米線或2D材料條、以及交會該第一端與該第二端之間的該第一組中的奈米線或2D材料條及交會該第二端與該第三端之間的該第二組中的奈米線或2D材料條的閘極導體，以及，當與其它電路或組件佈置時用以模擬該電路的實體實施之時序特徴的電腦可讀取的參數；以及，該單元的該機器可讀取的規格，可由運行佈置處理的電腦所執行以控制該電路與其它電路或組件的實體佈置的決定。
  27. 一種電路設計方法，包括：將具有特定電晶體的電路轉換成轉換電路，該特定電晶體具有包括複數個平行地配置的鰭部，該轉換電路以轉 換電晶體取代該特定電晶體，該轉換電晶體具有包括複數個的平行配置的奈米線或2D材料條堆疊之通道。
  28. 如申請專利範圍第27項之方法，其中，該特定電晶體是n通道電晶體，以及，該電路增加地包含p通道電晶體，該p通道電晶體包括第二複數個鰭部，該第二複數個鰭部與該特定電晶體中的該複數個鰭部具有不同數目的鰭部，以及，該轉換電路以具有包括第二複數個的平行配置之奈米線或2D材料條堆疊的通道之電晶體取代該p通道電晶體，其中，該p通道電晶體的通道與該特定電晶體具有不同數目的奈米線或2D材料條。
  29. 如申請專利範圍第28項之方法，其中，該p通道電晶體與該特定電晶體具有相同數目堆疊的奈米線或2D材料條。
  30. 如申請專利範圍第27項之方法，包含：產生包含轉換電路的單元之機器可讀取的規格；以及將該機器可讀取的規格儲存於電腦可讀取的記憶體中。
  31. 如申請專利範圍第30項之方法，包含取出該轉換電路的實體特徵，以及，其中，該機器可讀取的規格包含該取出的實體特徵。
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