TW201407396A - 半導體積體電路、其設計方法、其製造方法與電腦可讀記錄媒體 - Google Patents

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Abstract

提供一種能夠使尤其為閘極線的導電線中的虛耗所產生的寄生電容最小化的半導體積體電路設計方法、根據所述設計方法的半導體積體電路以及其製造方法。一種設計具有FinFET架構的半導體積體電路的方法包含：執行待設計的半導體積體電路的預模擬；基於預模擬的結果設計半導體積體電路的組件的佈局，所述組件包括第一與第二裝置區以及跨第一與第二裝置區延伸的第一導電線；根據至少一個設計規則修改第一切割區以使第一切割區所產生的第一導電線的虛耗最小化，所述第一切割區配置於第一與第二裝置區之間，且電切割第一導電線。

Description

半導體積體電路、其設計方法與製造法 【相關申請案之交叉參考】
本申請案主張2012年6月27日向韓國智慧財產局申請之韓國專利申請案第10-2012-0069473號之優先權，所述韓國專利申請案之揭示內容以全文引用方式併入本文。
例示性實施例是關於一種半導體積體電路，且更明確而言，是關於一種設計半導體積體電路的方法、根據所述設計方法的半導體積體電路以及其製造方法。
按模組形式對半導體裝置提供操作所需的若干電路。此模組為具有作為形成單一系統的部分的獨立功能的單元。根據設計規則設計電路圖案的佈局以符合對應的半導體晶片的性質的程序先於半導體裝置的製造。近來，設計規則的改變使在半導體積體電路的佈局中設計導電線(尤其閘極線)成為非常重要的考慮 問題。
一或多個例示性實施例提供一種能夠使導電線(尤其閘極線)中的虛耗(overhead)所產生的寄生電容最小化的半導體積體電路設計方法、根據所述設計方法的半導體積體電路以及其製造方法。
一或多個例示性實施例亦提供一種能夠自動使閘極中的虛耗最小化而不修改設計規則或應用額外光學接近性校正(Optical Proximity Correction；OPC)規則的半導體積體電路設計方法。
根據例示性實施例的態樣，提供一種設計具有FinFET架構的半導體積體電路的方法，所述方法包括：執行待設計的半導體積體電路的預模擬；基於預模擬的結果設計半導體積體電路的組件的佈局，所述組件包括第一裝置區與第二裝置區以及跨第一裝置區與第二裝置區延伸的第一導電線；根據至少一個設計規則修改第一切割區以使第一切割區所產生的第一導電線的虛耗最小化，所述第一切割區配置於第一裝置區與第二裝置區之間，且電切割第一導電線。
虛耗可最小化以減小第一導電線的寄生電容。
修改第一切割區可包含以下各者中的至少一者：沿著第一導電線移動第一切割區；延伸第一切割區的寬度；以及複製第 一切割區以產生第二切割區且沿著第一導電線配置第二切割區。
所述方法移動第一切割區可包含基於第一切割區與第一裝置區以及第二裝置區中的一者之間的預定距離沿著第一導電線移動第一切割區。
設計規則可指定將第一切割區與第一裝置區以及第二裝置區分離的最小距離、將第一切割區與接觸區分離的最小距離以及將第一切割區與第三裝置區分離的最小距離中的至少一者。
第一切割區可切割包含第一導電線且相互平行地延伸的多條導電線，且所述方法可更包含在修改第一切割區前，將第一切割區分裂成多個切割區，所述多個切割區中的每一者切割多條導電線中的各別導電線。
修改第一切割區可包含根據至少一個設計規則修改多個切割區以使多個切割區所產生的多條導電線的虛耗最小化，且所修改的切割區可沿著各別導電線具有不同寬度以及不同位置中的至少一者。
修改第一切割區可包含：沿著第一導電線在第一方向上移動第一切割區，以使得第一切割區根據設計規則距第一裝置區預設定的距離；以及當作為在第一方向上移動第一切割區的結果第一切割區與接觸區或不同於第一裝置區以及第二裝置區的裝置區之間的距離違反設計規則時，在與第一方向相反的第二方向上移動第一切割區。
根據另一例示性實施例的態樣，提供一種設計具有 FinFET架構的半導體積體電路的方法，所述方法包含：根據設計規則在第一導電線上的第一裝置區與第二裝置區之間的初始位置處設定跨第一裝置區以及第二裝置區延伸的第一導電線的第一切割區，所述第一切割區電切割第一導電線；以及延伸第一切割區的寬度，或複製第一切割區且在第一導電線上配置作為第一切割區的複本的第二切割區，以使第一切割區所產生的第一導電線中的虛耗最小化。
所述方法可更包含在設定第一切割區後，沿著第一導電線在第一方向上移動第一切割區，以使得根據設計規則，第一切割區距第一裝置區預設定的距離。
所述方法可更包含在第一方向上移動第一切割區後，當作為在第一方向上移動第一切割區的結果第一切割區與接觸區或不同於第一裝置區以及第二裝置區的裝置區之間的距離違反設計規則時，在與第一方向相反的第二方向上移動第一切割區。
第一切割區可切割包含第一導電線且相互平行地延伸的多條導電線，且所述方法可更包含在第一方向上移動第一切割區前，將第一切割區分裂成多個切割區，所述多個切割區中的每一者切割多條導電線中的各別導電線。
延伸第一切割區的寬度或複製第一切割區且配置第二切割區可包含：基於第一裝置區與第二裝置區之間的距離，判定是否執行延伸第一切割區的寬度或是否執行複製第一切割區且配置第二切割區；基於判定的結果執行延伸第一切割區的寬度或複製 第一切割區且配置第二切割區；驗證延伸第一切割區的寬度或複製第一切割區且配置第二切割區滿足設計規則；且若延伸第一切割區的寬度得以執行且不滿足設計規則，則調整第一切割區的寬度，以使得設計規則得以滿足，且若複製第一切割區且配置第二切割區不滿足設計規則，則移動第一切割區以及第二切割區中的至少一者，以使得設計規則得以滿足。
設計規則可指定將第一切割區以及第二切割區與第一裝置區以及第二裝置區分離的最小距離、將第一切割區以及第二切割區與接觸區分離的最小距離以及將第一切割區以及第二切割區與第三裝置區分離的最小距離中的至少一者。
判定是否執行延伸第一切割區的寬度可包含若第一裝置區與第二裝置區之間的總距離(Dtot)滿足以下方程式，則判定將執行延伸第一切割區的寬度：Ds*2+W1<DtotDs*2+W1*3，其中Ds為第一切割區與第一裝置區以及第二裝置區之間的預設定的距離，且W1為第一切割區的寬度。
判定是否執行複製第一切割區且配置第二切割區可包含判定第一裝置區與第二裝置區之間的總距離(Dtot)是否滿足以下方程式：DtotDs*2+W1*3，其中Ds為第一切割區與第一裝置區以及第二裝置區之間的預設定的距離，且W1為第一切割區的寬度。
根據另一例示性實施例的態樣，提供一種製造具有FinFET架構的半導體積體電路的方法，所述方法包含：執行待設 計的半導體積體電路的預模擬；基於預模擬的結果設計半導體積體電路的組件的佈局，所述組件包括第一裝置區與第二裝置區以及跨第一裝置區與第二裝置區延伸的第一導電線；根據至少一個設計規則修改第一切割區以使第一切割區所產生的第一導電線的虛耗最小化，第一切割區配置於第一裝置區與第二裝置區之間，且電切割第一導電線；基於包含所修改的第一切割區的佈局執行後模擬；以及基於佈局製造半導體積體電路。
製造半導體積體電路可包含：準備佈局的資料；執行光學接近性校正以產生因光學接近性效應而引起的反映誤差得以校正的經校正的佈局；根據經校正的佈局產生罩幕；以及使用罩幕在晶圓上形成半導體積體電路。
虛耗可最小化以減小第一導電線的寄生電容。
修改第一切割區可包含以下各者中的至少一者：沿著第一導電線移動第一切割區，延伸第一切割區的寬度，以及複製第一切割區以產生第二切割區且沿著第一導電線配置第二切割區。
修改第一切割區可包含基於第一切割區與第一裝置區以及第二裝置區中的一者之間的預定距離沿著第一導電線移動第一切割區。
設計規則可指定將第一切割區與第一裝置區以及第二裝置區分離的最小距離、將第一切割區與配置於第一裝置區與第二裝置區之間的接觸區分離的最小距離以及將第一切割區與第三裝置區分離的最小距離中的至少一者。
第一切割區可切割包含第一導電線且相互平行地延伸的多條導電線，且其中所述方法可更包含在修改第一切割區前，將第一切割區分裂成多個切割區，所述多個切割區中的每一者切割多條導電線中的各別導電線。
根據另一例示性實施例的態樣，提供一種半導體積體電路，包含：至少第一以及第二半導體裝置，具有FinFET架構且配置於第一線方向上，其中第一半導體裝置包括至少第一作用區，且第二半導體包括至少第二作用區；以及第一導電線，其跨第一半導體裝置的第一作用區以及第二半導體裝置的第二作用區在第一線方向上延伸；第二導電線，其跨第一半導體裝置的第一作用區以及第二半導體裝置的第二作用區在第一線方向上延伸；以及第一切割區，其電切割在第一作用區與第二作用區之間的第一導電線；以及第二切割區，其電切割在第一作用區與第二作用區之間的第二導電線，其中第一切割區與第二切割區沿著各別第一以及第二導電線在第一線方向上具有不同寬度以及不同位置中的至少一者，第一切割區與第二切割區經設定以滿足設計規則，且使第一切割區所產生的第一導電線的虛耗以及第二切割區所產生的第二導電線的虛耗最小化。
虛耗可最小化以減小第一導電線以及第二導電線的寄生電容。
第一半導體裝置中的每一者可包含形成NMOS電晶體或PMOS電晶體的多個作用區，且第一以及第二導電線可為閘極線。
設計規則可指定將第一切割區以及第二切割區與第一作用區以及第二作用區分離的最小距離以及將第一切割區以及第二切割區與配置於第一作用區與第二作用區之間的接觸區分離的最小距離中的至少一者。
根據另一例示性實施例的另一態樣，提供一種電腦可讀記錄媒體，儲存當由電腦執行時執行設計半導體積體電路的方法的電腦可讀程式。
100‧‧‧半導體積體電路
102‧‧‧基板
104‧‧‧第一絕緣層
106‧‧‧第二絕緣層
108‧‧‧上部絕緣層
110‧‧‧作用區/作用鰭片
110aL、110aR、110L、110L1、110L2、110L3、110L4、110R、110R1、110R3、110R4‧‧‧作用區
111、112、113、114、115、116‧‧‧作用鰭片
120、121、122、123‧‧‧虛設鰭片
130、130a、130ad、130aL、130aR、130au、130b、130bd、130bL、130bR、130bu、130c、130d、130e、130L、130R‧‧‧閘極線
135‧‧‧虛設閘極線
140‧‧‧源極/汲極接點
150‧‧‧接觸區/輸入接觸區
150a、150b、150L、150L1、150L2、150L4、150R、150R1、150R2、150R3、150R4‧‧‧接觸區
230‧‧‧導電區
250‧‧‧導電接觸區
1000‧‧‧記憶卡
1100‧‧‧控制器
1200‧‧‧記憶體
2000‧‧‧計算系統
2100‧‧‧處理器
2200‧‧‧記憶體裝置
2300‧‧‧儲存裝置
2400‧‧‧電源供應器
2500‧‧‧輸入/輸出(I/O)單元
2600‧‧‧匯流排
3000‧‧‧設備
3100‧‧‧預模擬執行單元
3200‧‧‧佈局設計與驗證執行單元
3300‧‧‧後模擬執行單元
3400‧‧‧配置過程執行單元
3410‧‧‧工具選擇判定器
3420‧‧‧分裂工具執行單元
3430‧‧‧移動工具執行單元
3440‧‧‧後移工具執行單元
3450‧‧‧延伸工具執行單元
3460‧‧‧複製工具執行單元
A、B、C、D‧‧‧虛線框
CT、CT'、CT1、CT2‧‧‧切割區
CTsh‧‧‧共同切割區
CTut、CTut1、CTut2、CTut3、CTut3'、CTut4、CTut5‧‧‧單位切割區
D1、D1"、D2、D2'、D3、D3'、D4、D4"、D5、D6、D7、DRv‧‧‧距離
Ds‧‧‧預設定的距離
Dtot‧‧‧總距離
OH1、OH2‧‧‧虛耗部分
S100、S110、S130、S132、S134、S136、S150、S151、S152、S153、S154、S155、S170、S251、S251a、S252、S253、S254、S255、S255a、S255b、S257、S300、S310、S330、S350、S351、S351a、S352、S354、S355、S355a、S355b、S357、S370‧‧‧操作
W1、W2、W3、Wd、We‧‧‧寬度
將自結合附圖進行的以下詳細描述更清楚地理解例示性實施例。
圖1為說明根據例示性實施例的設計半導體積體電路的方法的流程圖。
圖2A至圖2E為用於描述切割導電線的切割區與其他裝置區之間的位置關係的俯視圖。
圖3A至圖3C為更詳細地展示根據例示性實施例的圖1的方法中的操作S150(使用配置程序配置切割區)的流程圖。
圖4A至圖4F為用於展示將使用配置程序配置切割區的方法應用於圖1的方法中的佈局設計的俯視圖。
圖5A以及圖5B為用於展示圖1的方法中的配置程序中所包含的選擇性地應用延伸工具以及複製工具的原理的俯視圖。
圖6A以及圖6B為用於展示將圖1的方法應用於半導體積體電路的實際佈局的俯視圖。
圖7為說明根據例示性實施例的製造半導體積體電路的方法的流程圖。
圖8A為根據例示性實施例的用於設計半導體積體電路的設備的方塊圖。
圖8B為圖8A的設備中的配置程序執行單元的方塊圖。
圖9A為根據例示性實施例的半導體積體電路的佈局。
圖9B為具有圖9A的佈局的半導體積體電路的部分透視圖。
圖9C為穿過圖9A的佈局的線I-I'或圖9B的半導體積體電路的I-I'的橫截面圖。
圖10為根據另一例示性實施例的半導體積體電路的佈局。
圖11為根據例示性實施例的包含半導體積體電路的記憶卡的示意圖。
圖12為根據例示性實施例的包含半導體積體電路的計算系統的示意圖。
現將參看附圖來詳細描述例示性實施例。提供例示性實施例以對一般熟習此項技術者更全面地描述本發明概念。然而，例示性實施例可按照許多不同形式來體現且不應解釋為限於本文所闡述的例示性實施例；實情為，提供此等例示性實施例，以使得本揭露將為全面且完整的，且將向一般熟習此項技術者完全傳達本發明概念。
在以下描述中，當描述某一組件連接至另一組件時，所 述某一組件可直接連接至另一組件，或第三組件可介入於兩者之間。類似地，當描述某一組件在另一組件上方時，所述某一組件可直接在另一組件上方，或第三組件可介入於兩者之間。在圖式中，為了描述的方便且清晰起見，組件的結構或大小被誇示，且與描述不相關的部分被省略。圖式中的相似元件符號表示相似元件。本文中使用的術語僅出於描述本發明概念的目的，且不意欲限制如由隨附申請專利範圍界定的本發明概念的意義或範疇。
如本文中所使用，術語「及/或」包含相關聯的所列出項目中的一或多者的任何以及所有組合。諸如「……中的至少一者」的表達當接在一列元件前時，修飾整列元件，且不是修飾該列中的個別元件。
圖1為說明根據例示性實施例的設計半導體積體電路的方法的流程圖。
參看圖1，在操作S110中，執行待設計的半導體積體電路的預模擬。預模擬可包含高階描述(High Level Description；HLD)、暫存器轉換語言(Register Transfer Language；RTL)編碼、合成、閘位準模擬(Gate Level Simulation；GLS)等。HLD可指示藉由諸如C語言的高階語言執行電腦程式。RTL編碼可指示使用諸如硬體描述語言(Hardware Description Language；HDL)的語言描述硬體執行設計。合成可指示使用合成工具將RTL碼轉換至閘位準中的Netlist的程序。GLS為用於驗證是否良好地執行了合成的模擬，其通常經由靜態時序分析(Static Timing Analysis； STA)來達成，且測試向量可一起加以考慮。
接著，在操作S130中，執行佈局設計。佈局設計為基於設計規則配置胞元以及胞元之間的連接配線的程序，且亦稱為置放及佈線(P&R)程序。設計規則可指示最小量度，其為實體電路結構中的設計的準則。
操作S130可包含執行設計規則檢查(Design Rule Check；DRC)，以及執行電路佈局驗證(Layout Versus Schematic；LVS)。DRC為在完成佈局後根據設計規則藉由實體量測空間(physical measure space)檢查是否成功地完成了佈局的程序，且LVS為檢查佈局是否符合對應的電路圖的程序。此外，操作S130可更包含執行電規則檢查(Electric Rule Check；ERC)，以用於檢查裝置以及配線之間是否良好地電連接。
在可在操作S130後或與操作S130同時執行的操作S150中，使用配置程序來配置切割區。切割區指示切割諸如閘極線的導電線的區。根據當前例示性實施例的半導體積體電路設計方法可在佈局設計中使用配置程序自動最佳化且配置切割區，藉此使閘極線中的虛耗最小化，且因此使寄生電容的產生最小化。將在下文參看圖3A描述使用配置程序的切割區配置的細節。
若藉由在操作S150中使用配置程序執行切割區配置而最終完成了半導體積體電路的佈局，則在操作S170中執行後模擬。後模擬可為在完成了佈局後藉由擷取且模擬寄生分量(諸如，寄生電容)檢查佈局的功能完整性的程序。在後模擬的執行前執行 的操作可通常稱為設計半導體積體電路的操作。在設計操作後，可經由處理操作來製造半導體積體電路。稍後將參看展示製造半導體積體電路的程序的流程圖的圖7來描述處理操作的細節。
根據當前例示性實施例的半導體積體電路設計方法可在佈局設計中使用配置程序自動最佳化且配置切割區，藉此正確且容易地配置切割區，而不定義額外設計規則或應用額外光學接近性校正(OPC)規則。切割區的最佳化的配置可使閘極線中的虛耗最小化，且因此使寄生電容的產生最小化。
圖2A至圖2E為用於描述切割導電線的切割區與其他裝置區之間的位置關係的俯視圖。
參看圖2A，在半導體積體電路中，導電線(例如，閘極線130)可形成為與兩個(左側與右側)作用區110L與110R交叉。閘極線130可根據半導體積體電路的功能藉由切割區CT切割成左側閘極線130L與右側閘極線130R。切割區CT可配置於閘極線130上以符合兩個作用區110L與110R之間的設計規則。因此，僅在切割區CT與左側作用區110L之間的第一距離D1、切割區CT與右側作用區110R之間的第二距離D2以及指示切割區CT的寬度的第一寬度W1滿足設計規則時，切割區CT方可配置於閘極線30上一位置處，而與第一距離D1以及第二距離D2為多少無關。因而，當配置切割區CT僅為了滿足設計規則時，自兩個作用區110L與110R過度突出的閘極線130的一部分(亦即，左側作用區110L的虛耗部分OH1以及右側作用區110R的虛耗部分OH2) 可為產生寄生電容的顯著原因。
舉例而言，在圖2A中，第二距離D2大於第一距離D1，且因此，右側作用區110R的虛耗部分OH2(其自右側作用區110R突出)的寄生電容可大於左側作用區110L的虛耗部分OH1(其自左側作用區110L突出)的寄生電容。
參看圖2B，在半導體積體電路中，閘極線130可形成為與兩個(左側與右側)作用區110L與110R交叉。閘極線130可根據半導體積體電路的功能藉由切割區CT切割成左側閘極線130L與右側閘極線130R。此外，接觸區150可形成於兩條閘極線130L以及130R中的任一者上(例如，左側閘極線130L的右端)，以提供閘極線130的信號輸入以及輸出。
因而，當接觸區150形成時，切割區CT可配置於接觸區150與右側閘極線130R之間，且同時滿足設計規則。然而，切割區CT與接觸區150之間的第三距離D3及/或切割區CT與右側作用區110R之間的第二距離D2可比設計規則所允許的最小距離長。因此，可仍產生不必要的寄生電容。
參看圖2C，在半導體積體電路中，閘極線130可形成為與兩個(左側與右側)作用區110L與110R交叉。閘極線130可根據半導體積體電路的功能藉由切割區CT切割成左側閘極線130L與右側閘極線130R。此外，左側接觸區150L以及右側接觸區150R可形成於兩條閘極線130L以及130R兩者上(亦即，左側閘極線130L的右端以及右側閘極線130R的左端)，以提供兩條 閘極線130L以及130R的信號輸入以及輸出。
因而，當左側接觸區150L以及右側接觸區150R分別形成於左側閘極線130L以及右側閘極線130R上時，切割區CT可配置於左側接觸區150L與右側接觸區150R之間，且同時滿足設計規則。然而，切割區CT與左側接觸區150L之間的第三距離D3及/或切割區CT與右側接觸區150R之間的第四距離D4可比設計規則所允許的最小距離長。因此，可仍產生不必要的寄生電容。如圖2C中所展示，左側接觸區150L與右側接觸區150R可具有不同寬度。亦即，左側接觸區150L可具有第二寬度W2，且右側接觸區150R可具有第三寬度W3。當然，左側接觸區150L與右側接觸區150R可具有相同寬度。
參看圖2D，在半導體積體電路中，兩條(上部以及下部)閘極線130以及130a可形成為與兩個(左側與右側)作用區110aL與110aR交叉。根據半導體積體電路的功能，兩條閘極線130以及130a可分別由兩個(上部以及下部)切割區CT以及CT1切割成左上方閘極線130L與右上方閘極線130R，以及左下方閘極線130aL以及右下方閘極線130aR。此外，左上方接觸區150L與右上方接觸區150R可形成於左上方閘極線130L與右上方閘極線130R上，且下部接觸區150a可形成於左下方閘極線130aL上。
在具有以上配置的半導體積體電路的佈局中，上部切割區CT與左上方接觸區150L以及右上方接觸區150R之間的距離D3以及D4，以及下部切割區CT1與下部接觸區150a以及右側作 用區110aR之間的距離D3'以及D2'可造成不必要的寄生電容的產生。此外，當切割區配置於任一閘極線上時，應滿足與另一閘極線上的裝置區或切割區相關聯的設計規則。舉例而言，上部切割區CT與下部接觸區150a之間的第五距離D5以及右上方接觸區150R與下部切割區CT1之間的第六距離D6應滿足設計規則。
參看圖2E，在半導體積體電路中，兩條閘極線130以及130a可形成為與兩個作用區110aL以及110aR交叉，且單一閘極線130b可形成為與兩個其他作用區110L以及110R交叉。此外，根據半導體積體電路的功能，三條閘極線130、130a以及130b可分別由切割區CT、CT1以及CT2切割。接觸區150L以及150R可分別形成於中央左側閘極線130L以及中央右側閘極線130R上，接觸區150a可形成於左下方閘極線130aL上，且接觸區150b可形成於右上方閘極線130bR上。
在具有以上配置的半導體積體電路的佈局中，切割區CT、CT1以及CT2與接觸區或作用區之間的距離D3、D4、D3'、D2'、D1"以及D4"可造成不必要的寄生電容的產生。此外，當切割區配置於任一閘極線上時，應滿足與另一閘極線上的裝置區或切割區相關聯的設計規則。舉例而言，中央切割區CT與下部接觸區150a之間的第五距離D5、中央右側接觸區150R與下部切割區CT1之間的第六距離D6以及上部切割區CT2與中央切割區CT之間的第七距離D7應滿足設計規則。
已描述切割區的各種形式的配置，且已描述即使切割區 的配置符合設計規則，仍可能產生不必要的寄生電容。因此，根據當前例示性實施例的半導體積體電路設計方法可提供配置切割區以使半導體積體電路的佈局中的寄生電容最小化的方法。亦即，根據當前例示性實施例的半導體積體電路設計方法可配置切割區以使寄生電容最小化，且同時使設計規則藉由使用配置程序自動配置切割區而得以滿足。現將更詳細地描述應用於半導體積體電路設計方法的配置程序。
圖3A至圖3C為更詳細地展示根據例示性實施例的圖1的方法中的操作S150(使用配置程序配置切割區)的流程圖。
參看圖3A，在操作S151中執行分裂工具(break tool)。當切割區被設計為同時切割若干導電線(例如，若干閘極線)時，分裂工具可基於閘極線來劃分切割區。亦即，在單一切割區與多條閘極線交叉且切割多條閘極線的狀況下，分裂工具可將切割區分裂成多個切割區。或者，若切割區是針對單一閘極線而設定，則可省略執行分裂工具(操作S151)。
在操作S152中，執行移動工具。移動工具可沿著閘極線在一個方向上移動切割區。移動工具可藉由將切割區沿著閘極線移動來配置所述切割區，且同時維持對應於切割區與鄰近裝置區或接觸區之間的預設定的距離的空間。預設定的距離可為根據設計規則的距離或較大距離。當鄰近裝置為電晶體時，裝置區與切割區之間的距離可為電晶體的作用區與切割區之間的距離。
在操作S153中，執行後移工具。當所移動的切割區在所 移動的切割區與另一閘極線上的裝置區之間的關係中違反設計規則時，後移工具可在先前由移動工具移動的方向的相反方向(亦即，反方向)上移動切割區。當切割區由移動工具移動時，基於預設定的距離的概念，在切割區與同一閘極線上的裝置或接觸區之間的關係中並未違反設計規則。然而，預設定的距離的概念不適用於另一閘極線上的裝置區(例如，電晶體的作用區)、另一閘極線上的接觸區或切割另一閘極線的切割區。因此，在切割區由移動工具移動後，切割區可能會在切割區與另一閘極線上的裝置區或切割區之間的關係中違反設計規則。在此狀況下，為了滿足設計規則，可使用後移工具在反方向上移動切割區。基於預設定的單位步級(unit step)，可在反方向上執行由後移工具進行的移動。亦即，每當藉由預設定的單位步級在反方向上移動切割區時，檢查在切割區與其他閘極線上的裝置之間的關係中是否滿足設計規則，且若滿足設計規則，則可完成由後移工具進行的移動。若在切割區由移動工具移動後在切割區與其他閘極線上的裝置之間滿足設計規則，則可不執行後移工具。
在操作S154中，執行延伸工具。當切割區與兩個鄰近裝置區中的任一裝置區之間的距離維持預設定的距離，且同時切割區與另一裝置區之間的距離維持大於預設定的距離的距離時，延伸工具可在另一裝置方向上延伸在兩個鄰近裝置區之間(例如，在兩個電晶體的作用區之間)存在的切割區的寬度。因而，藉由使用延伸工具延伸切割區的寬度，切割區與另一裝置區之間的距 離可維持預設定的距離。雖然上文在兩個鄰近裝置區的狀況下描述延伸工具的使用，但延伸工具的概念亦適用於鄰近裝置與接觸區之間或兩個鄰近接觸區之間。
然而，可一併考慮裝置區之間的距離、切割區的寬度以及預設定的距離來應用延伸工具，而非僅考慮預設定的距離來應用延伸工具。當在考慮到所述條件的情況下延伸工具不合適時，可應用以下待描述的複製工具。
在操作S155中，執行複製工具。複製工具可複製切割區，且當切割區不對稱地配置於兩個鄰近裝置區之間時，亦即，當切割區比距任一裝置區的預設定的距離遠時，藉由距任一裝置區的預設定的距離來配置所複製的切割區。
如上所述，可藉由全面考慮兩個鄰近裝置區之間的距離、切割區的寬度、預設定的距離、與其他閘極線上的裝置區相關聯的設計規則以及與正交形成的其他裝置區的位置關係來判定是使用延伸工具或是使用複製工具。稍後將參看圖5A以及圖5B更詳細地描述延伸工具或複製工具的使用規則。
雖然一般而言，對於單一閘極線，可將延伸工具與複製工具相互排他地使用，但在一些狀況下，可將延伸工具與複製工具一起使用。當然，延伸工具用於單一閘極線，而複製工具用於另一閘極線。
基於裝置區之間的距離、切割區的寬度、預設定的距離以及與其他閘極線上的裝置區相關聯的設計規則，可既不使用延 伸工具，亦不使用複製工具。
在執行了移動工具、後移工具、延伸工具以及複製工具中的至少一者後，在操作S132中，檢查所配置的切割區是否滿足設計規則。若所配置的切割區滿足設計規則(S132--是)，則在操作S134中確認切割區的配置。若所配置的切割區不滿足設計規則(S132--否)，則在操作S153中再次執行後移工具。如上所述，可在基於預設定的單位步級在反方向上移動切割區的同時執行後移工具。每當藉由預設定的單位步級在反方向上移動切割區時，在操作S132中檢查是否滿足設計規則，且若滿足設計規則，則在操作S134中確認切割區的配置。
在操作S134中確認切割區的配置後，可在操作S136中執行LVS，或可在操作S170中直接執行後模擬，而不執行操作S136中的LVS。檢查是否滿足設計規則(操作S132)、切割區配置的確認(操作S134)以及LVS的執行(操作S136)可包含於佈局設計的執行中(操作S130)。
圖3B為更詳細地展示根據另一例示性實施例的圖1的方法中的操作S150(使用配置程序配置切割區)的流程圖。為便於描述，簡要地描述或省略參看圖3A描述的內容。
參看圖3B，在操作S251a中判定是否使用分裂工具。舉例而言，當切割區被設計為同時切割若干條閘極線時，可使用分裂工具，且當切割區被設計為切割單一閘極線時，可不使用分裂工具。因此，若使用分裂工具(S251a--是)，則在操作S251中 執行分裂工具。否則，若不使用分裂工具(S251a--否)，則在操作S252中執行移動工具。
在分裂工具的執行(操作S251)中，基於閘極線將與若干閘極線交叉的切割區劃分成單位切割區。在移動工具的執行(操作S252)中，切割區沿著閘極線在一個方向上移動，且配置於閘極線上一位置處以維持切割區與鄰近裝置或接觸區之間的預設定的距離。當在操作S251後執行操作S252時，可針對每一單位切割區執行移動工具。
在移動工具的執行(操作S252)後，在操作S132中檢查是否滿足設計規則。可在藉由移動工具配置於某一閘極線上的切割區與其他閘極線上的裝置區之間執行此設計規則檢查。若滿足設計規則(S132--是)，則在操作S254中基於裝置之間的距離選擇延伸工具或複製工具。否則，若不滿足設計規則(S132--否)，則在操作S253中執行後移工具。
可在基於預設定的單位步級在反方向上移動切割區的同時執行後移工具(操作S253)。每當藉由預設定的單位步級在反方向上移動切割區時，檢查是否滿足設計規則(操作S132)，且若滿足設計規則，則可完成後移工具的執行(操作S253)。
在延伸工具或複製工具的選擇(操作S254)中，可藉由接收兩個鄰近裝置區之間的距離來判定執行延伸工具或是執行複製工具。亦即，可基於所接收的距離資訊判定執行延伸工具或是執行複製工具。將參看圖5A以及圖5B更詳細地描述執行延伸工 具或是執行複製工具的判定的內容。在不必執行延伸工具以及複製工具中的任一者的狀況(狀況③)下，此程序可直接繼續進行至操作S132以檢查是否滿足設計規則。
在選擇延伸工具的狀況(狀況①)下，在操作S255a中執行延伸工具，且在選擇複製工具的狀況(狀況②)下，在操作S255b中執行複製工具。在延伸工具的執行(操作S255a)中，針對切割區的兩側延伸切割區的寬度以維持距鄰近裝置或接觸區的預設定的距離。在複製工具的執行(操作S255b)中，複製切割區，且所複製的切割區配置於與原始切割區隔開較遠的裝置或接觸區附近的位置，以使得所複製的切割區維持距裝置或接觸區的預設定的距離。
在延伸工具的執行(操作S255a)或複製工具的執行(操作S255b)後，在操作S132中檢查是否滿足設計規則。若滿足設計規則(S132--是)，則在操作S134中確認切割區配置。否則，若不滿足設計規則(S132--否)，則在操作S257中調整切割區的寬度或移動切割區。
在切割區的寬度的調整或切割區的移動(操作S257)中，調整切割區的寬度或移動切割區以滿足設計規則。更詳細言之，若當切割區的寬度藉由延伸工具延伸時在切割區與另一閘極線上的裝置區之間的關係中違反設計規則，則減小切割區的寬度以滿足設計規則。此外，若在新複製的切割區與另一閘極線上的裝置區之間的關係中違反設計規則，則移動所複製的切割區以滿足設 計規則。
在切割區配置的確認(操作S134)後，可在操作S136中執行LVS，或可在操作S170中直接執行後模擬，而不執行操作S136中的LVS。
圖3C為更詳細地展示根據另一例示性實施例的圖1的方法中的操作S150(使用配置程序配置切割區)的流程圖。為便於描述，簡要地描述或省略參看圖3A或圖3B描述的內容。
參看圖3C，在操作S351a中判定是否使用分裂工具。若使用分裂工具(S351a--是)，則在操作S351中執行分裂工具。否則，若不使用分裂工具(S351a--否)，則在操作S352中執行移動工具。在分裂工具的執行(操作S351)中，基於閘極線將與若干閘極線交叉的切割區劃分成單位切割區。在移動工具的執行(操作S352)中，切割區沿著閘極線在一個方向上移動，且經配置以維持對應於切割區與鄰近裝置或接觸區之間的預設定的距離的空間。當在操作S351後執行操作S352時，可針對每一單位切割區執行移動工具。
在移動工具的執行(操作S352)後，在操作S354中選擇執行延伸工具或是執行複製工具。在選擇延伸工具的狀況(狀況①)下，在操作S355a中執行延伸工具，且在選擇複製工具的狀況(狀況②)下，在操作S355b中執行複製工具。在不必執行延伸工具以及複製工具中的任一者的狀況(狀況③)下，此程序可直接繼續進行至操作S132以檢查是否滿足設計規則。
在延伸工具的執行(操作S355a)中，針對切割區的兩側延伸切割區的寬度以維持距鄰近裝置或接觸區的預設定的距離。在複製工具的執行(操作S355b)中，複製切割區，且所複製的切割區配置於與原始切割區隔開較遠的裝置或接觸區附近的位置，以使得所複製的切割區維持距裝置或接觸區的預設定的距離。
在延伸工具的執行(操作S355a)或複製工具的執行(操作S355b)後，在操作S132中檢查是否滿足設計規則。若滿足設計規則(S132--是)，則在操作S134中確認切割區配置。否則，若不滿足設計規則(S132--否)，則在操作S357中調整切割區的寬度或移動切割區。
在切割區的寬度的調整或切割區的移動(操作S357)中，調整切割區的寬度或移動切割區以滿足設計規則。更詳細言之，若當切割區的寬度藉由延伸工具延伸時在切割區與另一閘極線上的裝置區之間的關係中違反設計規則，則減小切割區的寬度以滿足設計規則。若在新複製的切割區與另一閘極線上的裝置區之間的關係中違反設計規則，則移動所複製的切割區以滿足設計規則。若由移動工具配置的切割區違反設計規則，則可在操作S357中在反方向上移動切割區以滿足設計規則。亦即，在圖3B中的後移工具的執行(操作S253)可包含於操作S357中。
在切割區配置的確認(操作S134)後，如在圖3B中，可在操作S136中執行LVS，或可在操作S170中直接執行後模擬，而不執行操作S136中的LVS。
雖然已描述配置了切割區的導電線為閘極線，但例示性實施例不限於此。舉例而言，根據例示性實施例的半導體積體電路設計方法可適用於需要切割的所有導電線。因此，藉由使用上述配置程序自動配置切割區來切割任一形式或任一類型的導電線的方法皆包含於本發明概念的技術精神中。
圖1的半導體積體電路設計方法以及在圖3A至圖3C中展示的使用配置程序配置切割區的方法可由電腦可執行半導體積體電路設計程式中的程序表示。因而，藉由在電腦系統中執行半導體積體電路設計程式，可體現半導體積體電路設計方法。因此，半導體積體電路設計方法亦可體現為儲存於電腦可讀記錄媒體上且由電腦或處理器執行的電腦可讀程式碼。
電腦可讀記錄媒體為可儲存之後可由電腦系統讀取的資料的任何資料儲存裝置。電腦可讀記錄媒體的實例包含唯讀記憶體(read-only memory；ROM)、隨機存取記憶體(random-access memory；RAM)、CD-ROM、磁帶、硬碟、軟碟、快閃記憶體以及光學資料儲存裝置。電腦可讀記錄媒體亦可分散於網路耦接的電腦系統上，以使得電腦可讀程式碼以分散式方式儲存及執行。
圖4A至圖4F為用於展示將使用配置程序配置切割區的方法應用於圖1的方法中的佈局設計的俯視圖。
圖4A展示最初在佈局設計的執行(圖1的操作S130)中完成的半導體積體電路的佈局，其中尚未執行使用配置程序的切割區的配置(圖1的操作S150)。
參看圖4A，第一至第五閘極線130a、130b、130c、130d以及130e中的每一者配置為與(例如)電晶體的作用區及/或接觸區交叉。更詳細言之，第一閘極線130a可配置為與第一左側作用區110L1、第一右側作用區110R1以及第一右側接觸區150R1交叉，第二閘極線130b可配置為與第二左側作用區110L2、第二左側接觸區150L2以及第二右側接觸區150R2交叉，第三閘極線130c可配置為與第三左側作用區110L3、第三右側接觸區150R3以及第三右側作用區110R3交叉，且第五閘極線130e可配置為與第四左側作用區110L4、第四左側接觸區150L4、第四右側接觸區150R4以及第四右側作用區110R4交叉。第四閘極線130d可與未圖示的部分中的作用區及/或接觸區交叉。當然，第一至第三閘極線130a、130b以及130c以及第五閘極線130e亦可與未圖示的部分中的另一作用區及/或接觸區交叉。
雖然第一至第三閘極線130a、130b以及130c以及第五閘極線130e配置為與圖4A中的不同作用區交叉，但本發明概念不限於此，且多條閘極線可配置為與單一作用區交叉，如圖6A或圖6B中所展示。
在如圖4A中所展示配置裝置區的佈局中，共同切割區CTsh可經配置以一併將第一至第五閘極線130a、130b、130c、130d以及130e切割。共同切割區CTsh可經配置以在滿足設計規則的同時靠近鄰近作用區或接觸區。舉例而言，如在圖4A中所展示，共同切割區CTsh可配置為靠近第二左側接觸區150L2以及第二右 側接觸區150R2。
根據此配置，共同切割區CTsh配置為具有距第一閘極線130a、第三閘極線130c以及第五閘極線130e上的每一鄰近作用區或接觸區的不對稱距離，因而在延伸得比距每一作用區或接觸區的預設定的距離長的對應的閘極線的虛耗部分中產生不必要的寄生電容。
現將參看圖4B至圖4F描述使用包含於參看圖3A至圖3C描述的配置程序中的工具來在圖4A的佈局中最佳化且配置共同切割區CTsh的方法。
參看圖4B，使用分裂工具將共同切割區CTsh(虛線)劃分成分別對應於第一至第五閘極線130a、130b、130c、130d以及130e的第一單位切割區CTut1至第五單位切割區CTut5(粗線)。藉由將共同切割區CTsh劃分成第一單位切割區CTut1至第五單位切割區CTut5，移動的自由度可增加。亦即，針對移動共同切割區CTsh，必須一併考慮第一至第五閘極線130a、130b、130c、130d以及130e上的所有作用區以及接觸區，而針對移動第一單位切割區CTut1至第五單位切割區CTut5，僅需考慮在每一對應的閘極線上的作用區以及接觸區。
參看圖4C，第一單位切割區CTut1藉由使用移動工具而向右移動，且第一單位切割區CTut1配置為維持距第一右側作用區110R1的預設定的距離Ds。可在一個方向上設定藉由移動工具進行的切割區的移動。舉例而言，在當前例示性實施例中，藉由 移動工具進行的移動可設定為向右移動。另外，亦可藉由移動工具向右移動第二單位切割區CTut2至第五單位切割區CTut5，且因此，第二單位切割區CTut2至第五單位切割區CTut5中的每一者可配置為維持距右側配置的每一對應的作用區或接觸區的預設定的距離Ds。然而，為了便於描述，在圖4C中展示僅向右移動第一單位切割區CTut1。
參看圖4D，當基於預設定的距離Ds的概念藉由使用移動工具來配置切割區時(如圖4C中所展示)，可能會在第一單位切割區CTut1與其他閘極線上的裝置(例如，第二閘極線130b上的右側第二接觸區150R2)之間的關係中違反設計規則。亦即，所移動的第一單位切割區CTut1與第二右側接觸區150R2之間的距離DRv可能小於根據設計規則的最小量度。因此，使用後移工具在最初移動的方向的相反方向(亦即，反方向)上移動第一單位切割區CTut1。可按每當藉由預設定的單位步級在反方向上移動第一單位切割區CTut1時檢查是否滿足設計規則的方式執行藉由後移工具進行的反向移動，且若最終滿足設計規則，則完成在反方向上的移動。
參看圖4E，使用延伸工具延伸在第二閘極線130b上的第二單位切割區CTut2的寬度。因此，所延伸的第二單位切割區CTut2的兩側可維持距第二左側接觸區150L2以及第二右側接觸區150R2的預設定的距離Ds。可如下更詳細地描述使用延伸工具進行的切割區的寬度的延伸。
第二單位切割區CTut2藉由移動工具而向右移動，且經配置以使得第二單位切割區CTut2的右側維持距第二右側接觸區150R2的預設定的距離Ds。此外，可檢查是否違反設計規則，且若違反設計規則，則可執行藉由後移工具進行的反向移動。此後，接收自第二單位切割區CTut2的左側至第二左側接觸區150L2的距離，且若所接收的距離滿足預定條件，則向左延伸第二單位切割區CTut2的寬度，以使得第二單位切割區CTut2的左側維持距第二左側接觸區150L2的預設定的距離Ds。
另外，在第二單位切割區CTut2的寬度延伸後，可再次檢查是否違反設計規則，且若違反設計規則，則可減小第二單位切割區CTut2的所延伸的寬度。亦即，在寬度延伸後，若在第二單位切割區CTut2的左側與另一閘極線上的裝置區之間的關係中違反設計規則，則可向右移動第二單位切割區CTut2的左側以減小延伸的寬度。
參看圖4F，使用複製工具複製的第三單位切割區CTut3'配置於原始共同切割區CTsh的左側，且原始第三單位切割區CTut3配置於其右側。更詳細言之，第三單位切割區CTut3藉由移動工具而向右移動，且經配置以使得第三單位切割區CTut3的右側維持距第三右側接觸區150R3的預設定的距離Ds。此外，可檢查是否違反設計規則，且若違反設計規則，則可執行藉由後移工具進行的反向移動。
此後，接收自第三單位切割區CTut3的左側至第三左側 作用區110L3的距離，且若所接收的距離滿足預定條件，則複製第三單位切割區CTut3，且所複製的第三單位切割區CTut3'配置為維持距第三左側作用區110L3的預設定的距離Ds。此外，可檢查所複製的第三單位切割區CTut3'是否違反設計規則，且若違反設計規則，則可執行由後移工具進行的反向移動。然而，在此狀況下，反方向可為右方向。亦即，每當藉由預設定的單位步級向右移動所複製的第三單位切割區CTut3'時，可檢查是否滿足設計規則，且若最終滿足設計規則，則可完成在反方向上的移動以確認配置位置。
此外，圖4F展示向右移動第四閘極線130d上的第四單位切割區CTut4。此表明裝置區配置於第四閘極線130d上，但裝置區未展示於此圖中，且第四單位切割區CTut4可藉由考量此等裝置來移動。此外，雖然第五閘極線130e上的第五單位切割區CTut5仍未改變，但可基於上述概念預測執行了藉由複製工具進行的配置。
圖5A至圖5B為用於展示圖1的方法中的配置程序中所包含的選擇性地應用延伸工具以及複製工具的原理的俯視圖。
參看圖5A以及圖5B，當兩個鄰近裝置(例如，電晶體)的作用區110L以及110R之間的總距離Dtot大於藉由將兩倍預設定的距離Ds加上切割區CT的寬度W1獲得的值且等於或小於藉由將兩倍預設定的距離Ds加上三倍切割區CT的寬度W1獲得的值時，延伸工具可應用於切割區CT以延伸切割區CT的寬度W1。
以上條件可由方程式1表示。
換言之，切割區CT的所延伸的寬度We可等於或小於三倍切割區CT的寬度W1。
當兩個鄰近裝置(例如，電晶體)的作用區110L與110R之間的總距離Dtot等於或大於藉由將兩倍預設定的距離Ds加上三倍切割區CT的寬度W1獲得的值，可將複製工具應用於切割區CT，以複製切割區CT且配置兩個切割區CT以及CT'。
以上條件可由方程式2表示。
換言之，兩個切割區CT以及CT'的寬度Wd可大於三倍切割區CT的寬度W1。
當總距離Dtot等於藉由將兩倍預設定的距離Ds加上三倍切割區CT的寬度W1獲得的值時，應用延伸工具或是複製工具可能無關緊要。方程式1以及2的準則是基於可能難以形成兩個切割區CT以及CT'，這是因為當在總距離Dtot小於藉由將兩倍預設定的距離Ds加上三倍切割區CT的寬度W1獲得的值的狀況下配置兩個切割區CT以及CT'時，兩個切割區CT與CT'之間的距離小於切割區CT的寬度W1。當自第一次開始非常寬泛地設定切割區CT的寬度W1時，可改變以上準則。
此外，可根據設計者的愛好定義選擇延伸工具或複製工具的其他條件。舉例而言，可將五倍的切割區CT的寬度W1用作 準則。
圖6A以及圖6B為用於展示將圖1的方法應用於半導體積體電路的實際佈局的俯視圖。
參看圖6A，多條閘極線130配置為與多個作用區110以及接觸區150交叉。此外，與圖4A至圖4F不同，多條閘極線130配置為與任一單一作用區110交叉。在接觸區150的狀況下，單一閘極線130所交叉的接觸區150配置於右側，而若干閘極線130所交叉的接觸區150配置於左側。
具有圖4A中展示的共同切割區CTsh的結構的切割區CT經配置以切割多條閘極線130。虛線框A至D指示當如圖6A中所展示配置切割區CT時可能產生不必要的寄生電容的部分，其中可藉由在圖1的方法中重新配置切割區CT來使寄生電容最小化。
參看圖6B，在虛線框A至D中，將每一切割區CT劃分成單位切割區，且使用延伸工具將每一對應的單位切割區延伸至其鄰近的接觸區150，藉此減少寄生電容的產生。雖然為了便於描述在圖6B中僅使用分裂工具以及延伸工具，但可藉由按組合方式應用上述各種工具(例如，移動工具、後移工具以及複製工具)來最佳地配置每一切割區CT，藉此使對應的閘極線中的虛耗最小化且因此使寄生電容的產生最小化。
圖7為說明根據例示性實施例的製造半導體積體電路的方法的流程圖。
參看圖7，在操作S100中，設計待製造的半導體積體電 路的佈局。半導體積體電路的佈局設計可與圖1的半導體積體電路設計方法相同。因此，省略其描述。
若完全地設計了半導體積體電路的佈局，則在操作S300中基於完成的佈局製造半導體積體電路。
半導體積體電路的製造(操作S300)可包含：準備佈局的資料(操作S310)；執行OPC(操作S330)；生產罩幕(操作S350)；以及形成半導體積體電路(操作S370)。佈局資料的準備(操作S310)可指示收集完成的佈局的全部資料以準備OPC的執行。
當照原樣使用佈局產生罩幕且使用所述罩幕執行光微影製程時，因光學接近性效應而產生另一形式的圖案。因此，藉由修改反映因光學接近性效應而引起的誤差的佈局且基於所修改的佈局產生罩幕，可在晶圓上形成與原始佈局相同的圖案。OPC的執行(操作S330)可指示藉由反映因光學接近性效應而引起的誤差修改佈局的程序。
在罩幕的產生(操作S350)中，可使用OPC反映的佈局(例如，使用反映OPC的圖形設計系統(Graphic Design System；GDS))產生罩幕，且在半導體積體電路的形成(操作S370)中，可使用所產生的罩幕經由光微影製程在晶圓上形成半導體積體電路。
圖8A為根據例示性實施例的用於設計半導體積體電路的設備3000的方塊圖。
參看圖8A，設備3000可包含預模擬執行單元3100、佈局設計與驗證執行單元3200、後模擬執行單元3300以及配置程序執行單元3400。
預模擬執行單元3100可執行HLD、RTL編碼、合成、GLS等。佈局設計與驗證執行單元3200執行佈局設計。如上所述，佈局設計指示基於設計規則配置胞元以及胞元之間的連接配線的程序。佈局設計與驗證執行單元3200可執行DRC以及LVS。後模擬執行單元3300可藉由擷取且模擬佈局的寄生分量(諸如，寄生電容)來檢查佈局的功能完整性。
配置程序執行單元3400與佈局設計與驗證執行單元3200一起使用配置程序執行切割區配置。設備3000可在佈局設計中使用配置程序自動最佳化且配置切割區，藉此使閘極線中的虛耗最小化且因此使寄生電容的產生最小化。
圖8B為圖8A的設備3000中的配置程序執行單元3400的方塊圖。
參看圖8B，配置程序執行單元3400可包含工具選擇判定器3410、分裂工具執行單元3420、移動工具執行單元3430、後移工具執行單元3440、延伸工具執行單元3450以及複製工具執行單元3460。
工具選擇判定器3410藉由檢查預定條件判定執行分裂工具、後移工具、延伸工具以及複製工具中的哪一者。舉例而言，工具選擇判定器3410可判定是否將切割區設計為一併切割若干閘 極線的共同切割區，且若切割區被設計為共同切割區，則工具選擇判定器3410可選擇分裂工具。此外，工具選擇判定器3410可接收兩個鄰近裝置區之間的距離，且基於預定條件(例如，滿足方程式1或是2)選擇延伸工具或複製工具。
分裂工具執行單元3420可基於閘極線將配置為一併切割若干閘極線的共同切割區劃分成單位切割區。移動工具執行單元3430可在一個方向上移動切割區以維持距鄰近裝置區的預設定的距離。後移工具執行單元3440可基於設計規則的檢查藉由預設定的單位步級在反方向上移動切割區，以使得切割區滿足設計規則。當滿足預定條件時，例如，當滿足方程式1時，延伸工具執行單元3450可延伸切割區的寬度。當滿足預定條件時，例如，當滿足方程式2時，複製工具執行單元3460可複製切割區且在閘極線上配置兩個切割區。
圖9A為根據例示性實施例的半導體積體電路100的佈局。詳言之，圖9A展示半導體積體電路100中包含的標準胞元的實例。
參看圖9A，半導體積體電路100可包含多個作用鰭片110、多個虛設鰭片120、第一閘極線130a與第二閘極線130b、多條虛設閘極線135、多個源極/汲極接點140以及兩個輸入接觸區150。此外，用於電切割第一閘極線130a與第二閘極線130b的切割區CT可配置於兩個輸入接觸區150與作用鰭片114之間。
多個作用鰭片110可包含第一作用鰭片111至第六作用 鰭片116，且多個虛設鰭片120可包含第一虛設鰭片121至第三虛設鰭片123。在當前例示性實施例中，半導體積體電路100可為(例如)反及閘胞元(NAND gatw cell)。
包含多個作用鰭片110及多個虛設鰭片120的多個鰭片可事先經由單一製程形成於半導體基板上。此後，可形成包含第一閘極線130a與第二閘極線130b以及多條虛設閘極線135的多條閘極線以及多個源極/汲極接點140。此後，可形成兩個輸入接觸區150以及輸出端子。第一閘極線130a與第二閘極線130b可由切割區CT電劃分成上部第一閘極線130au與上部第二閘極線130bu以及下部第一閘極線130ad與下部第二閘極線130bd。詳言之，第一閘極線130a可劃分成上部第一閘極線130au與下部第一閘極線130ad，第二閘極線130b可劃分成上部第二閘極線130bu與下部第二閘極線130bd。可藉由使用具有對應於切割區CT的開放區的罩幕圖案蝕刻第一閘極線130a以及第二閘極線130b來達成第一閘極線130a以及第二閘極線130b的劃分。
配置為相互鄰近的多個作用鰭片110可形成單一鰭片場效電晶體(fin Field Effect Transistor；FinFET)。在當前例示性實施例中，第一作用鰭片111至第三作用鰭片113可形成P通道金屬氧化物半導體(P-channel Metal Oxide Semiconductor；PMOS)電晶體，第四作用鰭片114至第六作用鰭片116可形成N通道MOS(N-channel MOS；NMOS)電晶體。詳言之，由於兩條閘極線130au與130bu以及三個源極/汲極接點140配置於第一作用鰭片111至 第三作用鰭片113上，因此第一作用鰭片111至第三作用鰭片113可形成相互並聯連接的兩個PMOS電晶體。此外，由於兩條閘極線130ad與130bd以及兩個源極/汲極接點140配置於第四作用鰭片114至第六作用鰭片116上，因此第四作用鰭片114至第六作用鰭片116可形成相互串聯連接的兩個NMOS電晶體。然而，半導體積體電路100不限於圖9A中展示的FinFET結構。
由於FinFET可使用突出鰭片的整個前表面作為通道，因此，可充分地保證通道長度。因此，可防止或最小化短通道效應，藉此改良因習知MOS電晶體中的短通道效應而引起的漏電流及尺寸大小問題的產生。
可使用以上描述的半導體積體電路設計方法來設計半導體積體電路100。因此，可使用配置程序自動最佳化且配置切割區，藉此使閘極線中的虛耗最小化，且因此使寄生電容的產生最小化。在當前例示性實施例中，切割區CT可具有切割第一閘極線130a以及第二閘極線130b兩者的共同切割區結構。此表明因為當考慮與第一閘極線130a以及第二閘極線130b上的兩個輸入接觸區150與第四作用鰭片114之間的位置關係時不必劃分切割區CT，所以省略分裂工具的應用。
圖9B為具有圖9A的佈局的半導體積體電路100的部分透視圖，且圖9C為穿過圖9A的佈局的線I-I'或圖9B的半導體積體電路100的I-I'的橫截面圖。
參看圖9B以及圖9C，半導體積體電路100可為大塊型 FinFET(bulk-type FinFET)。半導體積體電路100可包含基板102、第一絕緣層104、第二絕緣層106、第一作用鰭片111至第三作用鰭片113、虛設鰭片121、第一閘極線130a以及上部絕緣層108。
基板102可為半導體基板，所述半導體基板可包含(例如)以下各者中的任一者：矽、絕緣體上矽(Silicon-On-lnsulator；SOI)、藍寶石上矽(Silicon-On-Sapphire；SOS)、鍺、矽-鍺以及砷化鎵。
第一作用鰭片111至第三作用鰭片113以及虛設鰭片121可經配置以連接至基板102。根據例示性實施例，第一作用鰭片111至第三作用鰭片113中的每一者可為自基板102垂直突出的部分由n+或p+摻雜的作用區，且虛設鰭片121可為自基板102垂直突出的部分未經摻雜的區。雖然展示了一個虛設鰭片121，但可形成多個虛設鰭片121。根據另一例示性實施例，第一作用鰭片111至第三作用鰭片113以及虛設鰭片121中的全部可為由n+或p+摻雜的作用區。
第一絕緣層104與第二絕緣層106以及上部絕緣層108可包含絕緣物質，所述絕緣物質可包含(例如)氧化物膜、氮化物膜以及氧氮化物膜中的任一者。第一絕緣層104可配置於第一作用鰭片111至第三作用鰭片113以及虛設鰭片121上。第一絕緣層104可藉由配置於第一作用鰭片111至第三作用鰭片113與第一閘極線130a之間而用作閘極絕緣膜。第二絕緣層106可配置為在第一作用鰭片111至第三作用鰭片113與虛設鰭片121之間 的空間中具有預定高度。第二絕緣層106可藉由配置於第一作用鰭片111至第三作用鰭片113與虛設鰭片121之間而用作裝置分離膜(device separation film)。上部絕緣層108可配置於第一絕緣層104與第二絕緣層106上，以及第一閘極線130a上，且可用以將第一閘極線130a與其他導電物質電分離。為了便於理解，在圖9B中省略上部絕緣層108。
第一閘極線130a可配置於第一絕緣層104與第二絕緣層106上。因此，第一閘極線130a可具有圍繞第一作用鰭片111至第三作用鰭片113以及虛設鰭片121的結構。換言之，第一作用鰭片111至第三作用鰭片113以及虛設鰭片121可配置於第一閘極線130a內部。如圖9B以及圖9C中所展示，第一閘極線130a可由切割區CT電劃分成上部第一閘極線130au與下部第一閘極線130ad。可藉由最佳地配置切割區CT來達成第一閘極線130a的劃分，藉此使第一閘極線130a中的虛耗最小化，且因此使寄生電容的產生最小化。第一閘極線130a可包含金屬物質(諸如，W以及Ta)、其氮化物、其矽化物、經摻雜的多晶矽等，且可使用蒸鍍製程形成。
與第一閘極線130a接觸的輸入接觸區150可配置於第一閘極線130a上。雖然在圖9B中為了便於繪圖，輸入接觸區150具有非常薄的厚度，但輸入接觸區150可具有較大厚度。
圖10為根據另一例示性實施例的半導體積體電路200的佈局。
參看圖10，在半導體積體電路200中，可藉由與左側作用區110L以及右側作用區110R交叉來配置第一閘極線130a以及第二閘極線130b。詳言之，可藉由與左側作用區110L交叉來配置第一左側閘極線130aL以及第二左側閘極線130bL，且可藉由與右側作用區110R交叉來配置第一右側閘極線130aR以及第二右側閘極線130bR。
第一左側接觸區150L1以及第二左側接觸區150L2可分別形成於第一左側閘極線130aL以及第二左側閘極線130bL的右側虛耗部分上，且第一右側接觸區150R1以及第二右側接觸區150R2可分別形成於第一右側閘極線130aR以及第二右側閘極線130bR的左側虛耗部分上。兩個導電區230可藉由正交地橫跨第一閘極線130a以及第二閘極線130b而配置於此等接觸區150L1、150L2、150R1與150R2之間。詳言之，兩個導電區230可配置於第一左側接觸區150L1與第一右側接觸區150R1之間以及第二左側接觸區150L2與第二右側接觸區150R2之間，且導電接觸區250可配置於兩個導電區230中的每一者上。雖然圖10中配置了兩個導電區230，但當前例示性實施例不限於此。舉例而言，可配置一個導電區230或三個或三個以上導電區230。導電區230中的每一者可為用於將偏壓電壓施加至井的井拾取區(well pick-up area)。然而，導電區230不限於井拾取區。
在具有圖10中展示的結構的半導體積體電路200中，可使用上述配置程序配置第二閘極線130b上的第二切割區CT2。舉 例而言，可使用移動工具以及複製工具配置第二切割區CT2。此外，可使用移動工具以及延伸工具配置第一閘極線130a上的第一切割區CT1。然而，與上文描述的原理不同的例外方法適用於第一切割區CT1的配置。
更詳細言之，當考量兩個導電接觸區250時，更一般的是，將第一切割區CT1配置於兩個導電接觸區250之間，且因此，並不排除將第一切割區CT1配置於兩個導電接觸區250之間。然而，當兩個導電接觸區250之間的距離短時，配置第一切割區CT1可能為不可能的，且在此狀況下，第一切割區CT1可延伸且配置為包含如當前例示性實施例中所描述的兩個導電接觸區250。此外，就寄生電容而言，藉由在第一切割區CT1中包含兩個導電接觸區250配置第一切割區CT1可比在兩個導電接觸區250之間配置第一切割區CT1有利。
雖然已在前述例示性實施例中僅考慮與基於基板表面未垂直覆疊的其他裝置區的關係，但在當前例示性實施例中亦考慮與基於基板表面垂直覆疊的其他裝置區的關係。結果，對於垂直覆疊的裝置區，前述配置程序規則將保持原樣，然而，當因覆疊的裝置區而無法配置切割區時，或當切割區包含覆疊的裝置區的結構較有效地減小寄生電容時，切割區可包含覆疊的裝置區。
圖11為根據例示性實施例的包含半導體積體電路的記憶卡1000的示意圖。
參看圖11，記憶卡1000可經配置以使得控制器1100與 記憶體1200相互交換電信號。舉例而言，當控制器1100發送命令時，記憶體1200可發送回資料。
控制器1100以及記憶體1200可包含根據遵照技術精神的例示性實施例的半導體積體電路。詳言之，控制器1100以及記憶體1200中包含的多個半導體裝置中的至少一者可包含半導體積體電路(例如，電晶體)，其中使用根據上述例示性實施例的配置程序來最佳化切割區的配置，藉此使導電線中的虛耗最小化且因此使寄生電容的產生最小化。
記憶卡1000可形成各種類型的記憶卡，諸如，記憶棒卡(memory stick card)、智慧型媒體(Smart Media；SM)卡、安全數位(Secure Digital；SD)卡、迷你SD卡、多媒體卡(Multimedia Card；MMC)等。
圖12為根據例示性實施例的包含半導體積體電路的計算系統2000的示意圖。
參看圖12，計算系統2000可包含處理器2100、記憶體裝置2200、儲存裝置2300、電源供應器2400以及輸入/輸出(I/O)單元2500。雖未圖示，但計算系統2000可更包含用於與視訊卡、音效卡、記憶卡以及通用串列匯流排(Universal Serial Bus；USB)裝置通信或與其他電子裝置通信的埠。
計算系統2000中包含的處理器2100、記憶體裝置2200、儲存裝置2300、電源供應器2400以及I/O單元2500可包含根據遵照本發明概念的技術精神的例示性實施例的半導體積體電路。 詳言之，處理器2100、記憶體裝置2200、儲存裝置2300、電源供應器2400以及I/O單元2500中包含的多個半導體裝置中的至少一者可包含半導體積體電路(例如，電晶體)，其中使用根據上述例示性實施例的配置程序來最佳化切割區的配置，藉此使導電線中的虛耗最小化且因此使寄生電容的產生最小化。
處理器2100可執行特定計算或任務。根據例示性實施例，處理器2100可為微處理器或中央處理單元(Central Processing Unit；CPU)。處理器2100可經由匯流排2600與記憶體裝置2200、儲存裝置2300以及I/O單元2500通信，匯流排2600包含位址匯流排、控制匯流排以及資料匯流排。根據例示性實施例，處理器2100可連接至擴展的匯流排，諸如，周邊組件互連(Peripheral Component Interconnect；PCI)匯流排。
記憶體裝置2200可儲存操作計算系統2000所需的資料。舉例而言，記憶體裝置2200可藉由動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)、行動隨機存取記憶體(mobile DRAM)、靜態隨機存取記憶體(Static RAM；SRAM)、參數隨機存取記憶體(Parameter RAM；PRAM)、鐵電隨機存取記憶體(Ferroelectric RAM；FRAM)、電阻性隨機存取記憶體(Resistive RAM；RRAM)及/或磁阻性隨機存取記憶體(Magnetoresistive RAM；MRAM)來體現。儲存裝置2300可包含固態磁碟、硬碟機以及CD-ROM。
I/O單元2500可包含輸入構件(諸如，鍵盤、小鍵盤以 及滑鼠)，以及輸出構件(諸如，印表機以及顯示器)。電源供應器2400可供應操作計算系統2000所需的操作電壓。
根據例示性實施例的半導體積體電路可藉由各種類型的封裝體現。舉例而言，半導體積體電路中的至少一些組件可使用諸如以下各者的封裝來封裝：疊層封裝(Package on Package；PoP)、球狀柵格陣列(Ball Grid Array；BGA)、晶片級封裝(Chip Scale Package；CSP)、塑膠引線晶片承載封裝(Plastic Leaded Chip Carrier；PLCC)、塑膠雙列直插封裝(Plastic Dual In-Line Package；PDIP)、窩伏爾包裝的晶粒(Die in Waffle Pack)、晶圓形式的晶粒(Die in Wafer Form)、板載晶片(Chip On Board；COB)、陶瓷雙列直插封裝(Ceramic Dual In-Line Package；CERDIP)、塑膠四方扁平封裝(Plastic Metric Quad Flat Pack；MQFP)、薄四方扁平封裝(Thin Quad Flat Pack；TQFP)、小外形封裝(Small Outline；SOIC)、縮小小外形封裝(Shrink Small Outline Package；SSOP)、薄型小外形封裝(Thin Small Outline Package；TSOP)、薄四方扁平封裝(TQFP)、系統級封裝(System In Package；SIP)、多晶片封裝(Multi Chip Package；MCP)、晶圓級製造封裝(Wafer-level Fabricated Package；WFP)以及晶圓級處理堆疊封裝(Wafer-level processed Stack Package；WSP)。
如上所論述，根據例示性實施例的設計半導體積體電路的方法、根據設計方法的半導體積體電路以及其製造方法可藉由使用配置程序自動配置切割導電線(尤其，閘極線)的切割區來 使閘極線中的虛耗最小化，藉此使寄生電容的產生最小化。
此外，根據例示性實施例的設計半導體積體電路的方法可易於在不定義額外設計規則或應用額外OPC規則的狀況下藉由使用分裂工具、移動工具、後移工具、延伸工具以及複製工具中的至少一者自動配置切割區的配置程序來使閘極線中的虛耗最小。
此外，歸因於閘極線中的虛耗的減少，根據例示性實施例的設計半導體積體電路的方法可使寄生電容最小化，藉此顯著改良裝置效能，例如，諸如操作速度或動態功率消耗的操作效能。
雖然已特定展示且描述了例示性實施例，但應理解，在不脫離隨附申請專利範圍的精神以及範圍的情況下，可進行形式以及細節的各種改變。
S110、S130、S150、S170‧‧‧操作

Claims (30)

  1. 一種設計半導體積體電路的方法，所述半導體積體電路具有FinFET架構，所述設計半導體積體電路的方法包括：執行待設計的所述半導體積體電路的預模擬；基於所述預模擬的結果設計所述半導體積體電路的組件的佈局，所述組件包括第一裝置區與第二裝置區以及跨所述第一裝置區與所述第二裝置區延伸的第一導電線；根據至少一個設計規則修改第一切割區以使所述第一切割區所產生的所述第一導電線的虛耗最小化，所述第一切割區配置於所述第一裝置區與所述第二裝置區之間，且電切割所述第一導電線。
  2. 如申請專利範圍第1項所述的設計半導體積體電路的方法，其中所述虛耗被最小化以減小所述第一導電線的寄生電容。
  3. 如申請專利範圍第1項所述的設計半導體積體電路的方法，其中修改所述第一切割區包括以下各者中的至少一者：沿著所述第一導電線移動所述第一切割區，延伸所述第一切割區的寬度，以及複製所述第一切割區以產生第二切割區，且沿著所述第一導電線配置所述第二切割區。
  4. 如申請專利範圍第3項所述的設計半導體積體電路的方法，其中移動所述第一切割區包括基於所述第一切割區與所述第 一裝置區以及所述第二裝置區中的一者之間的預定距離沿著所述第一導電線移動所述第一切割區。
  5. 如申請專利範圍第1項所述的設計半導體積體電路的方法，其中所述設計規則指定將所述第一切割區與所述第一裝置區以及所述第二裝置區分離的最小距離、將所述第一切割區與接觸區分離的最小距離以及將所述第一切割區與第三裝置區分離的最小距離中的至少一者。
  6. 如申請專利範圍第1項所述的設計半導體積體電路的方法，其中所述第一切割區切割包含所述第一導電線且相互平行地延伸的多條導電線，且其中所述方法更包括在修改所述第一切割區前，將所述第一切割區分裂成多個切割區，所述多個切割區中的每一者切割所述多條導電線中的各別導電線。
  7. 如申請專利範圍第6項所述的設計半導體積體電路的方法，其中修改所述第一切割區包括根據所述至少一個設計規則修改所述多個切割區以使所述多個切割區所產生的所述多條導電線的虛耗最小化，且其中所修改的所述切割區沿著所述各別導電線具有不同寬度以及不同位置中的至少一者。
  8. 如申請專利範圍第1項所述的設計半導體積體電路的方法，其中修改所述第一切割區包括：沿著所述第一導電線在第一方向上移動所述第一切割區，以 使得根據所述設計規則，所述第一切割區距所述第一裝置區預設定的距離；以及當作為在所述第一方向上移動所述第一切割區的結果所述第一切割區與接觸區或不同於所述第一裝置區以及所述第二裝置區的裝置區之間的距離違反所述設計規則時，在與所述第一方向相反的第二方向上移動所述第一切割區。
  9. 一種設計半導體積體電路的方法，所述半導體積體電路具有FinFET架構，所述設計半導體積體電路的方法包括：根據設計規則在第一導電線上的第一裝置區與第二裝置區之間的初始位置處設定跨所述第一裝置區以及所述第二裝置區延伸的所述第一導電線的第一切割區，所述第一切割區電切割所述第一導電線；以及延伸所述第一切割區的寬度，或複製所述第一切割區且在所述第一導電線上配置作為所述第一切割區的複本的第二切割區，以使所述第一切割區所產生的所述第一導電線中的虛耗最小化。
  10. 如申請專利範圍第9項所述的設計半導體積體電路的方法，更包括在設定所述第一切割區後，沿著所述第一導電線在第一方向上移動所述第一切割區，以使得根據所述設計規則，所述第一切割區距所述第一裝置區預設定的距離。
  11. 如申請專利範圍第10項所述的設計半導體積體電路的方法，更包括在所述第一方向上移動所述第一切割區後，當作為在所述第一方向上移動所述第一切割區的結果所述第一切割區與接 觸區或不同於所述第一裝置區以及所述第二裝置區的裝置區之間的距離違反所述設計規則時，在與所述第一方向相反的第二方向上移動所述第一切割區。
  12. 如申請專利範圍第9項所述的設計半導體積體電路的方法，其中所述第一切割區切割包含所述第一導電線且相互平行地延伸的多條導電線，且其中所述方法更包括在所述第一方向上移動所述第一切割區前，將所述第一切割區分裂成多個切割區，所述多個切割區中的每一者切割所述多條導電線中的各別導電線。
  13. 如申請專利範圍第9項所述的設計半導體積體電路的方法，其中延伸所述第一切割區的所述寬度或複製所述第一切割區且配置所述第二切割區包括：基於所述第一裝置區與所述第二裝置區之間的距離，以判定是否執行延伸所述第一切割區的所述寬度或是否執行複製所述第一切割區且配置所述第二切割區；基於所述判定的結果，執行延伸所述第一切割區的所述寬度或複製所述第一切割區且配置所述第二切割區；驗證延伸所述第一切割區的寬度或複製所述第一切割區且配置所述第二切割區滿足所述設計規則；以及若延伸所述第一切割區的所述寬度得以執行且不滿足所述設計規則，則調整所述第一切割區的所述寬度，以使得所述設計規則得以滿足；以及 若複製所述第一切割區且配置所述第二切割區不滿足所述設計規則，則移動所述第一切割區以及所述第二切割區中的至少一者，以使得所述設計規則得以滿足。
  14. 如申請專利範圍第13項所述的設計半導體積體電路的方法，其中所述設計規則指定將所述第一切割區以及所述第二切割區與所述第一裝置區以及所述第二裝置區分離的最小距離、將所述第一切割區以及所述第二切割區與接觸區分離的最小距離以及將所述第一切割區以及所述第二切割區與第三裝置區分離的最小距離中的至少一者。
  15. 如申請專利範圍第13項所述的設計半導體積體電路的方法，其中判定是否執行延伸所述第一切割區的所述寬度包含若所述第一裝置區與所述第二裝置區之間的總距離(Dtot)滿足以下方程式，則判定將執行延伸所述第一切割區的所述寬度： 其中Ds為所述第一切割區與所述第一裝置區以及所述第二裝置區之間的預設定的距離，且W1為所述第一切割區的所述寬度。
  16. 如申請專利範圍第13項所述的設計半導體積體電路的方法，其中判定是否執行複製所述第一切割區且配置所述第二切割區包括判定所述第一裝置區與所述第二裝置區之間的總距離(Dtot)是否滿足以下方程式： 其中Ds為所述第一切割區與所述第一裝置區以及所述第二裝置區之間的預設定的距離，且W1為所述第一切割區的所述寬度。
  17. 一種製造半導體積體電路的方法，所述半導體積體電路具有FinFET架構，所述製造半導體積體電路的方法包括：執行待設計的所述半導體積體電路的預模擬；基於所述預模擬的結果設計所述半導體積體電路的組件的佈局，所述組件包括第一裝置區與第二裝置區以及跨所述第一裝置區與所述第二裝置區延伸的第一導電線；根據至少一個設計規則修改第一切割區以使所述第一切割區所產生的所述第一導電線的虛耗最小化，所述第一切割區配置於所述第一裝置區與所述第二裝置區之間，且電切割所述第一導電線；基於包含所修改的所述第一切割區的所述佈局執行後模擬；以及基於所述佈局製造所述半導體積體電路。
  18. 如申請專利範圍第17項所述的製造半導體積體電路的方法，其中製造所述半導體積體電路包括：準備所述佈局的資料；執行光學接近性校正以產生因光學接近性效應而引起的反映誤差得以校正的經校正的佈局；根據所述經校正的佈局產生罩幕；以及 使用所述罩幕在晶圓上形成所述半導體積體電路。
  19. 如申請專利範圍第17項所述的製造半導體積體電路的方法，其中所述虛耗被最小化以減小所述第一導電線的寄生電容。
  20. 如申請專利範圍第17項所述的製造半導體積體電路的方法，其中修改所述第一切割區包括以下各者中的至少一者：沿著所述第一導電線移動所述第一切割區，延伸所述第一切割區的寬度，以及複製所述第一切割區以產生第二切割區，且沿著所述第一導電線配置所述第二切割區。
  21. 如申請專利範圍第20項所述的製造半導體積體電路的方法，其中修改所述第一切割區包括基於所述第一切割區與所述第一裝置區以及所述第二裝置區中的一者之間的預定距離沿著所述第一導電線移動所述第一切割區。
  22. 如申請專利範圍第17項所述的製造半導體積體電路的方法，其中所述設計規則指定將所述第一切割區與所述第一裝置區以及所述第二裝置區分離的最小距離、將所述第一切割區與配置於所述第一裝置區與所述第二裝置區之間的接觸區分離的最小距離以及將所述第一切割區與第三裝置區分離的最小距離中的至少一者。
  23. 如申請專利範圍第17項所述的製造半導體積體電路的方法，其中所述第一切割區切割包含所述第一導電線且相互平行地延伸的多條導電線，且 其中所述方法更包括在修改所述第一切割區前，將所述第一切割區分裂成多個切割區，所述多個切割區中的每一者切割所述多條導電線中的各別導電線。
  24. 一種半導體積體電路，包括：至少第一以及第二半導體裝置，具有FinFET架構且配置於第一線方向上，其中所述第一半導體裝置包括至少第一作用區，且所述第二半導體包括至少第二作用區；以及第一導電線，其跨所述第一半導體裝置的所述第一作用區以及所述第二半導體裝置的所述第二作用區在所述第一線方向上延伸；第二導電線，其跨所述第一半導體裝置的所述第一作用區以及所述第二半導體裝置的所述第二作用區在所述第一線方向上延伸；以及第一切割區，其電切割在所述第一作用區與所述第二作用區之間的所述第一導電線；以及第二切割區，其電切割在所述第一作用區與所述第二作用區之間的所述第二導電線，其中所述第一切割區與所述第二切割區沿著各別所述第一導電線以及所述第二導電線在所述第一線方向上具有不同寬度以及不同位置中的至少一者，所述第一切割區與所述第二切割區經設定以滿足設計規則，且使所述第一切割區所產生的所述第一導電線的虛耗以及所述第二切割區所產生的所述第二導電線的虛耗最 小化。
  25. 如申請專利範圍第24項所述的半導體積體電路，其中所述虛耗被最小化以減小所述第一導電線以及所述第二導電線的寄生電容。
  26. 如申請專利範圍第24項所述的半導體積體電路，其中所述第一半導體裝置中的每一者包括形成NMOS電晶體或PMOS的多個作用區，以及其中所述第一導電線以及所述第二導電線為閘極線。
  27. 如申請專利範圍第24項所述的半導體積體電路，其中所述設計規則指定將所述第一切割區以及所述第二切割區與所述第一作用區以及所述第二作用區分離的最小距離以及將所述第一切割區以及所述第二切割區與配置於所述第一作用區與所述第二作用區之間的接觸區分離的最小距離中的至少一者。
  28. 一種電腦可讀記錄媒體，儲存當由電腦執行時執行如申請專利範圍第1項所述的設計半導體積體電路的方法的電腦可讀程式。
  29. 一種電腦可讀記錄媒體，儲存當由電腦執行時執行如申請專利範圍第9項所述的設計半導體積體電路的方法的電腦可讀程式。
  30. 一種電腦可讀記錄媒體，儲存當由電腦執行時執行如申請專利範圍第17項所述的設計半導體積體電路的方法的電腦可讀程式。
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