JPH06104407A - トランジスタサイズ選択型ゲートアレイ - Google Patents
トランジスタサイズ選択型ゲートアレイInfo
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- JPH06104407A JPH06104407A JP25117092A JP25117092A JPH06104407A JP H06104407 A JPH06104407 A JP H06104407A JP 25117092 A JP25117092 A JP 25117092A JP 25117092 A JP25117092 A JP 25117092A JP H06104407 A JPH06104407 A JP H06104407A
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- Japan
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- divided
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- transistor
- gate array
- diffusion layers
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】
【目的】基本セルをサイズの異なるトランジスタとして
構成可能とすることにより基本セルの利用効率を高め、
ゲートアレイのコスト高を招かず、汎用性を維持しつ
つ、小面積化および小消費電力化を図ることのできるト
ランジスタサイズ選択型ゲートアレイの提供。 【構成】２つに分割された拡散層と、この２つに分割さ
れた拡散層の間に通される電源線と、前記２つに分割さ
れた拡散層の両方に渡って、前記電源線と略直交するよ
うに通されたポリシリコンゲートとを有し、前記２つに
分割された拡散層の分割部分に存在する前記ポリシリコ
ンゲートの非切断および切断の１つを選択することによ
り、前記２つに分割された拡散層を１つのトランジスタ
または２つのトランジスタとして用いることを選択する
よう構成したトランジスタサイズ選択型ゲートアレイ。
構成可能とすることにより基本セルの利用効率を高め、
ゲートアレイのコスト高を招かず、汎用性を維持しつ
つ、小面積化および小消費電力化を図ることのできるト
ランジスタサイズ選択型ゲートアレイの提供。 【構成】２つに分割された拡散層と、この２つに分割さ
れた拡散層の間に通される電源線と、前記２つに分割さ
れた拡散層の両方に渡って、前記電源線と略直交するよ
うに通されたポリシリコンゲートとを有し、前記２つに
分割された拡散層の分割部分に存在する前記ポリシリコ
ンゲートの非切断および切断の１つを選択することによ
り、前記２つに分割された拡散層を１つのトランジスタ
または２つのトランジスタとして用いることを選択する
よう構成したトランジスタサイズ選択型ゲートアレイ。
Description
【０００１】
【産業上の利用分野】本発明は、基本セル内の拡散層を
１つの大きなトランジスタとしても、２つの小さなトラ
ンジスタとしても用いることの可能なトランジスタサイ
ズ選択型ゲートアレイに関する。
１つの大きなトランジスタとしても、２つの小さなトラ
ンジスタとしても用いることの可能なトランジスタサイ
ズ選択型ゲートアレイに関する。
【０００２】
【従来の技術】ゲートアレイはセミカスタムＬＳＩと呼
ばれるＡＳＩＣの代表例の１つである。ゲートアレイは
基本セルを行列状に規則的かつ固定して配置したマスタ
ーチップを予め作製しておき、配線層やコンタクトホー
ルの開孔などによって配線接続だけを行って所望のＬＳ
Ｉを短期間で開発できるという特徴をもっている。すな
わち、ゲートアレイにおいては、カスタム前の未配線ウ
ェハであるマスターチップは予め作り込んでおくことが
できるため、サンプル試作期間（ＴＡＴ：Turn Around
Time）は配線プロセスだけでよいため短時間である。ま
た、最近、ゲートアレイでは、レイアウトＣＡＤの発達
によりコンピュータによる自動配置配線が発達してきて
おり、設計期間も短縮されている。
ばれるＡＳＩＣの代表例の１つである。ゲートアレイは
基本セルを行列状に規則的かつ固定して配置したマスタ
ーチップを予め作製しておき、配線層やコンタクトホー
ルの開孔などによって配線接続だけを行って所望のＬＳ
Ｉを短期間で開発できるという特徴をもっている。すな
わち、ゲートアレイにおいては、カスタム前の未配線ウ
ェハであるマスターチップは予め作り込んでおくことが
できるため、サンプル試作期間（ＴＡＴ：Turn Around
Time）は配線プロセスだけでよいため短時間である。ま
た、最近、ゲートアレイでは、レイアウトＣＡＤの発達
によりコンピュータによる自動配置配線が発達してきて
おり、設計期間も短縮されている。
【０００３】このような従来のゲートアレイの基本セル
の構造の一例を図５に示す。図５において、基本セル６
０は、ＣＭＯＳ型基本セルであって、Ｐ型（Ｐ+ ）拡散
層６２とｎ（ｎ+ ）型拡散層６４が所定間隔離間して配
置され、このＰ型拡散層６２およびｎ型拡散層６４を通
過して各拡散層上にまたは両拡散層上にポリシリコンゲ
ート６６，６８が略平行に長く伸び、それぞれ２個のＰ
チャネルＭＯＳ−ＦＥＴとｎチャネルＭＯＳ−ＦＥＴを
形成している。この基本セル６０の上下端にポリシリコ
ンゲート６６，６８と略直交して１組の金属電源線７
０，７２（電源線７０と接地線７２）がそれぞれ電源電
位Ｖddと接地電位ＧＮＤを供給するために通過してい
る。さらに、ゲートアレイによっては、多数のコンタク
トホール（図示せず）がセル内配線のために予め設定さ
れた位置で金属配線層（金属電源線７０および７２を含
む）と、Ｐ型およびｎ型拡散層６２，６４やポリシリコ
ンゲート６６，６８とを、あるいは拡散層６２，６４間
やポリシリコンゲート６６，６６間などを接続できるよ
うに準備されているものもある。
の構造の一例を図５に示す。図５において、基本セル６
０は、ＣＭＯＳ型基本セルであって、Ｐ型（Ｐ+ ）拡散
層６２とｎ（ｎ+ ）型拡散層６４が所定間隔離間して配
置され、このＰ型拡散層６２およびｎ型拡散層６４を通
過して各拡散層上にまたは両拡散層上にポリシリコンゲ
ート６６，６８が略平行に長く伸び、それぞれ２個のＰ
チャネルＭＯＳ−ＦＥＴとｎチャネルＭＯＳ−ＦＥＴを
形成している。この基本セル６０の上下端にポリシリコ
ンゲート６６，６８と略直交して１組の金属電源線７
０，７２（電源線７０と接地線７２）がそれぞれ電源電
位Ｖddと接地電位ＧＮＤを供給するために通過してい
る。さらに、ゲートアレイによっては、多数のコンタク
トホール（図示せず）がセル内配線のために予め設定さ
れた位置で金属配線層（金属電源線７０および７２を含
む）と、Ｐ型およびｎ型拡散層６２，６４やポリシリコ
ンゲート６６，６８とを、あるいは拡散層６２，６４間
やポリシリコンゲート６６，６６間などを接続できるよ
うに準備されているものもある。
【０００４】このようなゲートアレイにおいては、所望
の基本ロジック、例えば、インバータ、ＮＡＮＤゲート
やＮＯＲゲートを得るために、コンタクトホールが穿孔
されていない時は、まず所要のマスクを使ってコンタク
トホールを所要の位置に穿孔した後、このコンタクトホ
ールあるいは予め穿孔されていたコンタクトホールを使
って、所要のマスクを用い、Ａｌ線などによって金属電
源線７０，７２やＰ型およびｎ型拡散層６２，６４やポ
リシリコンゲート６６，６８の間のセル内線が行われ、
さらに基本セル６０間の金属配線が行われ、ユーザが所
望するロジックが組みあげられる。このセル間配線は基
本セル６０間のチャネルまたは上層の金属配線層に形成
される。
の基本ロジック、例えば、インバータ、ＮＡＮＤゲート
やＮＯＲゲートを得るために、コンタクトホールが穿孔
されていない時は、まず所要のマスクを使ってコンタク
トホールを所要の位置に穿孔した後、このコンタクトホ
ールあるいは予め穿孔されていたコンタクトホールを使
って、所要のマスクを用い、Ａｌ線などによって金属電
源線７０，７２やＰ型およびｎ型拡散層６２，６４やポ
リシリコンゲート６６，６８の間のセル内線が行われ、
さらに基本セル６０間の金属配線が行われ、ユーザが所
望するロジックが組みあげられる。このセル間配線は基
本セル６０間のチャネルまたは上層の金属配線層に形成
される。
【０００５】
【発明が解決しようとする課題】ところで、このような
基本セルを用いる従来のゲートアレイにおいては、入力
（入力容量やファインが小さいこと）や内部のＦＦ（フ
リップフロップ）、メモリセルなどのように小さな（小
容量）トランジスタで十分なゲートであっても、出力段
のインバータなどのように比較的大きな（大容量）トラ
ンジスタであっても同一の基本セルがアレイ状に配置さ
れるので、基本セルのサイズは、出力段の大きなトラン
ジスタのサイズとなってしまうという問題があった。こ
のため、全部が大きなトランジスタである従来のゲート
アレイでは、例えばメモリセル等大型のセルを作成した
際にチップ全体の面積は大きくなり、駆動電流も大きく
なるため消費電力も大きくなるという問題があった。
基本セルを用いる従来のゲートアレイにおいては、入力
（入力容量やファインが小さいこと）や内部のＦＦ（フ
リップフロップ）、メモリセルなどのように小さな（小
容量）トランジスタで十分なゲートであっても、出力段
のインバータなどのように比較的大きな（大容量）トラ
ンジスタであっても同一の基本セルがアレイ状に配置さ
れるので、基本セルのサイズは、出力段の大きなトラン
ジスタのサイズとなってしまうという問題があった。こ
のため、全部が大きなトランジスタである従来のゲート
アレイでは、例えばメモリセル等大型のセルを作成した
際にチップ全体の面積は大きくなり、駆動電流も大きく
なるため消費電力も大きくなるという問題があった。
【０００６】一方、図６に示すゲートアレイ７４のよう
に出力部など大電流を流す必要のある部分には大きなト
ランジスタを構成するための大きな基本セル６０ａを配
置し、入力部や内部などには小さなトランジスタを構成
するための小さな基本セル６０ｂを配置し、周辺にはボ
ンディングパットや周辺セル７６を配置するゲートアレ
イや、さらに複数種のサイズの異なるトランジスタを構
成するためのサイズの異なる基本セルを所定のパターン
に配置してユニットで作り込むようにしたゲートアレイ
なども考案されている（米国特許第５，０５５，１７６
号参照）。しかしながら、このようにサイズの異なる基
本セルが所定パターンで配置されたゲートアレイでは、
用途が限定され汎用性に欠け、しかもコスト高となると
いう問題があった。
に出力部など大電流を流す必要のある部分には大きなト
ランジスタを構成するための大きな基本セル６０ａを配
置し、入力部や内部などには小さなトランジスタを構成
するための小さな基本セル６０ｂを配置し、周辺にはボ
ンディングパットや周辺セル７６を配置するゲートアレ
イや、さらに複数種のサイズの異なるトランジスタを構
成するためのサイズの異なる基本セルを所定のパターン
に配置してユニットで作り込むようにしたゲートアレイ
なども考案されている（米国特許第５，０５５，１７６
号参照）。しかしながら、このようにサイズの異なる基
本セルが所定パターンで配置されたゲートアレイでは、
用途が限定され汎用性に欠け、しかもコスト高となると
いう問題があった。
【０００７】本発明の目的は、上記従来技術の問題点を
解消し、基本セルをサイズの異なるトランジスタとして
構成可能とすることにより基本セルの利用効率を高め、
ゲートアレイのコスト高を招かず、汎用性を維持しつ
つ、小面積化および小消費電力化を図ることのできるト
ランジスタサイズ選択型ゲートアレイを提供するにあ
る。
解消し、基本セルをサイズの異なるトランジスタとして
構成可能とすることにより基本セルの利用効率を高め、
ゲートアレイのコスト高を招かず、汎用性を維持しつ
つ、小面積化および小消費電力化を図ることのできるト
ランジスタサイズ選択型ゲートアレイを提供するにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、２つに分割された拡散層と、この２つに
分割された拡散層の間に通される電源線と、前記２つに
分割された拡散層の両方に渡って、前記電源線と略直交
するように通されたポリシリコンゲートとを有し、前記
２つに分割された拡散層の分割部分に存在する前記ポリ
シリコンゲートの非切断および切断の１つを選択するこ
とにより、前記２つに分割された拡散層を１つのトラン
ジスタまたは２つのトランジスタとして用いることを選
択するよう構成したことを特徴とするトランジスタサイ
ズ選択型ゲートアレイを提供するものである。
に、本発明は、２つに分割された拡散層と、この２つに
分割された拡散層の間に通される電源線と、前記２つに
分割された拡散層の両方に渡って、前記電源線と略直交
するように通されたポリシリコンゲートとを有し、前記
２つに分割された拡散層の分割部分に存在する前記ポリ
シリコンゲートの非切断および切断の１つを選択するこ
とにより、前記２つに分割された拡散層を１つのトラン
ジスタまたは２つのトランジスタとして用いることを選
択するよう構成したことを特徴とするトランジスタサイ
ズ選択型ゲートアレイを提供するものである。
【０００９】
【発明の作用】本発明のトランジスタサイズ選択型ゲー
トアレイは、２つに分割された拡散層と、この２つの分
割拡散層の間に通される電源線と、この電源線と略直交
し、前記２つの分割拡散層の両方に跨がって形成された
ポリシリコンゲートを有する基本セルをアレイ状に規則
的かつ固定的に配置したものである。例えば、ＣＭＯＳ
型の基本セルでは、Ｐ型拡散層およびｎ型拡散層のいず
れもそれぞれ２つに分割し、２つに分割された各拡散層
の両方に渡ってポリシリコンゲートがＰ型拡散層および
ｎ型拡散層のいずれにも形成されている。
トアレイは、２つに分割された拡散層と、この２つの分
割拡散層の間に通される電源線と、この電源線と略直交
し、前記２つの分割拡散層の両方に跨がって形成された
ポリシリコンゲートを有する基本セルをアレイ状に規則
的かつ固定的に配置したものである。例えば、ＣＭＯＳ
型の基本セルでは、Ｐ型拡散層およびｎ型拡散層のいず
れもそれぞれ２つに分割し、２つに分割された各拡散層
の両方に渡ってポリシリコンゲートがＰ型拡散層および
ｎ型拡散層のいずれにも形成されている。
【００１０】このため、基本セルに大きなトランジスタ
を形成する必要がある時は、絶縁層を介して前記２つの
分割拡散層の間に前記ポリシリコンゲートに略直交する
ように、それぞれ１組の金属電源線、すなわち電源線お
よび接地線を通して一方の側の２つの分割拡散層を接続
し、また出力側（部分）の２つの分割拡散層は異なる階
層の配線（例えばＡｌ配線）によって接続することによ
って２つの分割拡散層を１つのトランジスタ形成に用
い、小さなトランジスタを形成すればよい場合には、エ
ッチング、例えばセル内配線のコンタクトホールの穿孔
の際のエッチング等によって、ポリシリコンゲートを両
分割拡散層の分割部分で切断した後に、その上に絶縁層
を形成し、他の配線とともに２つの分割拡散層の間に前
記ポリシリコンゲートに略直交するようにそれぞれ１組
の金属電源線（電源線、接地線）を配線して、２つの分
割拡散層をそれぞれ１つのトランジスタの形成に用いる
ことができる。従って、基本セルの有効利用を図ること
ができ、ひいては、ゲートアレイの汎用性を低下させ
ず、またコストをアップさせずに、ゲートアレイの面積
を小さくし、あるいは高集積化を図り、消費電力を低下
させることができる。
を形成する必要がある時は、絶縁層を介して前記２つの
分割拡散層の間に前記ポリシリコンゲートに略直交する
ように、それぞれ１組の金属電源線、すなわち電源線お
よび接地線を通して一方の側の２つの分割拡散層を接続
し、また出力側（部分）の２つの分割拡散層は異なる階
層の配線（例えばＡｌ配線）によって接続することによ
って２つの分割拡散層を１つのトランジスタ形成に用
い、小さなトランジスタを形成すればよい場合には、エ
ッチング、例えばセル内配線のコンタクトホールの穿孔
の際のエッチング等によって、ポリシリコンゲートを両
分割拡散層の分割部分で切断した後に、その上に絶縁層
を形成し、他の配線とともに２つの分割拡散層の間に前
記ポリシリコンゲートに略直交するようにそれぞれ１組
の金属電源線（電源線、接地線）を配線して、２つの分
割拡散層をそれぞれ１つのトランジスタの形成に用いる
ことができる。従って、基本セルの有効利用を図ること
ができ、ひいては、ゲートアレイの汎用性を低下させ
ず、またコストをアップさせずに、ゲートアレイの面積
を小さくし、あるいは高集積化を図り、消費電力を低下
させることができる。
【００１１】
【実施例】本発明に係るトランジスタサイズ選択型ゲー
トアレイを添付の図面に示す好適実施例に基づいて詳細
に説明する。
トアレイを添付の図面に示す好適実施例に基づいて詳細
に説明する。
【００１２】図１は、本発明のトランジスタサイズ選択
型ゲートアレイの基本セルの一実施例の構成図である。
以下の説明では、本発明に用いられる基本セルをＣＭＯ
Ｓ型基本セルを代表例として説明するが、本発明はこれ
に限定されない。同図に示すように、本発明のトランジ
スタサイズ選択型ゲートアレイのＣＭＯＳ型基本セル１
０は、２つに分割されたＰ型（Ｐ+ ）拡散層１２ａおよ
び１２ｂからなるＰ型拡散層ブロック１２と、２つに分
割されたｎ型（ｎ+ ）拡散層１４ａおよび１４ｂからな
るｎ型拡散層ブロック１４と、分割Ｐ型拡散層１２ａお
よび１２ｂ上に両者を跨いでＰ型拡散層ブロック１２全
体に延在する略平行な２本のポリシリコンゲート１６お
よび１７と、分割ｎ型拡散層１４ａおよび１４ｂ上に両
者跨いでｎ型拡散層ブロック１４全体に延在する１８お
よび１９と、分割Ｐ型拡散層１２ａおよび１２ｂの間に
図示しない絶縁層を介して通される、電源電位Ｖddを供
給するための金属電源線（電源線）２０と、分割ｎ型拡
散層１４ａおよび１４ｂの間に図示しない絶縁層を介し
て通される、接地電位ＧＮＤを供給するための金属電源
線（接地線）２２とを有する。
型ゲートアレイの基本セルの一実施例の構成図である。
以下の説明では、本発明に用いられる基本セルをＣＭＯ
Ｓ型基本セルを代表例として説明するが、本発明はこれ
に限定されない。同図に示すように、本発明のトランジ
スタサイズ選択型ゲートアレイのＣＭＯＳ型基本セル１
０は、２つに分割されたＰ型（Ｐ+ ）拡散層１２ａおよ
び１２ｂからなるＰ型拡散層ブロック１２と、２つに分
割されたｎ型（ｎ+ ）拡散層１４ａおよび１４ｂからな
るｎ型拡散層ブロック１４と、分割Ｐ型拡散層１２ａお
よび１２ｂ上に両者を跨いでＰ型拡散層ブロック１２全
体に延在する略平行な２本のポリシリコンゲート１６お
よび１７と、分割ｎ型拡散層１４ａおよび１４ｂ上に両
者跨いでｎ型拡散層ブロック１４全体に延在する１８お
よび１９と、分割Ｐ型拡散層１２ａおよび１２ｂの間に
図示しない絶縁層を介して通される、電源電位Ｖddを供
給するための金属電源線（電源線）２０と、分割ｎ型拡
散層１４ａおよび１４ｂの間に図示しない絶縁層を介し
て通される、接地電位ＧＮＤを供給するための金属電源
線（接地線）２２とを有する。
【００１３】ここで、ポリシリコンゲート１６と１７お
よび１８と１９は、それぞれＰ型拡散層１２ａと１２ｂ
との間およびｎ型拡散層１４ａと１４ｂとの間におい
て、エッチングなどによって切断可能とされている。例
えば、代表的にポリシリコンゲート１８について図１
（ａ）に拡大して示すように、参照符号２４で示される
切断部をエッチング等のプロセスによって除去すること
ができ、拡散層１４ａに対して用いられるポリシリコン
ゲート１８ａと拡散層１４ｂに対して用いられるポリシ
リコンゲート１８ｂとに分断し、それぞれ小トランジス
タを形成し、２つの小トランジスタとして用いることが
できる。もちろん、ポリシリコンゲート１８を２つに切
断せず、拡散層１４ａと１４ｂとを金属電源線２２や階
層が異なる図示しないアルミニウム配線などを介して接
続し、ｎ型拡散層ブロック１４を１つの拡散層として用
いることにより大トランジスタとして用いることもでき
る。
よび１８と１９は、それぞれＰ型拡散層１２ａと１２ｂ
との間およびｎ型拡散層１４ａと１４ｂとの間におい
て、エッチングなどによって切断可能とされている。例
えば、代表的にポリシリコンゲート１８について図１
（ａ）に拡大して示すように、参照符号２４で示される
切断部をエッチング等のプロセスによって除去すること
ができ、拡散層１４ａに対して用いられるポリシリコン
ゲート１８ａと拡散層１４ｂに対して用いられるポリシ
リコンゲート１８ｂとに分断し、それぞれ小トランジス
タを形成し、２つの小トランジスタとして用いることが
できる。もちろん、ポリシリコンゲート１８を２つに切
断せず、拡散層１４ａと１４ｂとを金属電源線２２や階
層が異なる図示しないアルミニウム配線などを介して接
続し、ｎ型拡散層ブロック１４を１つの拡散層として用
いることにより大トランジスタとして用いることもでき
る。
【００１４】図１に示すＣＭＯＳ型基本セル１０をｎ型
基板を用いて形成した場合のＡ−Ａ線およびＢ−Ｂ線切
断面図をそれぞれ図２（ａ）および（ｂ）に示す。Ｐ型
拡散層ブロック１２においては、図２（ａ）に示すよう
にｎ型基板２６にゲート酸化膜２８およびその上にポリ
シリコンゲート１６，１７を形成し、その後ボロン
（Ｂ）などをイオン注入してＰ+ 領域すなわちＰ型拡散
層１２ａ１，１２ａ２，１２ａ３をポリシリコンゲート
１６，１７のそれぞれ両側に形成し、ソース−ドレイン
領域を形成する。こうして２個のＰチャネルＭＯＳトラ
ンジスタ（ＰＭＯＳ）３０，３２が作製される。ＰＭＯ
Ｓ３０と３２は拡散層ブロック１２の中央のＰ+ 領域１
２ａ２ではソースとドレインを共用する。なお、参照符
号３４は隣接する基本セル１０を分離する酸化シリコン
層である。
基板を用いて形成した場合のＡ−Ａ線およびＢ−Ｂ線切
断面図をそれぞれ図２（ａ）および（ｂ）に示す。Ｐ型
拡散層ブロック１２においては、図２（ａ）に示すよう
にｎ型基板２６にゲート酸化膜２８およびその上にポリ
シリコンゲート１６，１７を形成し、その後ボロン
（Ｂ）などをイオン注入してＰ+ 領域すなわちＰ型拡散
層１２ａ１，１２ａ２，１２ａ３をポリシリコンゲート
１６，１７のそれぞれ両側に形成し、ソース−ドレイン
領域を形成する。こうして２個のＰチャネルＭＯＳトラ
ンジスタ（ＰＭＯＳ）３０，３２が作製される。ＰＭＯ
Ｓ３０と３２は拡散層ブロック１２の中央のＰ+ 領域１
２ａ２ではソースとドレインを共用する。なお、参照符
号３４は隣接する基本セル１０を分離する酸化シリコン
層である。
【００１５】一方、ｎ型拡散層ブロック１４において
は、図２（ｂ）に示すように、ｎ型基板２６に、まずボ
ロン（Ｂ）などをイオン注入してＰウェル３６を形成し
た後、上述のＰＭＯＳ形成と同様にゲート酸化膜２８お
よびその上にポリシリコンゲート１８，１９を形成し、
その後にヒ素（Ａｓ）などをイオン注入してｎ+ 領域、
すなわちｎ型拡散層１４ａ１，１４ａ２，１４ａ３をポ
リシリコンゲート１８，１９のそれぞれ両側に形成す
る。こうして２個のＮチャネルＭＯＳトランジスタ（Ｎ
ＭＯＳ）３８，４０が作製される。なお、ＮＭＯＳ３８
と４０とはブロック１４の中央のｎ+ 領域１４ａ２では
ソースとドレインを共用する。
は、図２（ｂ）に示すように、ｎ型基板２６に、まずボ
ロン（Ｂ）などをイオン注入してＰウェル３６を形成し
た後、上述のＰＭＯＳ形成と同様にゲート酸化膜２８お
よびその上にポリシリコンゲート１８，１９を形成し、
その後にヒ素（Ａｓ）などをイオン注入してｎ+ 領域、
すなわちｎ型拡散層１４ａ１，１４ａ２，１４ａ３をポ
リシリコンゲート１８，１９のそれぞれ両側に形成す
る。こうして２個のＮチャネルＭＯＳトランジスタ（Ｎ
ＭＯＳ）３８，４０が作製される。なお、ＮＭＯＳ３８
と４０とはブロック１４の中央のｎ+ 領域１４ａ２では
ソースとドレインを共用する。
【００１６】この時の図１に示す基本セル１０のＣ−Ｃ
線切断面図を図３（ａ）および（ｂ）に示す。ここで図
３（ａ）は、ポリシリコンゲート１６および１８をいず
れも切断しなかった場合を示し、図３（ｂ）はポリシリ
コンゲート１６および１８をいずれも切断した場合を示
す。図３（ａ）に示すように、分割拡散層１２ａと１２
ｂ、および分割拡散層１４ａと１４ｂは、それぞれ絶縁
層２９を介してその中間に設けられる金属電極線２０お
よび２２や図示しない別階層のアルミニウム配線（出力
側）を介しての接続が容易であり、これらを接続するこ
とによって一つの拡散層として機能させることができ、
切断されていないポリシリコンゲート１６および１８と
の組み合わせによって、それぞれ従来と同様な１つの大
きなトランジスタ３０および３８として用いることがで
きる。もちろん、ポリシリコンゲート１７および１９に
ついても、分割されていないので、それぞれ、Ｐ型拡散
層１２ａと１２ｂ、および１４ａと１４ｂとを一体化
し、それぞれ１つの大トランジスタ３２と４０として用
いることができる。
線切断面図を図３（ａ）および（ｂ）に示す。ここで図
３（ａ）は、ポリシリコンゲート１６および１８をいず
れも切断しなかった場合を示し、図３（ｂ）はポリシリ
コンゲート１６および１８をいずれも切断した場合を示
す。図３（ａ）に示すように、分割拡散層１２ａと１２
ｂ、および分割拡散層１４ａと１４ｂは、それぞれ絶縁
層２９を介してその中間に設けられる金属電極線２０お
よび２２や図示しない別階層のアルミニウム配線（出力
側）を介しての接続が容易であり、これらを接続するこ
とによって一つの拡散層として機能させることができ、
切断されていないポリシリコンゲート１６および１８と
の組み合わせによって、それぞれ従来と同様な１つの大
きなトランジスタ３０および３８として用いることがで
きる。もちろん、ポリシリコンゲート１７および１９に
ついても、分割されていないので、それぞれ、Ｐ型拡散
層１２ａと１２ｂ、および１４ａと１４ｂとを一体化
し、それぞれ１つの大トランジスタ３２と４０として用
いることができる。
【００１７】これに対し、図３（ｂ）に示すようにポリ
シリコンゲート１６および１８を、それぞれ、両方の分
割拡散層１２ａ（１２ａ２）と１２ｂ、および１４ａ
（１４ａ２）と１４ｂとの間において、分割部分２４を
エッチング等によっていずれもそれぞれポリシリコンゲ
ート１６ａと１６ｂ、および１８ａと１８ｂに分割し、
それぞれ分割Ｐ型拡散層１２ａと１２ｂ、および分割ｎ
型拡散層１４ａと１４ｂとを組み合わせることによっ
て、各々２個の小さなトランジスタ４２と４４、および
４６と４８として用いることも可能である。図示しない
が、ポリシリコンゲート１７および１８も、同様に２つ
に分割し、それぞれ２個の小トランジスタとして用いる
ことができる。このように、本発明のトランジスタサイ
ズ選択型ゲートアレイの基本セル１０においては、分割
Ｐ型拡散層１２ａと１２ｂとの間および分割ｎ型拡散層
１４ａと１４ｂとの間の分割部分においてポリシリコン
ゲート１６，１７，１８，１９を切断するかしないかを
選択することにより、それぞれ１個の大トランジスタ３
０，３２，３８，４０として用いることを選択するか、
それぞれ２個の小トランジスタ例えばそれぞれポリシリ
コンゲート１６，１８に対しては小トランジスタ４２と
４４、４６と４８（ポリシリコンゲート１７，１９に対
しては図示せず）に分割して用いることを選択するかを
ユーザが希望により決めることができる。
シリコンゲート１６および１８を、それぞれ、両方の分
割拡散層１２ａ（１２ａ２）と１２ｂ、および１４ａ
（１４ａ２）と１４ｂとの間において、分割部分２４を
エッチング等によっていずれもそれぞれポリシリコンゲ
ート１６ａと１６ｂ、および１８ａと１８ｂに分割し、
それぞれ分割Ｐ型拡散層１２ａと１２ｂ、および分割ｎ
型拡散層１４ａと１４ｂとを組み合わせることによっ
て、各々２個の小さなトランジスタ４２と４４、および
４６と４８として用いることも可能である。図示しない
が、ポリシリコンゲート１７および１８も、同様に２つ
に分割し、それぞれ２個の小トランジスタとして用いる
ことができる。このように、本発明のトランジスタサイ
ズ選択型ゲートアレイの基本セル１０においては、分割
Ｐ型拡散層１２ａと１２ｂとの間および分割ｎ型拡散層
１４ａと１４ｂとの間の分割部分においてポリシリコン
ゲート１６，１７，１８，１９を切断するかしないかを
選択することにより、それぞれ１個の大トランジスタ３
０，３２，３８，４０として用いることを選択するか、
それぞれ２個の小トランジスタ例えばそれぞれポリシリ
コンゲート１６，１８に対しては小トランジスタ４２と
４４、４６と４８（ポリシリコンゲート１７，１９に対
しては図示せず）に分割して用いることを選択するかを
ユーザが希望により決めることができる。
【００１８】ここで、小トランジスタとして使用するた
めにポリシリコンゲート１６，１７，１８，１９を切断
する場合には、エッチングを用いて行うことができる
が、このエッチング工程をセル内配線やセル間配線のた
めのコンタクトホール形成時またはその前後工程中に行
ってもよいし、配線直前に切断のためのエッチング工程
で行ってもよい。
めにポリシリコンゲート１６，１７，１８，１９を切断
する場合には、エッチングを用いて行うことができる
が、このエッチング工程をセル内配線やセル間配線のた
めのコンタクトホール形成時またはその前後工程中に行
ってもよいし、配線直前に切断のためのエッチング工程
で行ってもよい。
【００１９】本発明においては、Ｐ型およびｎ型拡散層
ブロック１２および１４をそれぞれ２個の分割Ｐ型拡散
層１２ａと１２ｂ、および分割ｎ型拡散層１４ａと１４
ｂに分割するが、その分割比（分割面積比）は、特に制
限的ではなく、図示例のように１：１であってもよい
し、異なっていてもよい。例えば、１：２に分割し、小
トランジスタと中トランジスタに分割し、分割しない場
合の大トランジスタの３種のトランジスタサイズを選択
することができるように構成してもよい。ここで、ポリ
シリコンゲート１６，１７，１８，１９も、拡散層の分
割比に応じて分割されることはいうまでもない。なお、
図示例ではＰ型およびｎ型拡散層をそれぞれ２個に分割
しているが、本発明はこれに限定されず、３個以上に分
割するものであってもよい。
ブロック１２および１４をそれぞれ２個の分割Ｐ型拡散
層１２ａと１２ｂ、および分割ｎ型拡散層１４ａと１４
ｂに分割するが、その分割比（分割面積比）は、特に制
限的ではなく、図示例のように１：１であってもよい
し、異なっていてもよい。例えば、１：２に分割し、小
トランジスタと中トランジスタに分割し、分割しない場
合の大トランジスタの３種のトランジスタサイズを選択
することができるように構成してもよい。ここで、ポリ
シリコンゲート１６，１７，１８，１９も、拡散層の分
割比に応じて分割されることはいうまでもない。なお、
図示例ではＰ型およびｎ型拡散層をそれぞれ２個に分割
しているが、本発明はこれに限定されず、３個以上に分
割するものであってもよい。
【００２０】また、図示例においては、金属電極線２０
および２２は、ポリシリコンゲート１６，１７，１８，
１９上の絶縁層２９上であって、それぞれ分割Ｐ型およ
びｎ型拡散層１２ａと１２ｂ、および１４ａと１４ｂと
の間にそれぞれ形成されている。従って、ポリシリコン
ゲート１６，１７，１８，１９の切断工程または非切断
工程の選択、実施後、セル内配線工程またはセル間配線
工程において形成するが、本発明はこれに限定されな
い。これらの金属電極線２０および２２は、アルミニウ
ム（Ａｌ）線などを用いることができる。
および２２は、ポリシリコンゲート１６，１７，１８，
１９上の絶縁層２９上であって、それぞれ分割Ｐ型およ
びｎ型拡散層１２ａと１２ｂ、および１４ａと１４ｂと
の間にそれぞれ形成されている。従って、ポリシリコン
ゲート１６，１７，１８，１９の切断工程または非切断
工程の選択、実施後、セル内配線工程またはセル間配線
工程において形成するが、本発明はこれに限定されな
い。これらの金属電極線２０および２２は、アルミニウ
ム（Ａｌ）線などを用いることができる。
【００２１】本発明においては、小トランジスタとした
用いるためにポリシリコンゲートを切断する工程が必要
であるため、ポリシリコンゲート形成後、このポリシリ
コンゲートを切断可能な状態で停止しておく必要があ
る。このため、例えば、ウェハ（ｎ型基板）にＮＭＯＳ
のためのＰウェルを形成し、アクティブサイトを形成
し、ゲート酸化膜、ポリシリコンゲート形成の工程で止
めておいてもよいし、その後コンタクトホール形成や、
１組の金属電源線の形成などを予め行っていてもよい。
すなわち、ゲートアレイは、多品種のランダムロジック
ＬＳＩを得ることができるものであり、ウェハに各品種
に共通なマスクを使用して基板工程を終了させてマスタ
ーチップを得、次に各品種によって異なる配線のマスク
を使用して異なる機能のＬＳＩを実現するものであるの
で、本発明においては、可能であれば共通マスクを使用
可能な工程まで終了した状態で止めておけばよい。
用いるためにポリシリコンゲートを切断する工程が必要
であるため、ポリシリコンゲート形成後、このポリシリ
コンゲートを切断可能な状態で停止しておく必要があ
る。このため、例えば、ウェハ（ｎ型基板）にＮＭＯＳ
のためのＰウェルを形成し、アクティブサイトを形成
し、ゲート酸化膜、ポリシリコンゲート形成の工程で止
めておいてもよいし、その後コンタクトホール形成や、
１組の金属電源線の形成などを予め行っていてもよい。
すなわち、ゲートアレイは、多品種のランダムロジック
ＬＳＩを得ることができるものであり、ウェハに各品種
に共通なマスクを使用して基板工程を終了させてマスタ
ーチップを得、次に各品種によって異なる配線のマスク
を使用して異なる機能のＬＳＩを実現するものであるの
で、本発明においては、可能であれば共通マスクを使用
可能な工程まで終了した状態で止めておけばよい。
【００２２】また、以上の説明ではウェハとしてｎ型基
板を用いる例について説明したが、本発明はこれに限定
されず、Ｐ型基板を用いて、ＰＭＯＳのためのｎウェル
を形成するようにしてもよい。また、ｎ型およびＰ型基
板のいずれの基板を用いる場合にも、ＮＭＯＳのために
Ｐウェル、ＰＭＯＳのためにｎウェルの両方を形成する
ようにしてもよい。
板を用いる例について説明したが、本発明はこれに限定
されず、Ｐ型基板を用いて、ＰＭＯＳのためのｎウェル
を形成するようにしてもよい。また、ｎ型およびＰ型基
板のいずれの基板を用いる場合にも、ＮＭＯＳのために
Ｐウェル、ＰＭＯＳのためにｎウェルの両方を形成する
ようにしてもよい。
【００２３】また、本発明のトランジスタサイズ選択型
ゲートアレイの基本セルをＣＭＯＳ型基本セルを代表例
として説明したが、本発明はこれに限定されず、ゲート
アレイを構成可能な素子であれば、どのようなものでも
よく、例えば、ＴＴＬ、ＬＳＴＴＬ、ＥＣＬ、Ｉ2 Ｌ、
ＩＳＬ、ＰＭＯＳ、ＮＭＯＳ、ＳＯＩ、ｂｉ−ＣＭＯＳ
などを用いることができる。ここで、例えば基本セルに
ＥＣＬを用いるＥＣＬゲートアレイは、超高速分野（小
規模〜中規模）に用い、より広範囲な分野には高集積、
低消費電力の特徴をもつＣＭＯＳ型基本セルを用いるＣ
ＭＯＳゲートアレイを適用するなど、用途に応じ適宜選
択すればよい。
ゲートアレイの基本セルをＣＭＯＳ型基本セルを代表例
として説明したが、本発明はこれに限定されず、ゲート
アレイを構成可能な素子であれば、どのようなものでも
よく、例えば、ＴＴＬ、ＬＳＴＴＬ、ＥＣＬ、Ｉ2 Ｌ、
ＩＳＬ、ＰＭＯＳ、ＮＭＯＳ、ＳＯＩ、ｂｉ−ＣＭＯＳ
などを用いることができる。ここで、例えば基本セルに
ＥＣＬを用いるＥＣＬゲートアレイは、超高速分野（小
規模〜中規模）に用い、より広範囲な分野には高集積、
低消費電力の特徴をもつＣＭＯＳ型基本セルを用いるＣ
ＭＯＳゲートアレイを適用するなど、用途に応じ適宜選
択すればよい。
【００２４】以上のように構成される基本セル１０を図
４に示すようにアレイ状に規則的かつ固定的に配列する
とともに、外周にはＩ／Ｏセルなどの周辺セルやボンデ
ィングパッド５２などを配置し、本発明のトランジスタ
サイズ選択型ゲートアレイ５０を構成することができ
る。図４に示す本発明のトランジスタサイズ選択型ゲー
トアレイ５０は、基本セル５０が素子全面に敷きつめら
れたチャネルレス・ゲートアレイ（全面素子形成型ゲー
トアレイ）であるが、本発明はこれに限定されず、基本
セルの配列および構成は必要に応じて適宜選択すればよ
く、例えば、基本セル間の配線接続のための領域が固定
されているチャネル型構造ゲートアレイ（チャネルゲー
トアレイ）であってもよいし、集積度向上のため予め一
部にＲＡＭやＲＯＭなどのメモリか作り込まれるメモリ
内蔵ゲートアレイであってもよい。また、チャネルゲー
トアレイも、基本セルが２次元マトリックス状に配置さ
れ、基本セルの縦および横に配線のためのチャネルを持
つブロックセル型であっても、基本セルが列状に配置さ
れ、列と列との間に配線のためのチャネルが設けられる
列セル型であってもよい。
４に示すようにアレイ状に規則的かつ固定的に配列する
とともに、外周にはＩ／Ｏセルなどの周辺セルやボンデ
ィングパッド５２などを配置し、本発明のトランジスタ
サイズ選択型ゲートアレイ５０を構成することができ
る。図４に示す本発明のトランジスタサイズ選択型ゲー
トアレイ５０は、基本セル５０が素子全面に敷きつめら
れたチャネルレス・ゲートアレイ（全面素子形成型ゲー
トアレイ）であるが、本発明はこれに限定されず、基本
セルの配列および構成は必要に応じて適宜選択すればよ
く、例えば、基本セル間の配線接続のための領域が固定
されているチャネル型構造ゲートアレイ（チャネルゲー
トアレイ）であってもよいし、集積度向上のため予め一
部にＲＡＭやＲＯＭなどのメモリか作り込まれるメモリ
内蔵ゲートアレイであってもよい。また、チャネルゲー
トアレイも、基本セルが２次元マトリックス状に配置さ
れ、基本セルの縦および横に配線のためのチャネルを持
つブロックセル型であっても、基本セルが列状に配置さ
れ、列と列との間に配線のためのチャネルが設けられる
列セル型であってもよい。
【００２５】
【発明の効果】以上詳述したように、本発明によれば、
基本セル内の拡散層を分割し、その分割された拡散層の
両方に渡って延在するポリシリコンゲートを切断するか
否かを選択することにより、基本セル内に形成するトラ
ンジスタのサイズを選択できるので、基本セルの利用効
率の向上を図ることができ、その結果、ゲートアレイと
しての汎用性を維持し、コスト高を招くことなく、省面
積、省消費電力を図ることができ、小面積または高集
積、かつ小消費電力のゲートアレイを実現できる。
基本セル内の拡散層を分割し、その分割された拡散層の
両方に渡って延在するポリシリコンゲートを切断するか
否かを選択することにより、基本セル内に形成するトラ
ンジスタのサイズを選択できるので、基本セルの利用効
率の向上を図ることができ、その結果、ゲートアレイと
しての汎用性を維持し、コスト高を招くことなく、省面
積、省消費電力を図ることができ、小面積または高集
積、かつ小消費電力のゲートアレイを実現できる。
【図１】 本発明に係るトランジスタサイズ選択型ゲー
トアレイの基本セルの一実施例の構成図である。
トアレイの基本セルの一実施例の構成図である。
【図２】 （ａ）および（ｂ）は、それぞれ図１に示す
トランジスタサイズ選択型ゲートアレイのＡ−Ａ線およ
びＢ−Ｂ線矢視図である。
トランジスタサイズ選択型ゲートアレイのＡ−Ａ線およ
びＢ−Ｂ線矢視図である。
【図３】 （ａ）および（ｂ）は、それぞれ図１に示す
トランジスタサイズ選択型ゲートアレイの別の使用態様
におけるＣ−Ｃ線矢視図である。
トランジスタサイズ選択型ゲートアレイの別の使用態様
におけるＣ−Ｃ線矢視図である。
【図４】 本発明に係るトランジスタサイズ選択型ゲー
トアレイの一実施例の構成図である。
トアレイの一実施例の構成図である。
【図５】 従来のゲートアレイの基本セルの構成図であ
る。
る。
【図６】 従来のゲートアレイの構成図の一例である。
１０ 基本セル １２ Ｐ型拡散層ブロック １２ａ，１２ａ１，１２ａ２，１２ａ３，１２ｂ Ｐ型
拡散層 １４ ｎ型拡散層ブロック １４ａ，１４ａ１，１４ａ２，１４ａ３，１４ｂ ｎ型
拡散層 １６，１６ａ，１６ｂ，１７，１８，１８ａ，１８ｂ，
１９ ポリシリコンゲート ２０ 金属電源線（電源線） ２２ 金属電源線（接地線） ２４ 切断部 ２６ ｎ型基板 ２８ ゲート酸化膜 ３０，３２ 大トランジスタ（ＰＭＯＳ） ３４ セル分離酸化膜 ３６ Ｐウェル ３８，４０ 大トランジスタ（ＮＭＯＳ） ４２，４４ 小トランジスタ（ＰＭＯＳ） ４６，４８ 小トランジスタ（ＮＭＯＳ） ５０ トランジスタサイズ選択型ゲートアレイ ５２ ボンディングパッド（Ｉ／Ｏセル、周辺セル）
拡散層 １４ ｎ型拡散層ブロック １４ａ，１４ａ１，１４ａ２，１４ａ３，１４ｂ ｎ型
拡散層 １６，１６ａ，１６ｂ，１７，１８，１８ａ，１８ｂ，
１９ ポリシリコンゲート ２０ 金属電源線（電源線） ２２ 金属電源線（接地線） ２４ 切断部 ２６ ｎ型基板 ２８ ゲート酸化膜 ３０，３２ 大トランジスタ（ＰＭＯＳ） ３４ セル分離酸化膜 ３６ Ｐウェル ３８，４０ 大トランジスタ（ＮＭＯＳ） ４２，４４ 小トランジスタ（ＰＭＯＳ） ４６，４８ 小トランジスタ（ＮＭＯＳ） ５０ トランジスタサイズ選択型ゲートアレイ ５２ ボンディングパッド（Ｉ／Ｏセル、周辺セル）
Claims (1)
- 【請求項１】２つに分割された拡散層と、この２つに分
割された拡散層の間に通される電源線と、前記２つに分
割された拡散層の両方に渡って、前記電源線と略直交す
るように通されたポリシリコンゲートとを有し、前記２
つに分割された拡散層の分割部分に存在する前記ポリシ
リコンゲートの非切断および切断の１つを選択すること
により、前記２つに分割された拡散層を１つのトランジ
スタまたは２つのトランジスタとして用いることを選択
するよう構成したことを特徴とするトランジスタサイズ
選択型ゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25117092A JPH06104407A (ja) | 1992-09-21 | 1992-09-21 | トランジスタサイズ選択型ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25117092A JPH06104407A (ja) | 1992-09-21 | 1992-09-21 | トランジスタサイズ選択型ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104407A true JPH06104407A (ja) | 1994-04-15 |
Family
ID=17218724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25117092A Withdrawn JPH06104407A (ja) | 1992-09-21 | 1992-09-21 | トランジスタサイズ選択型ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104407A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140001578A (ko) * | 2012-06-27 | 2014-01-07 | 삼성전자주식회사 | 반도체 집적 회로, 그 설계 방법 및 제조방법 |
-
1992
- 1992-09-21 JP JP25117092A patent/JPH06104407A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140001578A (ko) * | 2012-06-27 | 2014-01-07 | 삼성전자주식회사 | 반도체 집적 회로, 그 설계 방법 및 제조방법 |
| JP2014010839A (ja) * | 2012-06-27 | 2014-01-20 | Samsung Electronics Co Ltd | 半導体集積回路とその設計方法及び製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |