JPH06275802A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06275802A JPH06275802A JP6055993A JP6055993A JPH06275802A JP H06275802 A JPH06275802 A JP H06275802A JP 6055993 A JP6055993 A JP 6055993A JP 6055993 A JP6055993 A JP 6055993A JP H06275802 A JPH06275802 A JP H06275802A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 abstract description 12
- 230000010354 integration Effects 0.000 abstract description 5
- 239000002184 metal Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明の目的はマスタ−スライス型半導体集積
回路においてサブストレ−トコンタクトの配置を改良し
ＭＯＳトランジスタの集積度を向上することである。 【構成】Ｎ型半導体基板１１上のＰウェル領域１２に形
成されるＮＭＯＳトランジスタのサブストレ−トコンタ
クトとなるＰ型拡散層１４は、ソ−ス若しくはドレイン
領域となるＮ型拡散層１３a に接触するように配置され
る。また、Ｎ型半導体基板１１上に形成されるＰＭＯＳ
トランジスタのサブストレ−トコンタクトとなるＮ型拡
散層２４はソ−ス若しくはドレイン領域となるＰ型拡散
層２３a に接触するよう配置される。
回路においてサブストレ−トコンタクトの配置を改良し
ＭＯＳトランジスタの集積度を向上することである。 【構成】Ｎ型半導体基板１１上のＰウェル領域１２に形
成されるＮＭＯＳトランジスタのサブストレ−トコンタ
クトとなるＰ型拡散層１４は、ソ−ス若しくはドレイン
領域となるＮ型拡散層１３a に接触するように配置され
る。また、Ｎ型半導体基板１１上に形成されるＰＭＯＳ
トランジスタのサブストレ−トコンタクトとなるＮ型拡
散層２４はソ−ス若しくはドレイン領域となるＰ型拡散
層２３a に接触するよう配置される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマスタ−スライス型半導体集積回路のサブストレ−
トコンタクトの配置に関するものである。
特にマスタ−スライス型半導体集積回路のサブストレ−
トコンタクトの配置に関するものである。
【０００２】
【従来の技術】マスタ−スライス型半導体集積回路で
は、予めマスタ−スライスに論理ゲ−トを構成するため
の基本セルが規則的に配列されており、配線工程におい
て各設計に対応した配線が施される。そのため、設計と
製造の両面において開発期間が著しく短縮される。マス
タ−スライス型半導体集積回路のなかでも高集積・低消
費電力であるＣＭＯＳゲ−トアレ−は需要が増大してい
る。
は、予めマスタ−スライスに論理ゲ−トを構成するため
の基本セルが規則的に配列されており、配線工程におい
て各設計に対応した配線が施される。そのため、設計と
製造の両面において開発期間が著しく短縮される。マス
タ−スライス型半導体集積回路のなかでも高集積・低消
費電力であるＣＭＯＳゲ−トアレ−は需要が増大してい
る。
【０００３】ＣＭＯＳゲ−トアレ−の一例を図５より説
明する。同図（ａ）は２入力のＮＭＯＳトランジスタと
２入力のＰＭＯＳトランジスタとを組み合わせた基本セ
ルをアレ−状に配置した平面図であり、同図（ｂ）は同
図（ａ）中のＸＸ´の断面図である。同図（ａ）におい
て、Ｐ型拡散層部分は右上がりの斜線，Ｎ型拡散層部分
は右下がりの斜線が施されている。
明する。同図（ａ）は２入力のＮＭＯＳトランジスタと
２入力のＰＭＯＳトランジスタとを組み合わせた基本セ
ルをアレ−状に配置した平面図であり、同図（ｂ）は同
図（ａ）中のＸＸ´の断面図である。同図（ａ）におい
て、Ｐ型拡散層部分は右上がりの斜線，Ｎ型拡散層部分
は右下がりの斜線が施されている。
【０００４】Ｎ型半導体基板１１１上にＰウェル領域１
１２が形成される。Ｐウェル領域１１２上にＮＭＯＳト
ランジスタのソ−ス若しくはドレイン領域となるＮ型拡
散層１１３とサブストレ−トコンタクトとなるＰ型拡散
層１１４が形成され、絶縁膜１２０（同図（ｂ））を介
してゲ−トとなるポリシリコン層１１５が形成される。
また、Ｎ型半導体基板１１１上にＰＭＯＳトランジスタ
のソ−ス若しくはドレイン領域となるＰ型拡散層１２３
とサブストレ−トコンタクトとなるＮ型拡散層１２４が
形成され、絶縁膜１２０を介してポリシリコン層１２５
が形成される。
１２が形成される。Ｐウェル領域１１２上にＮＭＯＳト
ランジスタのソ−ス若しくはドレイン領域となるＮ型拡
散層１１３とサブストレ−トコンタクトとなるＰ型拡散
層１１４が形成され、絶縁膜１２０（同図（ｂ））を介
してゲ−トとなるポリシリコン層１１５が形成される。
また、Ｎ型半導体基板１１１上にＰＭＯＳトランジスタ
のソ−ス若しくはドレイン領域となるＰ型拡散層１２３
とサブストレ−トコンタクトとなるＮ型拡散層１２４が
形成され、絶縁膜１２０を介してポリシリコン層１２５
が形成される。
【０００５】このように、マスタ工程ではＭＯＳトラン
ジスタのソ−ス領域及びドレイン領域を決定せずに、Ｎ
型拡散層１１３及びＰ型拡散層１２３が形成される。ま
た、サブストレ−トコンタクトとなるＰ型拡散層１１４
及びＮ型拡散層１２４はＭＯＳトランジスタの拡散層
（Ｎ型拡散層１１３及びＰ型拡散層１２３）とそれぞれ
一定の間隔を設けて配置される。
ジスタのソ−ス領域及びドレイン領域を決定せずに、Ｎ
型拡散層１１３及びＰ型拡散層１２３が形成される。ま
た、サブストレ−トコンタクトとなるＰ型拡散層１１４
及びＮ型拡散層１２４はＭＯＳトランジスタの拡散層
（Ｎ型拡散層１１３及びＰ型拡散層１２３）とそれぞれ
一定の間隔を設けて配置される。
【０００６】
【発明が解決しようとする課題】上述のように、サブス
トレ−トコンタクトとなる拡散層は隣接する基本セルに
接触しないように配置される。そのため、サブストレ−
トコンタクトとなる拡散層はその周囲に一定の領域、即
ちＭＯＳトランジスタのソ−ス及びドレイン領域となる
拡散層との接触を防ぐための間隔が必要である。また、
基本セルの個数の増大を図ることは同時にサブストレ−
トコンタクトとなる拡散層をも増大することである。そ
のため、基本セルを集積化する上でサブストレ−トコン
タクトとなる拡散層の配置が重要となる。
トレ−トコンタクトとなる拡散層は隣接する基本セルに
接触しないように配置される。そのため、サブストレ−
トコンタクトとなる拡散層はその周囲に一定の領域、即
ちＭＯＳトランジスタのソ−ス及びドレイン領域となる
拡散層との接触を防ぐための間隔が必要である。また、
基本セルの個数の増大を図ることは同時にサブストレ−
トコンタクトとなる拡散層をも増大することである。そ
のため、基本セルを集積化する上でサブストレ−トコン
タクトとなる拡散層の配置が重要となる。
【０００７】それ故に、本発明の目的はマスタ−スライ
ス型半導体集積回路においてサブストレ−トコンタクト
の配置を改良しＭＯＳトランジスタの集積度を向上する
ことである。
ス型半導体集積回路においてサブストレ−トコンタクト
の配置を改良しＭＯＳトランジスタの集積度を向上する
ことである。
【０００８】
【課題を解決するための手段】本発明によるＣＭＯＳゲ
−トアレ−におけるＭＯＳトランジスタはソ−ス若しく
はドレインとなる複数の拡散層と、ゲ−トとなるポリシ
リコン層とからなり、上記ＭＯＳトランジスタの基板電
位を固定するサブストレ−トコンタクトとなる拡散層は
上記複数の拡散層のうちの少なくとも一つの拡散層と互
いに接触するように配置される。
−トアレ−におけるＭＯＳトランジスタはソ−ス若しく
はドレインとなる複数の拡散層と、ゲ−トとなるポリシ
リコン層とからなり、上記ＭＯＳトランジスタの基板電
位を固定するサブストレ−トコンタクトとなる拡散層は
上記複数の拡散層のうちの少なくとも一つの拡散層と互
いに接触するように配置される。
【０００９】
【作用】上記構成によるＣＭＯＳゲ−トアレ−は、上記
ＭＯＳトランジスタを構成する複数の拡散層のうちの一
つの拡散層と上記サブストレ−トコンタクトとなる拡散
層とが接触するように配置されており、ＭＯＳトランジ
スタの集積度の向上を図ることができる。このような配
置とすることによりレイアウト設計をする際に、上記サ
ブストレ−トコンタクトとなる拡散層と接触する拡散層
は上記ＭＯＳトランジスタのソ−スとしてレイアウト設
計がなされる。
ＭＯＳトランジスタを構成する複数の拡散層のうちの一
つの拡散層と上記サブストレ−トコンタクトとなる拡散
層とが接触するように配置されており、ＭＯＳトランジ
スタの集積度の向上を図ることができる。このような配
置とすることによりレイアウト設計をする際に、上記サ
ブストレ−トコンタクトとなる拡散層と接触する拡散層
は上記ＭＯＳトランジスタのソ−スとしてレイアウト設
計がなされる。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１乃至図４を通じて、Ｐ型拡散層部分は右上
がりの斜線，Ｎ型拡散層部分は右下がりの斜線が施され
ている。図１はＣＭＯＳゲ−トアレ−の一例を示す平面
図である。同図（ａ）は２入力のＮＭＯＳトランジスタ
と２入力のＰＭＯＳトランジスタとからなる基本セルが
アレ−上に配置された平面図であり、同図（ｂ）は同図
（ａ）中のＸＸ´の断面図である。
明する。図１乃至図４を通じて、Ｐ型拡散層部分は右上
がりの斜線，Ｎ型拡散層部分は右下がりの斜線が施され
ている。図１はＣＭＯＳゲ−トアレ−の一例を示す平面
図である。同図（ａ）は２入力のＮＭＯＳトランジスタ
と２入力のＰＭＯＳトランジスタとからなる基本セルが
アレ−上に配置された平面図であり、同図（ｂ）は同図
（ａ）中のＸＸ´の断面図である。
【００１１】Ｎ型半導体基板１１上のＰウェル領域１２
にＮＭＯＳトランジスタのソ−ス若しくはドレイン領域
となるＮ型拡散層１３とサブストレ−トコンタクトとな
るＰ型拡散層１４が形成され、絶縁膜２０（同図
（ｂ））を介してゲ−トとなるポリシリコン層１５が形
成される。また、Ｎ型半導体基板１１上にＰＭＯＳトラ
ンジスタのソ−ス若しくはドレイン領域となるＰ型拡散
層２３とサブストレ−トコンタクトとなるＮ型拡散層２
４が形成され、絶縁膜２０を介してポリシリコン層２５
が形成される。
にＮＭＯＳトランジスタのソ−ス若しくはドレイン領域
となるＮ型拡散層１３とサブストレ−トコンタクトとな
るＰ型拡散層１４が形成され、絶縁膜２０（同図
（ｂ））を介してゲ−トとなるポリシリコン層１５が形
成される。また、Ｎ型半導体基板１１上にＰＭＯＳトラ
ンジスタのソ−ス若しくはドレイン領域となるＰ型拡散
層２３とサブストレ−トコンタクトとなるＮ型拡散層２
４が形成され、絶縁膜２０を介してポリシリコン層２５
が形成される。
【００１２】このように、ＮＭＯＳトランジスタにおい
ては複数のＮ型拡散層１３の一つのＮ型拡散層１３a と
接触するようにＰ型拡散層１４が配置され、同様にＰＭ
ＯＳトランジスタにおいては複数のＰ型拡散層２３の一
つのＰ型拡散層２３a と接触するようにＮ型拡散層２４
が配置され、即ち、ソ−ス若しくはドレイン領域となる
複数の拡散層のなかの一つの拡散層とサブストレ−トコ
ンタクトとなる拡散層とは接触するように配置される。
ては複数のＮ型拡散層１３の一つのＮ型拡散層１３a と
接触するようにＰ型拡散層１４が配置され、同様にＰＭ
ＯＳトランジスタにおいては複数のＰ型拡散層２３の一
つのＰ型拡散層２３a と接触するようにＮ型拡散層２４
が配置され、即ち、ソ−ス若しくはドレイン領域となる
複数の拡散層のなかの一つの拡散層とサブストレ−トコ
ンタクトとなる拡散層とは接触するように配置される。
【００１３】ところで、サブストレ−トコンタクトとな
る拡散層は、ＮＭＯＳトランジスタではＰウェル領域１
２に、またＰＭＯＳトランジスタではＮ型半導体基板１
１に電源電位を供給している。一方、各ＭＯＳトランジ
スタのソ−スとなる拡散層にも同電位が供給される。従
って、レイアウト設計の際に、サブストレ−トコンタク
トとなる拡散層（Ｐ型拡散層１４，Ｎ型拡散層２４）に
接触するように配置され拡散層（Ｎ型拡散層１３a ，Ｐ
型拡散層２３a ）を各ＭＯＳトランジスタのソ−スとす
ることにより、レイアウト設計を容易することができ
る。
る拡散層は、ＮＭＯＳトランジスタではＰウェル領域１
２に、またＰＭＯＳトランジスタではＮ型半導体基板１
１に電源電位を供給している。一方、各ＭＯＳトランジ
スタのソ−スとなる拡散層にも同電位が供給される。従
って、レイアウト設計の際に、サブストレ−トコンタク
トとなる拡散層（Ｐ型拡散層１４，Ｎ型拡散層２４）に
接触するように配置され拡散層（Ｎ型拡散層１３a ，Ｐ
型拡散層２３a ）を各ＭＯＳトランジスタのソ−スとす
ることにより、レイアウト設計を容易することができ
る。
【００１４】例えば、図１のような基本セルを有するマ
スタ−スライスに２入力ＮＡＮＤの配線を施す場合を説
明する。特に、図１中の点線で囲まれた部分のみを図２
に示すが、図１における他の部分においても図２の如く
配線が施されているものとする。ここで、ＮＭＯＳトラ
ンジスタにおいてＰ型拡散層１４及びＮ型拡散層１３a
は共に接地レベルの第一金属配線層１６に接続され、Ｐ
ＭＯＳトランジスタにおいてＮ型拡散層２４及びＰ型拡
散層２３a は共に電源レベルの第一金属配線層２６に接
続される。それら拡散層を配線層に接続する際に、Ｐ型
拡散層２３a 及びＮ型拡散層２４のように各々独立した
コンタクトをとることもでき、Ｎ型拡散層１３a 及びＰ
型拡散層１４を第一金属配線層に接続したようにバッテ
ドコンタクト（butted contact）とすることもできる。
スタ−スライスに２入力ＮＡＮＤの配線を施す場合を説
明する。特に、図１中の点線で囲まれた部分のみを図２
に示すが、図１における他の部分においても図２の如く
配線が施されているものとする。ここで、ＮＭＯＳトラ
ンジスタにおいてＰ型拡散層１４及びＮ型拡散層１３a
は共に接地レベルの第一金属配線層１６に接続され、Ｐ
ＭＯＳトランジスタにおいてＮ型拡散層２４及びＰ型拡
散層２３a は共に電源レベルの第一金属配線層２６に接
続される。それら拡散層を配線層に接続する際に、Ｐ型
拡散層２３a 及びＮ型拡散層２４のように各々独立した
コンタクトをとることもでき、Ｎ型拡散層１３a 及びＰ
型拡散層１４を第一金属配線層に接続したようにバッテ
ドコンタクト（butted contact）とすることもできる。
【００１５】同図における符号は、２７はコンタクトホ
−ル、２８はスル−ホ−ル、３１は入力用の第一金属配
線層、３２は出力用の第一金属配線層、３３は入力端子
となる第二金属配線層、３４は出力端子となる第二金属
配線層を示している。
−ル、２８はスル−ホ−ル、３１は入力用の第一金属配
線層、３２は出力用の第一金属配線層、３３は入力端子
となる第二金属配線層、３４は出力端子となる第二金属
配線層を示している。
【００１６】次に、本発明の第二実施例を図３より説明
する。本実施例では、複数タイプの基本セルを組合せて
おり、各基本セルは点線により囲まれたＡ領域及びＢ領
域に示されている。Ａ領域における基本セルはサブスト
レ−トコンタクトとなる拡散層とＭＯＳトランジスタを
構成する拡散層とが接触して形成されたものであり、Ｂ
領域における基本セルはサブストレ−トコンタクとなる
拡散層を有しないものである。このように複数タイプの
基本セルを組合せることにより、多入力、フリップフロ
ップ及びトランジスタゲ−ト等を容易に設計することが
できる。
する。本実施例では、複数タイプの基本セルを組合せて
おり、各基本セルは点線により囲まれたＡ領域及びＢ領
域に示されている。Ａ領域における基本セルはサブスト
レ−トコンタクトとなる拡散層とＭＯＳトランジスタを
構成する拡散層とが接触して形成されたものであり、Ｂ
領域における基本セルはサブストレ−トコンタクとなる
拡散層を有しないものである。このように複数タイプの
基本セルを組合せることにより、多入力、フリップフロ
ップ及びトランジスタゲ−ト等を容易に設計することが
できる。
【００１７】更に、本発明の第三実施例を図４より説明
する。本実施例は、基本セルの両端にサブストレ−トコ
ンタクトとなる拡散層を配置され、Ｎ型拡散層１３a 及
びＰ型拡散層２３a は夫々Ｐ型拡散層１４及びＮ型拡散
層２４に挟まれるように接触している。それにより，ゲ
−トアレ−部分の集積度を高くすることができる。
する。本実施例は、基本セルの両端にサブストレ−トコ
ンタクトとなる拡散層を配置され、Ｎ型拡散層１３a 及
びＰ型拡散層２３a は夫々Ｐ型拡散層１４及びＮ型拡散
層２４に挟まれるように接触している。それにより，ゲ
−トアレ−部分の集積度を高くすることができる。
【００１８】
【発明の効果】本発明によるＭＯＳトランジスタを構成
する拡散層とサブストレ−トコンタクトとなる拡散層と
を接触させる配置は、従来のプロセス工程の変更なしに
形成することができる。また、ＭＯＳトランジスタの集
積度を向上させ、ひいては製造コストを下げることがで
きる。更に、上記サブストレ−トコンタクとなる拡散層
に接触する拡散層をＭＯＳトランジスタのソ−スとする
と、それら接触する二つの拡散層には同電位が供給され
るため、上記接触する二つの拡散層のコンタクトホ−ル
を両方にまたがるように設けることができ、コンタクト
ホ−ルの形成が容易になる。
する拡散層とサブストレ−トコンタクトとなる拡散層と
を接触させる配置は、従来のプロセス工程の変更なしに
形成することができる。また、ＭＯＳトランジスタの集
積度を向上させ、ひいては製造コストを下げることがで
きる。更に、上記サブストレ−トコンタクとなる拡散層
に接触する拡散層をＭＯＳトランジスタのソ−スとする
と、それら接触する二つの拡散層には同電位が供給され
るため、上記接触する二つの拡散層のコンタクトホ−ル
を両方にまたがるように設けることができ、コンタクト
ホ−ルの形成が容易になる。
【図１】本発明の第一実施例を示す平面図（ａ）と、同
図（ａ）中の線分ＸＸ´の断面図（ｂ）である。
図（ａ）中の線分ＸＸ´の断面図（ｂ）である。
【図２】本発明の第一実施例の基本セルに配線が施され
た場合の平面図である。
た場合の平面図である。
【図３】本発明の第二実施例を示す平面図である。
【図４】本発明の第三実施例を示す平面図である。
【図５】従来における一実施例を示す平面図（ａ）と、
同図（ａ）中の線分ＸＸ´の断面図（ｂ）である。
同図（ａ）中の線分ＸＸ´の断面図（ｂ）である。
１１…Ｎ型半導体基板、１２…Ｐウェル領域、１３，１
３a …Ｎ型拡散層 １４…Ｐ型拡散層、１５…ポリシリコン層、２０…絶縁
膜 ２３，２３a …Ｐ型拡散層、２４…Ｎ型拡散層、２５…
ポリシリコン層 ２７…コンタクトホ−ル、２８…スル−ホ−ル １６，２６，３１，３２…第一金属配線層、３３，３４
…第二金属配線層
３a …Ｎ型拡散層 １４…Ｐ型拡散層、１５…ポリシリコン層、２０…絶縁
膜 ２３，２３a …Ｐ型拡散層、２４…Ｎ型拡散層、２５…
ポリシリコン層 ２７…コンタクトホ−ル、２８…スル−ホ−ル １６，２６，３１，３２…第一金属配線層、３３，３４
…第二金属配線層
Claims (1)
- 【請求項１】 ＣＭＯＳ型トランジスタを構成する基本
セルからなるアレ−領域において、 ＭＯＳ型トランジスタのソ−ス若しくはドレイン領域と
なる複数の拡散層のうちの少なくとも一つの拡散層と、
上記ＭＯＳ型トランジスタのサブストレ−トコンタクト
となる拡散層とが互いに接触するように配置された基本
セルを有することを特徴とするマスタ−スライス型半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055993A JPH06275802A (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055993A JPH06275802A (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275802A true JPH06275802A (ja) | 1994-09-30 |
Family
ID=13145756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6055993A Pending JPH06275802A (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275802A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8975707B2 (en) | 2011-03-14 | 2015-03-10 | Ricoh Company, Ltd. | Semiconductor device |
| US9748246B2 (en) | 2014-11-06 | 2017-08-29 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuits having contacts spaced apart from active regions |
-
1993
- 1993-03-19 JP JP6055993A patent/JPH06275802A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8975707B2 (en) | 2011-03-14 | 2015-03-10 | Ricoh Company, Ltd. | Semiconductor device |
| US9748246B2 (en) | 2014-11-06 | 2017-08-29 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuits having contacts spaced apart from active regions |
| US10083966B2 (en) | 2014-11-06 | 2018-09-25 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuits having contacts spaced apart from active regions |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011009 |