JP2004079720A

JP2004079720A - 半導体装置

Info

Publication number: JP2004079720A
Application number: JP2002236761A
Authority: JP
Inventors: Masashi Irie; 入江　誠志; Toru Hirano; 平野　徹
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2002-08-15
Filing date: 2002-08-15
Publication date: 2004-03-11

Abstract

【課題】小さな面積でウェルバイアス領域を確保できるようにしたウェルバイアス構造を持つ半導体装置を提供する。
【解決手段】シリコン基板１０と、このシリコン基板１０に形成されたｎ型ウェル１１と、このｎ型ウェル１１内に形成されてｐ^＋型ソース／ドレイン拡散層１５の表面にシリサイド膜１６が形成されたトランジスタＱＰと、トランジスタＱＰのソース／ドレイン拡散層１５のうちＶｃｃが与えられるソース拡散層に隣接して形成された、ウェル１１にＶｃｃを与えるためのウェルバイアス領域２０とを有し、ウェルバイアス領域２０は、Ｖｃｃが与えられるソース拡散層１５に隣接してウェル１１の表面に形成されたｎ^＋型拡散層２１と、ソース拡散層１５の表面からｎ^＋型拡散層２１の表面に連続するシリサイド膜により形成された、ウェル１１にＶｃｃを与えるための電圧供給線２２とを有する
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に係り、特にトランジスタが形成されるウェルのウェルバイアス領域の改良に関する。
【０００２】
【従来の技術】
トランジスタを用いて構成される半導体メモリ等においては、通常半導体基板に形成された一つのウェル内に多数のトランジスタが形成される。トランジスタが形成されたウェルには、固定バイアスが与えられる。一般に、ＮＭＯＳトランジスタが形成されるｐ型ウェルには、低レベル電源電圧であるＶｓｓが与えられ、ＰＭＯＳトランジスタが形成されるｎ型ウェルには、高レベル電源電圧であるＶｃｃが与えられる。
【０００３】
図６は、ｐ型シリコン基板１０に形成されたｎ型ウェル１１内の二つのＰＭＯＳトランジスタＱＰの間に設けられたウェルバイアス領域の構造を示している。図示の二つのＰＭＯＳトランジスタＱＰのソース／ドレイン拡散層１５の一方は、電源Ｖｃｃに接続される端子層であり、原理的には一つの拡散層で共有できるものであるが、ここでは互いに独立した拡散層として形成されて、それらの間をウェルバイアス領域としている。
【０００４】
具体的には、ウェルバイアス領域は素子分離絶縁膜１２により区画された素子形成領域となっており、ここにはｎ型ウェル１１にコンタクトをとるためにｎ^＋型層２０が形成されている。トランジスタＱＰが形成された基板は、層間絶縁膜１７で覆われ、この上にメタル配線であるドレイン配線１８やソース配線（例えばＶｃｃ配線）１９が形成される。Ｖｃｃ配線１９は、ソース／ドレイン拡散層１５の一方（ソース）にコンタクト接続されると共に、ｎ^＋型層２０にもコンタクト接続される。
【０００５】
ウェルバイアス領域の幅Ｌ１は、例えば素子分離領域の幅を０．３μｍ、ｎ^＋型拡散層２０を形成するに必要な素子形成領域の幅をこのｎ^＋型層２０に対するコンタクトの幅０．２とし、コンタクトの素子分離領域に対する合わせ余裕を０，１μｍとすると、Ｌ１＝０．３×２＋０．２＋０．１×２＝０．７μｍとなる。
【０００６】
ＳＲＡＭセルアレイのように、細長いパターンのウェル内に多数のトランジスタを配列形成する場合には、ラッチアップやソフトエラー対策ために、そのウェルの複数箇所にウェルバイアス領域を設けることが必要になる。しかし、上述のような幅のウェルバイアス領域を所定間隔で多数設けなければならないとすると、セルアレイのシュリンクの効果が期待できなくなる。
【０００７】
具体的に、ＳＲＡＭセルアレイでその事情を説明する。図７は、ＳＲＡＭセルＭＣの等価回路を示している。フルＣＭＯＳ構成のＳＲＡＭセルＭＣは、二つのドライバＮＭＯＳトランジスタＱＮ１，ＱＮ２と、二つの負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２からなる双安定回路を基本とし、これにトランスファゲートＮＭＯＳトランジスタＱＮ３，ＱＮ４を組み合わせて、１セルが構成される。
【０００８】
図８は、この様なセル構成を用いた場合のＳＲＡＭセルアレイについて、一対のビット線ＢＬ，ＢＢＬに沿ったセルレイアウトを示している。図９及び図１０はそれぞれ、図８のＩ−Ｉ’及びＩＩ−ＩＩ’断面図である。シリコン基板１００には、それぞれＮＭＯＳトランジスタが配列形成される、ビット線ＢＬ，ＢＢＬに沿って細長い２列のｐ型ウェル１０１ａ，１０１ｂと、これらに挟まれてＰＭＯＳトランジスタが配列形成されるｎ型ウェル１０２とが形成されている。
【０００９】
ｐ型ウェル１０１ａ，１０１ｂには、それぞれｐ型ウェル１０１ａ，１０１ｂに沿って連続する素子形成領域１０３ａ，１０３ｂが素子分離絶縁膜１０５によって区画される。ｎ型ウェル１０２内には、飛び飛びの、且つ位相がずれた状態の２列の素子形成領域１０４ａ，１０４ｂが区画される。
【００１０】
図８において、一点鎖線で囲んだ領域が、４つのＮＭＯＳトランジスタＱＮ１−ＱＮ４と二つのＰＭＯＳトランジスタＱＰ１，ＱＰ２からなる単位セルＭＣの範囲である。図８では、ビット線方向のセルアレイ配列中に所定間隔で形成されるウェルバイアス領域３１０の一つを示している。ウェルバイアス領域３１０は、ｐ型ウェル１０１ａ，１０１ｂ及びｎ型ウェル１０２のそれぞれに、素子分離絶縁膜１０５で囲まれた素子形成領域が形成されている。ウェルバイアス領域３１０におけるｐ型ウェル１０１ａ，１０１ｂ内の素子形成領域には配線コンタクト用のｐ^＋型層１０７ａ，１０７ｂが、ｎ型ウェル１０２の素子形成領域には配線コンタクト用のｎ^＋型層１０６がそれぞれ形成されている。
【００１１】
そして、ｐ^＋型層１０７ａ，１０７ｂにはそれぞれ、第２層メタル配線であるＶｓｓ配線３０４ａ，３０４ｂを、ｎ^＋型層１０６には同じく第２層メタル配線であるＶｃｃ配線３０５をそれぞれコンタクトさせている。
細長いパターンで形成される各ウェルのバイアス安定化のためには、この様なウェルバイアス領域３１０をなるべく多く配置することが好ましい。しかし図６で説明したように、ウェルバイアス領域３１０の幅が例えば、Ｌ１＝０．７μｍ必要であるとすると、これをビット線方向に複数箇所に配置した場合には、セルアレイのシュリンク効果が大きく減殺される。
【００１２】
【発明が解決しようとする課題】
以上のように、ウェルバイアス領域は、特にウェルが細長く且つ、そのウェル内に複数箇所形成しなければならないとすると、ウェル内のトランジスタ配列の一層の縮小化を妨げる大きな原因となる。
この発明は、小さな面積でウェルバイアス領域を確保できるようにしたウェルバイアス構造を持つ半導体装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、前記半導体基板に形成された第１導電型のウェルと、前記ウェル内に形成されて第２導電型のソース／ドレイン拡散層の表面にシリサイド膜が形成されたトランジスタと、前記トランジスタのソース／ドレイン拡散層のうち固定電圧が与えられる第２導電型拡散層に隣接して形成された、前記ウェルに固定電圧を与えるためのウェルバイアス領域とを有し、前記ウェルバイアス領域は、前記固定電圧が与えられる第２導電型拡散層に隣接して前記ウェルの表面に形成された第１導電型拡散層と、前記第２導電型拡散層の表面から前記第１導電型拡散層の表面に連続するシリサイド膜により形成された、前記ウェルに前記固定電圧を与えるための電圧供給線とを有することを特徴とする。
【００１４】
この発明によると、ウェルバイアス領域は、素子分離絶縁膜を介在させることなく、トランジスタの拡散層に形成されるシリサイド膜の延長であるシリサイド膜を電圧供給線として構成される。従ってウェルバイアス領域の幅が小さいものとなる。
【００１５】
この発明において具体的に、トランジスタは層間絶縁膜により覆われ、この層間絶縁膜上には、コンタクトを介してトランジスタのソース／ドレイン拡散層の一方に接続される配線が形成される。
またこの発明は、特にウェルが一方向に連続する細長いパターンで形成されて、そのなかに複数のトランジスタが配列される場合に有効である。この場合、ウェルバイアス領域を、ウェルのトランジスタ配列の複数箇所に形成しても、トランジスタ配列の縮小化を大きく妨げることはない。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、一実施の形態による半導体装置のウェルバイアス領域の構造を、図６に対応させて示している。ここでは、図６の従来例と同様に、シリコン基板１０に形成されたｎ型ウェル１１内の二つのＰＭＯＳトランジスタＱＰの間に設けられたウェルバイアス領域２０を示している。
【００１７】
二つのトランジスタＱＰのｐ^＋型ソース／ドレイン拡散層１５のうち、本来であれば共有できるＶｃｃ側のソース拡散層１５を二つに分離して、その間をウェルバイアス領域２０としている。ウェルバイアス領域２０は、ソース拡散層１５に隣接して形成されたウェルバイアス用拡散層であるｎ^＋型層２１を有する。このｎ^＋型層２１とソース拡散層１５の間には、従来のような素子分離絶縁膜は設けられていない。また、層間絶縁膜１７上に形成されたＶｃｃ配線１９は、ソース拡散層１５にそれぞれコンタクト孔２１を介してコンタクトさせているが、ｎ^＋型層２１上には配線コンタクトを形成していない。
【００１８】
トランジスタのソース／ドレイン拡散層１５及びゲート電極１４上には、金属シリサイド膜１６が形成されている。これらの金属シリサイド膜１６は、ソース／ドレイン拡散層１５及びゲート電極１４の表面にＴｉ，Ｃｏ等の高融点金属膜を形成して熱処理を行い、シリコンと反応させるサリサイド工程により形成されるものである。二つのｐ^＋型ソース拡散層１５とこれに挟まれたｎ^＋型拡散層２１ａとの間は、層間絶縁膜がなく連続している。従ってサリサイド工程では、シリサイド膜１６は、ソース拡散層１５からウェルバイアス領域のｎ^＋型層２１上にまで連続的に形成される。このｎ^＋型層２１に接するシリサイド膜部分がウェルに対するＶｃｃ供給線２２として機能することになる。
【００１９】
この実施の形態の場合、ウェルバイアス領域２０は、従来と異なって素子分離絶縁膜がなく、ｎ^＋型層２１をイオン注入により形成できる幅があればよい。従ってその幅Ｌ２は、図６で説明した従来のウェルバイアス領域の幅Ｌ１に比べて十分に小さいものとすることができる。
【００２０】
上述のようなウェルバイアス領域の構造を具体的にＳＲＡＭセルアレイに適用した実施の形態を、図８〜図１０に対応させて、図２〜図４に示す。図２は、一対のビット線ＢＬ，ＢＢＬに沿ったセルレイアウトを示し、図３及び図４はそれぞれ、図２のＩ−Ｉ’及びＩＩ−ＩＩ’断面を示している。図３は、一方のｐ型ウェル１０１ａに沿った断面であるのに対し、更に図６として、他方のｐ型ウェル１０１ｂに沿ったＩＩＩ−ＩＩＩ’断面を示している。シリコン基板１００には、図２に破線で示したように、それぞれＮＭＯＳトランジスタが配列形成される、ビット線ＢＬ，ＢＢＬに沿って細長いパターンの２列のｐ型ウェル１０１ａ，１０１ｂと、これらに挟まれてＰＭＯＳトランジスタが配列形成される細長いｎ型ウェル１０２とが形成されている。
【００２１】
ｐ型ウェル１０１ａ，１０１ｂには、それぞれｐ型ウェル１０１ａ，１０１ｂに沿って連続する素子形成領域１０３ａ，１０３ｂが素子分離絶縁膜１０５によって区画される。ｎ型ウェル１０２内には、２列の素子形成領域１０４ａ，１０４ｂが、互いに位相がずれた状態で飛び飛びに区画される。そして、ｐ型の素子形成領域１０３ａ，１０３ｂにＮＭＯＳトランジスタが、ｎ型の素子形成領域１０４ａ，１０４ｂにＰＭＯＳトランジスタがそれぞれ形成される。
【００２２】
図２において、一点鎖線で囲んだ領域が、図７に示す単位セルＭＣの４つのＮＭＯＳトランジスタＱＮ１〜ＱＮ４と二つのＰＭＯＳトランジスタＱＰ１，ＱＰ２の範囲である。この単位セルＭＣの領域に着目してセル構成を具体的に説明すれば、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１についてゲート電極２０１が共通に、同様にＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２についてゲート電極２０１が共通にパターン形成される。
【００２３】
ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１のゲート電極２０１は、ＰＭＯＳトランジスタＱＰ２のドレイン拡散層２０２にダイレクトコンタクトさせ、同様にＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２のゲート電極２０１は、ＰＭＯＳトランジスタＱＰ１のドレイン拡散層２０２にダイレクトコンタクトさせている。各トランジスタのソース／ドレイン拡散層２０２，２０３及びゲート電極２０１には、サリサイド工程により金属シリサイド膜２０４が形成されている。
【００２４】
ＰＭＯＳトランジスタＱＰ１，ＱＰ２のドレイン拡散層２０２と、ＮＭＯＳトランジスタＱＮ１，ＱＮ４のドレイン拡散層２０３の間はそれぞれ、層間絶縁膜３０１上に形成された第１層メタル配線３０２により相互接続されている。ＮＭＯＳトランジスタＱＮ１，ＱＮ２のソース拡散層２０３には、層間絶縁膜３０３上に形成された第２層メタル配線であるＶｓｓ配線３０４ａ，３０４ｂをそれそれコンタクトさせている。また、ＮＭＯＳトランジスタＱＮ３，ＱＮ４のソース拡散層２０３には、層間絶縁膜３０３上に形成された第２層メタル配線であるビット線３０４ａ，３０４ｂをそれそれコンタクトさせている。
【００２５】
この実施の形態でのウェルバイアス領域３１０は、ビット線方向の複数箇所に設けられるが、図ではその一つを示している。そのウェルバイアス領域３１０は、ｎ型ウェル１０２については、図４に示すように、隣接する二つのＰＭＯＳトランジスタのＶｃｃ配線３０５に接続されるｐ^＋型ソース拡散層２０２の間に設けられた、ウェルバイアス用のｎ^＋型拡散層層１０６を有する。ソース拡散層２０２とｎ^＋型拡散層１０６は、素子分離絶縁膜を介在させることなく連続するから、ソース拡散層２０２の表面に形成されるシリサイド膜２０４は、ｎ^＋型拡散層層１０６表面にまで連続的に形成されて、この部分がｎ型ウェルに対するＶｃｃ供給線２０４ａとなる。
【００２６】
２つのｐ型ウェル１０１ａ，１０１ｂについては、ウェルバイアス領域３１０の事情が異なる。図２のウェルバイアス領域３１０は、一方のｐ型ウェル１０１ａについては、Ｖｓｓ配線３０４ａをコンタクトさせる拡散層領域であるのに対し、他方のｐ型ウェル１０１ｂでは、ビット線３０６ｂをコンタクトさせる拡散層領域であるからである。即ち、前者のｐ型ウェル１０１ａでは、ソースに与えられる低レベル電源Ｖｓｓをそのままウェルバイアスとして与えることができるが、後者のｐ型ウェル１０１ｂでは、ビット線が接続される拡散層は電位固定ではないから、この拡散層電位をそのままウェルバイアスとするわけにはいかない。
【００２７】
以上の事情を考慮して、ｐ型ウェル１０１ａについては、図３に示すように、隣接する二つのＰＭＯＳトランジスタのＶｓｓ配線３０４ａに接続されるｎ^＋型ソース拡散層２０３の間に、ウェルバイアス用のｐ^＋型拡散層１０７が形成されている。そして、ソース拡散層２０３上に形成されるシリサイド膜２０４は、ｐ^＋型拡散層１０７上まで連続的に形成されて、この部分がウェルに対するＶｓｓ供給線２０４ｂとなる。
【００２８】
もう一方のｐ型ウェル１０１ｂについては、図６に示すように、ウェルバイアス用のｐ^＋型拡散層を形成せず、この例では二つのＮＭＯＳトランジスタのソース拡散層２０３を連続的に形成している。このｐ型ウェル１０１ｂに対するウェルバイアス構造としては、ビット線方向の他の位置、即ちｐ型ウェル１０１ｂでＶｓｓ配線３０４ｂに接続されるべきソース拡散層の位置で、図３に示したｐ型ウェル１０１ａに対すると同様のウェルバイアス構造を設ければよい。
【００２９】
ウェルバイアス用拡散層であるｎ^＋型拡散層１０６やｐ^＋型拡散層１０７は、ソース／ドレイン拡散層のイオン注入工程で同時に形成することができる。即ち、ｐ型ウェル１０１ａ，１０１ｂ内にｎ^＋型ソース／ドレイン拡散層２０３を形成する際のイオン注入マスクに、ｎ^＋型拡散層１０６を形成するための開口を形成すればよい。同様に、ｎ型ウェル１０２内にｐ^＋型ソース／ドレイン拡散層２０２を形成する際のイオン注入マスクに、ｐ^＋型拡散層１０７を形成するための開口を形成すればよい。
【００３０】
以上のようにこの実施の形態によれば、従来のようにウェルバイアス領域に素子分離領域を設けることなく、また配線のコンタクトを形成することなく、ソース拡散層から連続するシリサイド膜を電位供給線としてウェルバイアスを与えるようにしている。従って、ウェルバイアス領域の幅を小さくすることができ、セルアレイの縮小効果をそれほど減殺することはなく、細長いウェルに対して複数箇所にウェルバイアス領域を設けることが可能になる。
【００３１】
上記実施の形態では、ＳＲＡＭセルアレイを説明したが、この発明はこれに限られる訳ではなく、トランジスタを配列形成する各種半導体集積回路に同様に適用することが可能である。
【００３２】
【発明の効果】
以上述べたようにこの発明によれば、小さな面積でウェルバイアス領域を確保できるようにしたウェルバイアス構造を持つ半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるウェルバイアス領域の構造を示す図である。
【図２】この発明をＳＲＡＭに適用した実施の形態のセルレイアウトを示す図である。
【図３】図２のＩ−Ｉ’断面図である。
【図４】図２のＩＩ−ＩＩ’断面図である。
【図５】図２のＩＩＩ−ＩＩＩ’断面図である。
【図６】従来のウェルバイアス領域の構造を示す図である。
【図７】ＳＲＡＭセルの等価回路である。
【図８】従来のＳＲＡＭセルアレイのレイアウトである。
【図９】図８のＩ−Ｉ’断面図である。
【図１０】図８のＩＩ−ＩＩ’断面図である。
【符号の説明】
１０…シリコン基板、１１…ｎ型ウェル、１４…ゲート電極、１５…ソース／ドレイン拡散層、１６…シリサイド膜、１７…層間絶縁膜、１８…ドレイン配線、１９…Ｖｃｃ配線、２０…ウェルバイアス領域、２１…ｎ^＋型拡散層、２２…Ｖｃｃ供給線（シリサイド膜）、１００…シリコン基板、１０１ａ，１０１ｂ…ｐ型ウェル、１０２…ｎ型ウェル、１０３ａ，１０３ｂ…ｐ型素子形成領域、１０４ａ，１０４ｂ…ｎ型素子形成領域、１０５…素子分離絶縁膜、１０６…ｎ^＋型拡散層、１０７…ｐ^＋型拡散層、２０１…ゲート電極、２０２…ｐ^＋型ソース／ドレイン拡散層、２０３…ｎ^＋型ソース／ドレイン拡散層、２０４…金属シリサイド膜、２０４ａ…Ｖｃｃ供給線（シリサイド膜）、２０４ｂ…Ｖｓｓ供給線（シリサイド膜）、３０１，３０３…層間絶縁膜、３０２…第１層メタル配線、３０４ａ，３０４ｂ…Ｖｓｓ配線、３０５…Ｖｃｃ配線、３０６ａ，３０６ｂ…ビット線、３１０…ウェルバイアス領域。

Claims

半導体基板と、
前記半導体基板に形成された第１導電型のウェルと、
前記ウェル内に形成されて第２導電型のソース／ドレイン拡散層の表面にシリサイド膜が形成されたトランジスタと、
前記トランジスタのソース／ドレイン拡散層のうち固定電圧が与えられる第２導電型拡散層に隣接して形成された、前記ウェルに固定電圧を与えるためのウェルバイアス領域とを有し、
前記ウェルバイアス領域は、
前記固定電圧が与えられる第２導電型拡散層に隣接して前記ウェルの表面に形成された第１導電型拡散層と、
前記第２導電型拡散層の表面から前記第１導電型拡散層の表面に連続するシリサイド膜により形成された、前記ウェルに前記固定電圧を与えるための電圧供給線とを有する
ことを特徴とする半導体装置。
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成されコンタクトを介して前記トランジスタのソース／ドレイン拡散層の一方に接続される、前記固定電圧が与えられる配線とを有することを特徴とする請求項１記載の半導体装置。
前記ウェルは、一方向に連続する細長いパターンで形成されて、そのなかに複数のトランジスタが配列され、
前記ウェルバイアス領域は、前記ウェルのトランジスタ配列の複数箇所に形成されている
ことを特徴とする請求項１記載の半導体装置。