JPH0513732A - 複合型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【構成】マスタスライス方式の論理回路ブロックとメモ
リなどの機能ブロックとを同一の半導体チップに備えた
複合型半導体集積回路を記載する。機能ブロックはｎ層
の下層金属配線を使用して構成する。チップ表面のうち
機能ブロックと重複する部分には第（ｎ＋１）層の金属
膜を信号配線としては設けず、第（ｎ＋２）層以上の金
属配線を設ける。 【効果】機能ブロックと重複する上記チップ表面部分に
設けられる金属配線のステップカバレッジが改善され、
クロストークを少なくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置（Ｉ
Ｃ）に関し、特にＣＡＤシステムを利用して自動配線し
所望の機能を実現する半導体ＩＣに関する。

【０００２】このような半導体ＩＣの例として、ＲＯＭ
やＲＡＭなどのメモリおよび、ＡＬＵ，ＰＬＡやＣＰＵ
などの機能ブロックを内蔵したマスタスライス方式の半
導体ＩＣ（以下単に複合型半導体ＩＣという）がある。

【０００３】

【従来の技術】この種の複合型半導体ＩＣ、特にゲート
アレーでは単一の半導体チップに集積されるゲート数の
増大に伴い、３層金属配線から４層金属配線が採用され
る趨勢にある。例えば、アイ・エス・シー・シー・ダイ
ジェスト・オブ・テクニカル・ペーパーズ誌（ＩＳＣＣ
ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥ
ＲＳ），１９８９年，２月，第１７８頁−第１７９頁に
記載の、タカハシ等（Ｔａｋａｈａｓｉ，Ｔ．，ｅｔ
ａｌ．）の論文、“ア・１．４Ｍ−トランジスタ・ＣＭ
ＯＳ・ゲート・アレー・ウイズ・４ｎｓ ＲＡＭ（Ａ
１．４Ｍ−Ｔｒａｎｓｉｓｔｏｒ ＣＭＯＳ Ｇａｔｅ
Ａｒｒａｙ ｗｉｔｈ ４ｎｓ ＲＡＭ”には、３層
金属配線により、１４．５×１４．５ｍｍ² のチップ
に、１３０ｋ個の論理ゲートと、８個の１２８ｗ×３６
ｂ ＲＡＭとを集積したゲートアレーの例が記載されて
いる。また、日経マイクロデバイス，１９８９年，６月
号の第８６−第１０１頁には４層の金属配線を使用した
ゲートアレーが紹介されている。

【０００４】

【発明が解決しようとする課題】複合型半導体ＩＣに内
蔵される機能ブロックは、汎用ＩＣを範としてマニュア
ル設計されそのＩＣの専用領域に配置される。従って素
子密度は高く、マスタスライス部に比較するとより少な
い配線層数で実現できる。しかし、素子密度が高いとい
うことは、最上層の金属配線が設けられた段階で機能ブ
ロック部分の半導体チップ表面の凹凸が比較的大きくな
ることを意味する。

【０００５】複合型半導体ＩＣの全体としての集積度を
上げるには、マスタスライス部に必要な金属配線を半導
体チップ表面上に広範囲にすなわち機能ブロック部分の
チップ表面にも設けるのが好ましい。その場合には、機
能ブロック部分を覆う層間絶縁膜を形成し、その上に金
属配線を設けることになる。しかし、前述したとおり、
機能ブロック部分のチップ表面では凹凸が大きいので、
金属配線の平坦部での厚さに対する段差部での最小厚さ
の比であるステップカバレッジが低く、信頼性が低くな
る。また、機能ブロック部に層間絶縁膜を介して重ねて
形成される金属配線には当然、マスタスライス部の回路
に接続される信号線が含まれるが、その信号線と機能ブ
ロック部の信号線との間にクロストークが生じ、機能ブ
ロックが誤動作し易くなる。

【０００６】本発明の目的は、金属配線の信頼性を害な
うことなく集積度を高めることができる複合型半導体Ｉ
Ｃを提供することにある。

【０００７】

【課題を解決するための手段】本発明の複合型半導体Ｉ
Ｃは、機能ブロックとマスタスライス式の論理回路ブロ
ックを同一半導体チップに有している。機能ブロックの
金属配線層は第１層から第ｎ層（ただしｎ≧１なる整
数）まで、論理回路ブロックの配線層は第１層から少な
くとも第（ｎ＋２）層までの配線層に形成されている。
機能ブロック部のチップ表面には２つの層間絶縁膜を介
して少なくとも第（ｎ＋２）層の配線が設けられてい
る。この少なくとも第（ｎ＋２）層の配線は論理回路ブ
ロックの回路に接続されている。

【０００８】機能ブロック部とその表面と層間絶縁層を
介して重なる配線との間には２層の層間絶縁膜が形成さ
れる。その２層の層間絶縁膜の表面では凹凸が少ないの
で、その上に形成される金属配線用の層のステップカバ
レッジが改善される。また、機能ブロック部の回路とそ
の表面に層間絶縁膜を介して重なる信号線との間の寄生
容量が小さくなるので、上述のクロストークを防止でき
る。さらに、機能ブロック部と重複する部分にも金属配
線を形成するのでそれだけ集積度を高めるのに適してい
る。

【０００９】また、機能ブロック部の表面を覆う１つの
層間絶縁膜を介して形成した導電膜すなわち第（ｎ＋
１）層の導電膜をシールド電極膜として設けてもよい。
このシールド電極膜はクロストークを一層確実に防止す
る。

【００１０】

【実施例】図１を参照すると、本発明の第１の実施例で
あるゲートアレー方式の複合型半導体ＩＣは、一辺が１
５ｍｍのほぼ正方形状の半導体チップ１０１に、ゲート
アレーで構成された論理回路ブロック１０３−１および
１０３−２と、ＳＲＡＭ１０４−１および１０４−２と
を形成したものである。半導体チップ１０１の周辺部に
は入出力バッファ１０２−１，１０２−２，１０２−３
および１０２−４が配置されている。

【００１１】ＳＲＡＭ１０４−１および１０４−２は入
出力バッファ１０２−２，１０２−３および１０２−４
に隣接して配置されている。これら入出力バッファ１０
２−１乃至１０２−４，ＳＲＡＭ１０４−１および１０
４−２，および論理回路ブロック１０３−１および１０
３−２は、金属配線で接続されている。

【００１２】ゲートアレー方式の複合型半導体ＩＣは、
所定拡散工程により所望の不純物拡散領域を形成したマ
スタウェーハをあらかじめ用意しておき、それら不純物
拡散領域を所要の機能に応じて配線層で相互に接続する
こと、すなわち、配線工程でこのＩＣチップをカスタム
化することにより実現される。この配線工程における配
線パターンの設計にはＣＡＤ技術が駆使される。

【００１３】論理回路ブロック１０３−１および１０３
−２は、後述のとうり、各々が入力端子および出力端子
を有する論理設計の基本単位としてて使用される論理機
能の単位である機能セルにより構成される。所望の回路
機能はそれら機能セルを相互接続するか否かを示す接続
情報で記述される。それら機能セルは接続情報に基づき
ＣＡＤにより自動配置され、各機能セル入力端子および
出力端子が自動配線される。入出力バッファ１０２−１
乃至１０２−４は入力電流に対する保護回路などＣＡＤ
による自動配線に不適な部分を有するので、ＣＡＤによ
る自動配線の対象範囲から通常は除外される。しかし、
ＣＡＤによる自動配線の適用範囲を明確にするために論
理回路ブロック１０３−１乃至１０３−２と入出力バッ
ファ１０２−１乃至１０２−４との境界に仮想外部端子
を定義して、両者間の接続を形成する。

【００１４】ＳＲＡＭ１０４−１および１０４−２はそ
れぞれ１０２４ｗ×８ｂのＭＯＳ型ＳＲＡＭであり、マ
ニュアル設計されている。これらＳＲＡＭ１０４−１お
よび１０４−２の各々の入力端子および出力端子は、各
ＳＲＡＭの周辺にそれぞれ定義され、ＣＡＤで自動配線
される。

【００１５】本実施例における論理回路ブロック１０３
−１および１０３−２は第１層乃至第４層のアルミニウ
ム配線層を配線層として備える。一方、ＳＲＡＭ１０４
−１および１０４−２の各々の入力および出力端子は第
１層乃至第２層アルミニウム配線層に形成される。

【００１６】ＳＲＡＭ１０４−１および１０４−２に重
複して後述の２つの層間絶縁膜が形成されそれら絶縁膜
の上に前述の第４層アルミニウム配線と同じ第４層のア
ルミニウム膜からなる配線１０５が設けられている。配
線１０５は論理回路ブロック１０３−１と論理回路ブロ
ック１０３−２との間、論理回路ブロック１０３−１と
入出力バッファ１０２−２，１０２−３または１０２−
４との間および論理回路ブロック１０３−２と入出力バ
ッファ１０２−３との間をそれぞれ接続している。

【００１７】図１には、ＳＲＡＭ１０４−１および１０
４−２を覆って形成した配線のみを示してあるが、これ
らのＳＲＡＭ上のチップ表面を迂回して第３層乃至第４
層アルミニウム配線で上記構成素子間の接続を形成する
こともできる。すなわち、ＣＡＤによる自動配線を行な
う場合に、ＳＲＡＭを配置する領域を第１層乃至第３層
アルミニウム配線の禁止領域とし、第４層アルミニウム
配線により主軸配線および副軸配線を行えばよいのであ
る。ここで主軸配線というのは、ＣＡＤ上仮に定められ
たある方向の配線をいい、副軸配線は主軸配線と直交す
る方向の配線をいう。でき上った半導体チップのある配
線に着目すると、通常は主軸配線の方が副軸配線より長
いことになるが、必ずしも長さについての制限はない。

【００１８】次に、ＳＲＡＭ１０４−１および１０４−
２と論理回路ブロック１０３−１および１０３−２との
接続について説明する。

【００１９】ＳＲＡＭ１０４−１と論理回路ブロック１
０３−２の接続関係を示すＦＩＧ．２を参照すると、Ｘ
軸方向に走る実線で示した第１層アルミニウム配線１０
７と、Ｙ軸方向に走る破線で示した第２層アルミニウム
配線１０９とにより両者は接続されている。丸印はＳＲ
ＡＭ１０４−１および論理回路ブロック１０３−２の端
子を示し、黒丸は第１層アルミニウム配線１０７と第２
層アルミニウム配線１０９とを接続するスルーホールを
示す。ＳＲＡＭ１０４−１のチップセレクト端子ＣＳ，
ライトイネーブル端子ＷＥ，複数の入出力端子Ｉ／Ｏは
いずれも第１層アルミニウム配線１０７によりＸ軸方向
に引き出され、論理回路ブロック１０３−２の端子に直
接に接続されるか、あるいはスルーホール１０８を介し
て一たんＹ軸方向の第２層アルミニウム配線１０９に接
続され、他の第１層アルミニウム配線１０７と立体交差
したのちに再び他の第１層アルミニウム配線１０７に接
続される。ＳＲＡＭ１０４−１のアドレスバッファＡＢ
の端子は第２層アルミニウム配線１０９により一たんＹ
軸方向に引き出されたのち第１層アルミニウム配線１０
７にスルーホール１０８で接続されてＸ軸方向に延び、
再び他の第２層アルミニウム配線１０９に接続され、最
後に論理回路ブロック１０３−２のアドレス端子に接続
される。要するに、ＳＲＡＭ１０４−１と論理回路ブロ
ック１０３−２とは、第１層アルミニウム配線１０７と
第２層アルミニウム配線１０９とによりゲートアレー方
式で結線されるのである。同様にして、ＳＲＡＭ１０４
−２と論理回路ブロック１０３−１または１０３−２と
が接続されている。

【００２０】論理回路ブロック１０３−１および１０３
−２の機能セルである３入力ＮＡＮＤゲートを示す図３
を参照すると、この３入力ＮＡＮＤゲートは、所定の不
純物拡散により予め形成された基本セルに第１層アルミ
ニウム配線を付加することにより実現される。基本セル
はゲートアレーの基本構成要素であり、ここでは３つの
トランジスタ対で構成されている。

【００２１】基本セルについてより詳細に述べると、フ
ィールド酸化膜などの素子分離領域で囲まれた素子形成
領域１１０は、Ｐ型シリコン基板表面部に形成された図
示しないＮウェルに設けられている。素子形成領域１１
０のＮウェル表面には厚さ１１ｎｍ（設計値。以下同
様）のゲート酸化膜が設けられ、その上を横切って第１
層ポリシリコン膜からなる３本のゲート電極１１２が設
けられている。これらのゲート電極１１２の両端にはコ
ンタクト用パッド１１２ｐが設けられている。ゲート電
極１１２およびフィールド酸化膜をマスクとしてボロン
などのＰ型不純物がＮウェルの表面部に注入されてＰ⁺
型不純物拡散層Ｐ₁ ないしＰ₄ が形成される。同様に、
素子形成領域１１１のＰ型シリコン基板表面には厚さ１
１ｎｍのゲート酸化膜が設けられその上を横切って第１
層ポリシリコン膜からなるゲート電極１１３が３本設け
られている。ゲート電極１１３およびフィールド酸化膜
をマスクとしてリンなどのＮ型不純物がＰ型シリコン基
板の表面部に注入されてＮ⁺ 型不純物拡散層Ｎ₁ ないし
Ｎ₄ が形成される。ゲート電極１１２および１１３の厚
さおよび幅はそれぞれ０．４μｍおよび０．６μｍであ
り、１×１０²¹／ｃｍ³ の濃度のリンでドーピングされ
ている。

【００２２】半導体チップにはこのような基本セルがア
レー状に配置されているが、その表面を覆って層間絶縁
膜が形成される。このような半導体チップが多数配置さ
れているのがマスタウェーハであるが、３入力ＮＡＤゲ
ートは、マスタウェーハに配線を施こして形成される。

【００２３】次に、３入力ＮＡＮＤゲートについて説明
する。

【００２４】３つのｐＭＯＳトランジスタＭＰ₁ ，ＭＰ
₂ およびＭＰ₃ のソース領域すなわち図３の平面図にお
いて右端および右から３つ目のＰ₊ 型不純物拡散層Ｐ₁
およびＰ₃ を電源（Ｖ_DD）への電源配線１１６にそれぞ
れ接続する。同様に、３つのｐＭＯＳトランジスタのド
レイン領域（図３の左端および左から３つ目のＰ⁺ 型不
純物拡散層Ｎ₄ およびＮ₂ ）を出力線１１８に接続す
る。出力線１１８は、素子形成領域１１１の右端部に設
けられているＮ⁺ 型不純物拡散層Ｎ₁ に接続される。素
子形成領域１１１の左端部に設けられているＮ⁺ 型不純
物拡散層Ｎ₄ は電源（Ｖ_SS）への電源配線１１７に接続
される。３つのｐＭＯＳトランジスタのゲート電極１１
２はそれぞれスルーホールＣ₁ を介して入力線１１４に
コンタクト用パッド１１２ｐで接続される。また、ｐＭ
ＯＳトランジスタのゲート電極１１２とｎＭＯＳトラン
ジスタのゲート電極１１３とはスルーホールＣ₁ を介し
て配線１１５で接続される。配線１１４，１１５，１１
６，１１７および１１８は全て厚さ０．６μｍの第１層
アルミニウム配線である。

【００２５】論理回路ブロック１０３−１および１０３
−２は、以上説明した基本セルおよび機能セルを組合わ
せて実現される。両者の組合せのための配線は通常ＣＡ
Ｄシステムにより設計され、第１層アルミニウム配線な
いしは第４層アルミニウム配線により構成される。これ
ら第１層ないし第４層アルミニウム配線の厚さ、幅およ
びピッチは、それぞれ０．６μｍ，１．０μｍ，２．０
μｍ、０．８μｍ，１．２μｍ，２．４μｍ、０．８μ
ｍ，１．６μｍ，３．０μｍ、１．１μｍ，２．０μ
ｍ，３．６μｍである。又、全ての層間絶縁膜の厚さは
約１．０μｍであるが、詳しくいうと、ＳｉＯ₂ 膜／Ｓ
ＯＧ膜／ＳｉＯ₂ 膜の３層膜である（ＳＯＧ膜すなわち
スピン・オン・グラス（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）
膜は主として凹部を埋めるためのもので、平坦部には殆
んど存在していない）。２つのＳｉＯ₂ 膜はいずれも厚
さ０．５μｍでプラズマＣＶＤ法で形成される。

【００２６】次に、ＳＲＡＭ１０４−１を説明する。

【００２７】メモリセルアレーは第１層乃至第２層アル
ミニウム配線を使用して構成されている。

【００２８】メモリセルアレー以外の周辺回路部、すな
わちメモリセルアレーよりも素子密度の低い周辺回路部
は第１層アルミニウム配線層に配線手段を備える。

【００２９】メモリセルアレーの一部の回路図を示す図
４を参照すると、このメモリセルアレーは１０２４ｗ×
８ｂの容量を有し、１０２４本のワード線Ｗ_i と８組の
ディジット線対Ｄ_S ，ＮＤ_S （Ｄ_Sの論理否定）（ｓ＝
１，２，３，…，８）を有している。

【００３０】ワード線Ｗ_i とディジット線対Ｄ_S ，ＮＤ
_S との交差位置にメモリセルＭ_i,Sが配置されている。
メモリセルは抵抗負荷型のフリップフロップ回路であ
り、駆動トランジスタＴ₂と負荷抵抗Ｒ₁ とからなるイ
ンバータと駆動トランジスタＴ₃ と負荷抵抗Ｒ₂ とから
なるインバータとのそれぞれの入力端と出力端とを交差
接続し、駆動トランジスタＴ₂ のドレインとディジット
線Ｄ_S とを伝達トランジスタＴ₁ を介して接続し、駆動
トランジスタＴ₃ のドレインとディジット線ＮＤ_S とを
伝達トランジスタＴ₄ を介して接続する。

【００３１】図５および図６に、メモリセルアレーの一
部における素子形成領域およびトランジスタの形状と配
置をそれぞれ示す。図６で斜線を施した部分はＰ型シリ
コン基板の表面部に選択的に形成されたＮ⁺ 型不純物拡
散層であり、クロスハッチングを施した部分はダイレク
トコンタクトを示す。

【００３２】Ｎ⁺ 型不純物拡散層は、フィールド酸化膜
１１９で区画された素子形成領域１２０Ａ（図５）に第
１ポリシリコン膜１２２をマスクとするイオン注入によ
り形成される。Ｎ⁺ 型不純物拡散層は、メモリセルＭ
_i,S 等を構成するｎＭＯＳトランジスタＴ₁ ，Ｔ₂ ，Ｔ
₃ ，Ｔ₄ のソース領域（ｓ１，ｓ２，ｓ３，ｓ４）およ
びドレイン領域（ｄ１，ｄ２，ｄ３，ｄ４）、そして接
地配線ＧＮＤとして使用される。第１ポリシリコン膜１
２２は、ｎＭＯＳトランジスタＴ₁ ，Ｔ₂ ，Ｔ₃ ，Ｔ₄
のゲート電極ｇ１，ｇ２，ｇ３，ｇ４を構成し、またワ
ード線Ｗ_i ，Ｗ_i-i の一部（ワード電極）をなしてい
る。ワード線は第１多結晶シリコン膜と第２アルミニウ
ム膜とで構成される。

【００３３】図７および図８（図７のＸ−Ｘ線における
断面図）を併せ参照しつつ、製造工程に沿ってこの実施
例を説明する。なお、図７において、ダイレクトコンタ
クトにはクロスハッチングを、第２多結晶シリコン膜の
ドーピング部分には平行斜線をそれぞれ図示の便宜上施
してある。

【００３４】Ｐ型シリコン基板１１８の表面を選択的に
酸化してフィールド酸化膜１１９を形成することにより
素子形成領域１２０Ａ（図５）を区画する。次に、素子
形成領域の表面に厚さ１１ｎｍの酸化シリコン膜をゲー
ト酸化膜１２０として形成する。次に、ダイレクトコン
タクトを形成する予定領域（図６，図７にクロスハッチ
ングで表示）とその近傍のゲート酸化膜１２０を除去す
る。次に、リンで１×１０²¹／ｃｍ³ の濃度にドーピン
グした厚さ０．４μｍの第１ポリシリコン膜１２２を形
成したのち所定形状にエッチングしてゲート長が０．６
μｍのゲート電極ｇ１，ｇ２，…，およびワード電極
（伝達トランジスタＴ₁ ，Ｔ₄ をワード線方向に連結す
る電極で、図５の１２２（Ｗ_i ），１２２（Ｗ_i-i ））
を形成する。次に、ポリシリコン膜１２２およびフィー
ルド酸化膜１１９をマスクとして上記素子形成領域にイ
オン注入を行ないＮ⁺ 型不純物拡散層を形成する。次
に、厚さ１．０μｍの第１層間絶縁膜１２３を形成す
る。

【００３５】次に、ｇ３とｓ１との間およびｇ２とｓ４
との間のダイレクトコンタクトの上の第１層間絶縁膜１
２３にスルーホールを設けたのち、厚さ０．２μｍの第
２ポリシリコン膜１２４（ノンドープ）を形成し、ゲー
ト電極ｇ２およびｇ３の主要部と重なる部分を枝状に有
しこれらの枝部を連結する幹部を有する形状にそのポリ
シリコン膜１２４をパターニングする。次に、図示して
ない窒化シリコン膜をマスクにして、前述したゲート電
極ｇ２およびｇ３とそれぞれ接触している部分と幹部と
その近傍をリンで２×１０²⁰／ｃｍ³ 程度の濃度にドー
ピングする。このようにして、負荷抵抗Ｒ₁ ，Ｒ₂ およ
び電源（Ｖ_DD）配線が形成される。次に、第２層間絶縁
膜１２５を形成し、ドレイン領域ｄ１およびｄ４に達す
るスルーホールを設け、厚さ０．６μｍの第１層アルミ
ニウム膜１２６を形成し、エッチングを行ないディジッ
ト線Ｄ_S ，ＮＤ_S ，ＮＤ_S+1 ，Ｄ_S+1 ，…を形成する。
次に、第３層間絶縁膜１２７を形成し、厚さ０．８μｍ
の第２層アルミニウム膜１２８を形成し、エッチングを
行ないワード電極配線１２８（Ｗ_i ），…を形成する。
ワード電極配線１２８（Ｗ_i ）、…はワード電極１２２
（Ｗ_i ）の一辺に平行であり、８ビット構成のメモリセ
ルアレーの両端でワード電極１２２（Ｗ_i ）とフィール
ド酸化膜１１９の上方で接続されている。

【００３６】前述したように、第１層間絶縁膜１２３な
いし第３層間絶縁膜１２７は厚さ約１．０μｍの３層膜
であるが、ワード電極配線１２８（Ｗ_i ），…を形成し
た段階で半導体チップ表面の凹凸は図６に一点鎖線の円
Ａで示したところで最大となり１．０μｍ程度である。
この凹凸は第１ポリシリコン膜１２２と第２ポリシリコ
ン膜１２３の厚さに基くものである。従って、その上に
第４層間絶縁膜１２９を設けてその上に第３層アルミニ
ウム配線を設けるとそのステップカバレッジは５０％程
度になり、信頼性に欠ける。

【００３７】しかし、本実施例では、ＳＲＡＭ上に第３
層アルミニウム配線は設けず、第５層間絶縁膜１３０を
設け、その上に第４層アルミニウム配線を設ける。第２
層アルミニウム膜１２８上に第４層間絶縁膜１２９，第
５層間絶縁膜１３０を設けると、前述の円Ａ（図６）に
おける凹凸は０．６μｍ程度に緩和される結果第４層ア
ルミニウム配線１２８（図１の１０５）のステップカバ
レッジは９０％程度に改善される。また、ＳＲＡＭ上に
第３層アルミニウム配線および第４層アルミニウム配線
を設ける場合に比べて寄生容量およびクロストークは小
さくなる。

【００３８】以上説明した第１の実施例により、１．５
ｍｍ×１５ｍｍのチップに、３５０ｋ個のゲート（占有
面積９９ｍｍ² ）、２個の１０２４ｗ×８ｂ ＳＲＡＭ
を集積することができた。

【００３９】この実施例においては、ＳＲＡＭ上には第
３層アルミニウム配線は一切設けなかったが、第４層間
絶縁膜１２９上に第３層アルミニウム膜をＳＲＡＭの上
全面またはメッシュ状に設けてシールド電極としてもよ
い。シールド電極は電気的にフローティングでもよい
し、接地電源に接続してもよい。それによってクロスト
ークはほぼ完全になくすことができる。シールド電極自
体はステップカバレッジにそれほど影響されない。ま
た、シールド電極は第５層間絶縁膜１３０の表面の凹凸
を悪化させることはなく、むしろ凹凸を減少させる。

【００４０】次に、図８を参照して本発明の第２の実施
例を説明する。

【００４１】本実施例では、論理回路ブロック１０３−
１および１０３−２，およびＳＲＡＭ１０４に加えてＲ
ＯＭ２３２が同一の半導体チップに一体的に形成されて
いる。ＲＯＭ２３２は、第１層アルミニウム配線を最上
層配線として有している。メモリセルは第１層ポリシリ
コン膜からなるゲート電極を有するｎＭＯＳトランジス
タであり、ワード線は複数のｎＭＯＳトランジスタのゲ
ート電極を平行に配列して構成されている。ディジット
線は第１層アルミニウム配線である。周辺回路もまた第
１層ポリシリコン膜と第１層アルミニム配線により構成
されている。従って、ＲＯＭ２３２に重なる位置に破線
で示した第３層アルミニウム配線２３３と第４層アルミ
ニウム配線１０５とを設けて、論理回路ブロック１０３
−１および１０３−２の間およびこれら論理回路ブロッ
ク１０３−１および１０３−２と入出力バッファ１０２
−１および１０２−２との間を接続することができる。
第３層アルミニウム配線２３３と第４層アルミニウム配
線１０５とはスルーホール２３４を介して接続される。
ＲＯＭ２３２と重ねて形成した配線は第３層アルミニウ
ム配線であるので、ＳＲＡＭ１０４と重なる配線（第４
層アルミニウム配線のみにより形成される）よりも配線
密度を高くできる。

【００４２】以上、論理回路ブロック１０３−１および
１０３−２をＣＭＯＳゲートアレーで構成し、機能ブロ
ックとしてＭＯＳ型ＳＲＡＭおよびＭＯＳ型ＲＯＭを含
む実施例について本発明を説明したが、論理回路ブロッ
ク１０３−１および１０３−２はＢｉ−ＣＭＯＳゲート
アレーでもよいし、スタンダードセル方式など一般にマ
スタスライス方式で構成してもよい。又、機能ブロック
は、ＳＲＡＭ，ＲＯＭ，ＰＲＯＭ，ＤＲＡＭなどのメモ
リだけでなくＡＬＵ、ＰＬＡやＣＰＵなどで構成しても
差支えない。

【００４３】さらに、実施例は４層アルミニム配線を備
えているが、この配線層の材料はアルミニウムに限ら
ず、アルミニウムとシリコンや銅などとの合金、その他
の金属を用いてもよい。このような金属配線の層数（ｎ
＋２）は任意であり、機能ブロックを論理回路ブロック
よりも少なくとも２層少ない下層配線を使用して構成
し、機能ブロック上には第（ｎ＋１）層の金属配線を信
号線として設けなければよいのである。

【００４４】

【発明の効果】以上説明したように本発明の複合型半導
体集積回路装置は、第１層−第ｎ層までの金属配線に配
線手段を有する機能ブロックと、第１層−第（ｎ＋２）
層までの金属配線に配線手段を有する論理回路ブロック
とを有し、機能ブロック上を少なくとも第（ｎ＋２）層
の信号配線としての金属配線が、２つの層間絶縁膜を介
して設けられているので、クロストークが防止され、機
能ブロック上に金属配線を設けないものに比べて集積度
を高めることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体チップの概略的
平面図である。

【図２】第１の実施例におけるＳＲＡＭと論理回路ブロ
ックの接続関係を概略的に示す平面図である。

【図３】第１の実施例における論理回路ブロックを構成
するゲートアレーの機能セルの一例を概略的に示す平面
図である。

【図４】第１の実施例におけるＳＲＡＭメモリセルアレ
ーの一部の回路図である。

【図５】第１の実施例におけるメモリセルアレーの素子
形成領域を概略的に示す平面図。

【図６】第１の実施例におけるメモリセルアレーのトラ
ンジスタの配置を概略的に示す平面図である。

【図７】第１の実施例におけるメモリセルアレーの一部
を概略的に示す平面図である。

【図８】図７のＸ−Ｘ線における断面図である。

【図９】本発明の第２の実施例の半導体チップの概略的
平面図である。

【符号の説明】

１０１ 半導体チップ １０２−１，１０２−２，１０２−３，１０２−４
入出力バッファ １０３−１，１０３−２ 論理回路ブロック １０４−１，１０４−２ 機能ブロック １０５ 第４層アルミニウム配線 １０６ 端子 １０７ 第１層アルミニウム配線 １０８ スルーホール １０９ 第２層アルミニウム配線 １１０，１１１ 素子形成領域 １１２，１１３ ゲート電極 １１４ 入力線 １１５ 配線 １１６ 電源配線 １１７ 電源配線 １１８ 出力線 １１９ フィールド酸化膜 １２０ ゲート絶縁膜 １２０Ａ 素子形成領域 １２１ Ｎ⁺ 型不純物拡散層 １２２ 第１ポリシリコン膜 １２３ 第１層間絶縁膜 １２４ 第２ポリシリコン膜 １２５ 第２層間絶縁膜 １２６ 第１層アルミニウム膜 １２７ 第３層間絶縁膜 １２８ 第２層アルミニウム膜 １２９ 第４層間絶縁膜 １３０ 第５層間絶縁膜 １３１ 第４層アルミニウム膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ Ａ 8427−4Ｍ 7353−4Ｍ Ｈ０１Ｌ 21/88 Ｋ 7353−4Ｍ Ａ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１層から第ｎ層までの配線層に各々が
   配線手段を有する少なくとも１つの機能ブロックと、 前記第１層から少なくとも第（ｎ＋２）層までの前記配
   線層に配線手段を有するマスタスライス方式の少なくと
   も１つの論理回路ブロックと、 前記機能ブロックと少なくとも一部が重複する位置で少
   なくとも前記第（ｎ＋２）層に形成した配線層とを有す
   る複合型半導体集積回路装置。
2. 【請求項２】 前記機能ブロックはメモリであり、前記
   論理回路ブロックはゲートアレーで構成されている請求
   項１記載の複合型半導体集積回路装置。
3. 【請求項３】 前記第１層から第ｎ層までの前記配線層
   に各々が配線手段を有する少なくとも１つの機能ブロッ
   クと、 前記第１層から少なくとも第（ｎ＋２）層までの前記配
   線層に配線手段を有するマスタスライス方式の少なくと
   も１つの論理回路ブロックと、 前記機能ブロックに層間絶縁膜を介して少なくとも部分
   的に重複して設けられた第（ｎ＋１）層の金属膜からな
   るシールド電極層と、 前記シールド電極層に他の層間絶縁膜を介して重ねて形
   成された第（ｎ＋２）層の配線層とを有する複合型半導
   体集積回路装置。
4. 【請求項４】 前記機能ブロックはメモリであり、前記
   論理回路ブロックはゲートアレーで構成されている請求
   項３記載の複合型半導体集積回路装置。