JP2004349681A - 半導体装置およびその設計方法 - Google Patents

Abstract

【課題】 信号配線間隔の拡大や信号配線間へのシールド線またはシールド層の挿入による回路集積度の低下をきたすことなく、ノイズによる回路誤動作を防止する。
【解決手段】 シリコン半導体基板上に３層以上の配線層が積層された多層配線構造であり、第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線１２と、第１の信号線１２と交差あるいは一部が重なって配置される部分があり第（Ｎ＋１）層配線層で形成される第２の信号線１３と、第１の信号線１２と第２の信号線１３との間で第２の信号線１３の直下部に第Ｎ層配線層で形成されシールド配線として機能する電源配線１４とを備える。第２の信号線１３の電圧変動によるノイズを電源配線１４によりシールドしてラッチ回路の誤動作を防止でき、電源配線１４とは別にシールド配線を設ける必要がない。
【選択図】 図１

Description

本発明は、半導体装置およびその設計方法に関し、例えば半導体集積回路の電源電圧の変動によって発生するノイズ（電源ノイズ）やクロストークノイズによる回路誤動作を防止する配線レイアウトに係わるものである。

近年、ＬＳＩの高性能化・高密度化に伴い、集積回路の電源電圧の変動によって発生するノイズおよびクロストークノイズが信号波形の劣化要因として無視できなくなってきている。これは、ＣＭＯＳ回路を高速化しようとすると、生成されるノイズが増加するのは避けられないのに対して、ＭＯＳのスケーリングルールのために、信号レベルと供給電圧を低下させなければならなくなっていることが要因である。ノイズの増大と供給電圧の低下により従来の技術や回路構成で設計している限り、高速なＣＭＯＳ回路ではＳＮ比に大きな劣化が生じることになる。

以下、従来の半導体装置について図面を用いて説明する。図１２は従来の半導体装置の構成図であり、１は第（Ｎ−１）層配線層（Ｎは２以上の整数）を仮想的に示した平面、２は第（Ｎ−１）層配線層で形成されデータラッチ機能（ラッチ回路）を構成する第１の信号線、３は第Ｎ層配線層で形成される第２の信号線である。

以上のように構成された半導体装置について、以下その動作を説明する。まず、ラッチ回路を構成する第１の信号線２にＬ（ロー）レベルのデータが保持されているとする。一方、第２の信号線３にＨ（ハイ）レベルの信号が入力されると、その直下にあるラッチ回路のノード電位がカップリング効果により浮きあがり、その結果、ノードの電位が判定レベルであるＶＤＤ／２（ＶＤＤは電源電位）を超える場合にはラッチ回路内のデータを反転させる可能性がある。従来、ＣＭＯＳを基本とする設計では、基板上に数個のデカップリングキャパシタを置くだけで良質な電力供給を得ることができていた。しかしながら、ＣＭＯＳが高速化されるにつれΔＩノイズ（電流ノイズ）が重要な課題となり、このノイズを低減するために、従来の技術では、例えば信号配線の間隔を拡大したり、該信号配線間にシールド線を設置したり、あるいは内部配線のうち信号配線は通常ストリップ線路構造とされており、信号配線として形成された配線導体の上下に絶縁層を介していわゆるベタパターン形状の広面積の接地（グランド）層または電源層が形成されていた。このような電源電圧変動によるノイズおよびクロストークノイズによる悪影響を防止するための従来技術が、例えば特許文献１に記載されている。この従来技術によれば、メモリセル上に接地線シールド層を設けることにより、電源線の電圧変動から発生するノイズを接地線シールド層に逃し、メモリセル内に保持されたデータの誤反転を防止することができる。
特開平１１−２７４４２４号公報（第６頁、第１図）

しかしながら、上記のように、信号配線間隔の拡大および信号配線間へのシールド線またはシールド層の挿入によりノイズを低減させる配線構造では、必然的に回路集積度が低下し、高密度化を図る上で問題であった。

本発明は上記従来の問題点を解決するもので、回路集積度の低下を抑えられるとともに、ノイズによる回路誤動作を防止することができる半導体装置およびその設計方法を提供することを目的とする。

本発明の第１の半導体装置は、基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層、第（Ｎ＋１）層配線層を含む３層以上の配線層を積層し、基板および各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、第（Ｎ−１）層配線層で形成されデータラッチ機能部を構成する第１の信号線と、第（Ｎ＋１）層配線層で形成され第１の信号線と交差あるいは一部が重なって配置される第２の信号線と、第Ｎ層配線層で形成され第１の信号線と第２の信号線との間に配置されてシールド配線として機能する電源配線とを設ける。

上記第１の半導体装置の構成によれば、第２の信号線の電圧変動によるノイズを電源配線によりシールドしてデータラッチ機能部の誤動作を防止することができ、電源配線とは別に新たなシールド配線を設ける必要がないため、シールド配線を別に設けるための新たな工程を増やすことなく、また回路集積度の低下をきたすこともない。

本発明の第１の半導体装置の設計方法は、基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層を含む複数の配線層を積層し、基板および各配線層のそれぞれの間に絶縁層を備えた半導体装置の設計方法であって、第Ｎ層配線層で形成される電源配線をレイアウトし、レイアウトされた電源配線をシールド配線として認識し、半導体装置を構成する複数の機能ブロックを配置し、このうち第（Ｎ−１）層配線層で形成される信号線を有しノイズによる影響を受けやすい機能ブロックをシールド配線として認識した電源配線の直下部に配置する。

本発明の第２の半導体装置の設計方法は、第１の半導体装置の設計方法において、レイアウトされた電源配線が複数あり、複数の電源配線のうち指定情報を与えられた電源配線のみシールド配線として認識する。

上記第１、第２の半導体装置の設計方法によれば、先に電源配線をレイアウトし、シールド配線として認識した電源配線の直下に、ノイズによる影響を受けやすい機能ブロック（例えば、電源制御技術においてスタンバイ状態では低電圧でデータ保持を行うラッチ回路部）を配置することで、新たにシールド配線を設ける必要がないため、新たなプロセス工程を増やすことなく、また回路集積度を低下させることなく、電源ノイズやクロストークノイズによる機能ブロックの誤動作を防止することができる。

本発明の第２の半導体装置は、基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層を含む複数の配線層を積層し、基板および各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、半導体装置を構成する３個以上の機能ブロックのうち、第（Ｎ−１）層配線層で形成される信号線を有しノイズによる影響を受けやすい複数の機能ブロックを基板上の一箇所に集めて配置し、それらの直上を覆うように第Ｎ層配線層で形成されるシールド層を配置している。

本発明の第３の半導体装置の設計方法は、基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層を含む複数の配線層を積層し、基板および各配線層のそれぞれの間に絶縁層を備えた半導体装置の設計方法であって、半導体装置を構成する３個以上の機能ブロックを配置する際、３個以上の機能ブロックのうち第（Ｎ−１）層配線層で形成される信号線を有しノイズによる影響を受けやすい複数の機能ブロックを基板上の一箇所に集めて配置し、それらの直上を覆うように第Ｎ層配線層で形成されるシールド層を配置する。

上記第２の半導体装置の構成、第３の半導体装置の設計方法によれば、従来チップ内に分散して配置されていたシールド層を一箇所にまとめて配置することで、配線の複雑化を軽減し、回路集積度の低下を防ぐことが可能になるとともに、電源ノイズやクロストークノイズによる機能ブロックの誤動作を防止することができる。

本発明の第３の半導体装置は、基板上に複数の配線層を積層し、基板および各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、内蔵される所定の回路を複数の論理セルを用いて構成し、所定の回路のうちノイズによる影響を受けやすい機能ブロックを構成する論理セルは、複数の配線層のうち上層の配線層で形成されるシールド層がセル上部の全面に付加されている。

本発明の第４の半導体装置の設計方法は、基板上に複数の配線層を積層し、基板および各配線層のそれぞれの間に絶縁層を備えた半導体装置に内蔵される所定の回路を複数の論理セルを用いて構成する半導体装置の設計方法であって、複数の配線層のうち上層の配線層で形成されるシールド層がセル上部の全面に付加されているシールド層付き論理セルを予め複数準備しておき、所定の回路のうちノイズによる影響を受けやすい機能ブロックを、シールド層付き論理セルを用いて構成する。

上記第３の半導体装置の構成、第４の半導体装置の設計方法によれば、ノイズによる影響を受けやすい機能ブロックはシールド層付きの論理セルを使用して設計することにより、電源ノイズやクロストークノイズによる誤動作を防止できることに加え、ノイズによる影響を受けやすい機能ブロックの全面にシールド層が形成されることになるため、新たにシールド配線を設けた場合のような配線の複雑化を軽減でき、回路集積度の低下を防ぐことが可能になる。

本発明の第４の半導体装置は、基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層を含む複数の配線層を積層し、基板および各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、第（Ｎ−１）層配線層で形成されデータラッチ機能部を構成する第１の信号線と、第Ｎ層配線層で形成され第１の信号線と交差あるいは一部が重なって配置される第２の信号線と、少なくとも第１の信号線の直上における第２の信号線の信号電圧をデータラッチ機能部のデータ保持電圧まで下げるレベルシフタとを設ける。

上記第４の半導体装置の構成によれば、第２の信号線の信号電圧をレベルシフタによりデータラッチ機能部のデータ保持電圧まで下げることにより、第２の信号線の信号電圧の変化によって起こるデータラッチ機能部内の電圧変化を電圧判定レベル以下の変化に抑えて誤動作を防止でき、シールド層などを設ける必要がないため、回路集積度を低下させることもない。

本発明の第５の半導体装置は、基板上に複数の半導体素子が形成され、各半導体素子が多層配線によって接続されてなる機能ブロックを複数備えた半導体装置であって、複数のうち一部の機能ブロックはセル上部の全面にシールド層を持つ論理セルで構成され、他の機能ブロックはシールド層を持たない論理セルで構成されている。

本発明の第６の半導体装置は、第５の半導体装置において、シールド層を持つ論理セルで構成された機能ブロック上を覆うシールド層が電源配線の機能を兼ねる。

本発明の第７の半導体装置は、第６の半導体装置において、電源配線の機能を兼ねるシールド層には、一定電圧が印加される。

本発明の第８の半導体装置は、第５の半導体装置において、シールド層を持つ論理セルで構成された機能ブロックは、ダイナミック制御される。

本発明の第９の半導体装置は、第５の半導体装置において、シールド層を持つ論理セルで構成された機能ブロックは、電源電位が制御される。

本発明の第１０の半導体装置は、第５の半導体装置において、シールド層を持つ論理セルで構成された機能ブロックは、基板電位が制御される。

本発明の第５の半導体装置の設計方法は、基板上に複数の半導体素子が形成され、各半導体素子が多層配線によって接続されてなる機能ブロックを複数備え、複数のうち一部の機能ブロックはセル上部の全面にシールド層を持つ論理セルで構成され、他の機能ブロックはシールド層を持たない論理セルで構成された半導体装置を設計する際、機能ブロックにシールド層が必要か否かを判定するための指定情報に基づいてシールド層を持つ論理セルを使用して機能ブロックを設計する工程と、指定情報に基づいてシールド層を持たない論理セルを使用して機能ブロックを設計する工程とを有する。

本発明の第６の半導体装置の設計方法は、第５の半導体装置の設計方法において、指定情報には、複数の電源配線のうち一定電位が印加される電源配線のレイアウト位置を示す位置情報と、複数の電源配線のそれぞれに設定される電位を示す電源情報および複数の電源配線のうちダイナミック制御される機能ブロック上に配置される電源配線を示すダイナミック制御情報のうちの少なくとも一方の情報とが含まれる。

上記第５〜第１０の半導体装置の構成、第５および第６の半導体装置の設計方法によれば、ノイズによる影響を受けやすい機能ブロックはシールド層を持つ論理セルを使用して設計することにより、電源ノイズやクロストークノイズによる誤動作を防止できることに加え、ノイズによる影響を受けやすい機能ブロックの全面にシールド層が形成されることになるため、新たにシールド配線を設けた場合のような配線の複雑化を軽減でき、回路集積度の低下を防ぐことが可能になる。

本発明の第１１の半導体装置は、基板上に下層から順に第(Ｎ−１)層（Ｎは２以上の整数）配線層、第Ｎ層配線層、第(Ｎ＋１)層配線層、第(Ｎ＋２)配線層を含む４層以上の配線層を積層し、基板および各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、第(Ｎ−１)層配線層で形成されデータラッチ機能部を構成する第１の信号線と、第Ｎ層配線層で形成され絶縁層のスルーホールを介して第１の信号線に接続されて第１の信号線とともにデータラッチ機能部を構成するノードと、第(Ｎ＋２)層配線層で形成されノードと交差あるいは一部が重なって配置される第２の信号線と、第(Ｎ＋１)層配線層で形成されノードと第２の信号線との間に配置されてシールド配線として機能する電源配線とを設ける。

上記第１１の半導体装置の構成によれば、第２の信号線の電圧変動によるノイズを電源配線によりシールドしてデータラッチ機能部の誤動作を防止することができ、電源配線とは別に新たなシールド配線を設ける必要がないため、シールド配線を別に設けるための新たな工程を増やすことなく、また回路集積度の低下をきたすこともない。

上記の本発明の半導体装置およびその設計方法において、基板は、シリコン半導体基板であっても、またはＳＯＩ基板であってもよい。

以上のように、本発明によれば、従来のように配線間隔の拡大やシールド層の新たな形成を必要とせず、更に回路集積度の低下をきたすことなく、集積回路内のノイズによる誤動作を防止することができる。

本発明の実施形態について図面に基づき詳細に説明する。なお、以下の説明において、基板上に形成される配線層は、下層から順に第１層配線層、第２層配線層、・・・とする。例えば後述の第（Ｎ−１）層配線層の１つ上の配線層が第Ｎ層配線層である。

（第１の実施形態）
図１は本発明の第１の実施形態における半導体装置の構成を示すものである。図１において、１１は第（Ｎ−１）層配線層（Ｎは２以上の整数）を仮想的に示した平面、１２は第（Ｎ−１）層配線層で形成されデータラッチ機能（ラッチ回路）を構成する第１の信号線、１３は第（Ｎ＋１）層配線層で形成される第２の信号線、１４は第Ｎ層配線層で形成されシールド配線として設けられた電源配線である。

本実施形態の半導体装置は、シリコン半導体基板上に３層以上の配線層を積層し、シリコン半導体基板および各配線層のそれぞれの間に絶縁層を備えた多層配線構造であり、第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線１２と、第１の信号線１２と交差あるいは一部が重なって配置される部分があり第（Ｎ＋１）層配線層で形成される第２の信号線１３と、第１の信号線１２と第２の信号線１３との間に第Ｎ層配線層で形成された電源配線１４とを有している。ここで、ラッチ回路を構成する第（Ｎ−１）層配線層で形成された第１の信号線１２は、第２の信号線１３の直下およびその近傍に配置されており、第Ｎ層配線層で形成された電源配線１４は第１の信号線１２を覆うように配置されて、変化の無い一定の電位が与えられ、シールド配線として機能する。この電源配線１４に与えられる電位は、変化の無い一定の電位であればよく、ＶＳＳ（接地電位）あるいはＶＤＤ（電源電位）が与えられる。

以上のように構成された半導体装置について、以下その動作を説明する。まず、ラッチ回路を構成する第１の信号線１２にＬレベルのデータが保持されているとする。一方、第２の信号線１３にＨレベルの信号が入力されると、その直下にあるラッチ回路のノード電位がカップリング効果により浮きあがり、ノードの電位が判定レベルＶＤＤ／２を超える場合にはラッチ回路内のデータを反転させる可能性がある。しかしながら本実施形態のように第Ｎ層配線層でシールド配線として設けられ一定電位の与えられている電源配線１４がカップリング効果をなくし、ラッチ回路内のデータ変化を防ぎ、誤動作を防止できる。

以上のように本実施形態によれば、第（Ｎ−１）層配線層のラッチ回路を構成する第１の信号線１２と第（Ｎ＋１）層配線層で形成される第２の信号線１３との間に、第Ｎ層配線層で形成された電源配線１４をシールド配線として設けることによって、第２の信号線１３の電圧変動によるノイズ（クロストークノイズ）を電源配線１４によりシールドすることができ、電源配線１４をシールド配線に兼用することによって、電源配線１４とは別にシールド配線を設ける必要がないため、新たなプロセス工程を増やすことなく、さらに回路集積度の低下をきたすこともない。

なお、本実施形態では、電源配線１４をシールド配線に兼用するために、第１の信号線１２を覆うように配置される電源配線１４を、板状に形成しているが、格子状あるいはストライプ形状に形成してもよい。

（第２の実施形態）
図２は本発明の第２の実施形態の半導体装置のレイアウト方法のフローチャートである。以下そのレイアウトの方法について説明する。

従来、集積回路のレイアウト方法は、図１３に示すように、機能ブロックを配置した後に電源配線をレイアウトするといった順序が通例である。さらに電源ノイズやクロストークノイズによる影響を受けやすい機能ブロック、例えばプリチャージ回路であったり、プリチャージ型のバスやドミノロジックなどに対してシールド層を設けて、ノイズ源となりうる信号線を上層に引き回すレイアウト方法を採っている。しかしながら本実施形態のレイアウト方法によれば、電源配線のレイアウトを先に実施し（ステップＳ１）、電源配線をシールド配線として認識し（ステップＳ２）、その後、集積回路を構成する複数の機能ブロックを配置する。この際、電源ノイズやクロストークノイズによる影響を受けやすい機能ブロックをシールド配線として認識した電源配線の下に配置する（ステップＳ３）。

また、複数存在する電源配線のうち、シールド配線として使用する電源配線に対して指定情報２１を与えることで、指定情報２１の与えられた電源配線のみをシールド配線として認識し、その下にノイズによる影響を受けやすい機能ブロックを配置するようにしてもよい。

なお、電源配線が第Ｎ層配線層で形成される場合、ノイズによる影響を受けやすい機能ブロックは、少なくとも第（Ｎ−１）層配線層で形成される配線部分を有するものである。

本レイアウト方法を、第１の実施形態の半導体装置のレイアウトに適用した場合、第Ｎ層配線層で形成される電源配線１４のレイアウトを実施後、電源配線１４をシールド配線として認識したうえで、電源配線１４の直下部に、第（Ｎ−１）層配線層で形成される部分（信号線１２等）を有するラッチ回路を配置する。この場合、電源配線１４の上層に配置される第２の信号線１３の電圧変動によるノイズ（クロストークノイズ）を防止できる。

以上のように本実施形態によれば、シールド配線として認識した電源配線の下に、ノイズによる影響を受けやすい機能ブロックを配置することで、電源配線とは別に新たにシールド層を設ける必要がないため、新たなプロセス工程を増やすことなく、また回路集積度を低下させずに電源ノイズやクロストークノイズを防止し、機能ブロックの誤動作を防止することができる。ここで電源ノイズの防止は、例えば、多電源設計した際に、一部の回路ブロックで電源電圧制御を行う場合に、電源電圧の変化点で急峻な傾きで変化する場合にオーバーシュート、アンダーシュートによるノイズが発生するが、このような電源ノイズを防止できることである。

（第３の実施形態）
図３は本発明の第３の実施形態の半導体装置のレイアウト方法を示す構成図である。図３において、３１は電源ノイズによる影響を受けにくい機能ブロック、３２は電源ノイズによる影響を受けやすい機能ブロック、３３はシールド層である。

本実施形態のレイアウト方法は、チップ上に機能ブロックを配置する場合に、ノイズによる影響を受けやすい複数の機能ブロック３２（例えばプリチャージ回路やドミノロジック回路）を一箇所に集めて配置し、その上層にベタパターン形状（板状）でシールド層３３を配置するようにしている。このように設計されて作製された半導体装置において、シールド層３３にＶＳＳまたはＶＤＤの一定電位を与えることで、機能ブロック３２の電源ノイズによる誤動作を防止することができる。ここでは、電源電位（ＶＤＤ）制御あるいは基板電位（ＶＳＳ）制御を機能ブロック３２内で行う場合に、電源ノイズを発生する制御用の電源配線（図示せず）がシールド層３３より上層に配置されることを想定している。

なお、シールド層３３が第Ｎ層配線層で形成される場合、ノイズによる影響を受けやすい複数の機能ブロック３２は、少なくとも第（Ｎ−１）層配線層で形成される配線部分を有するものである。

以上のように本実施形態によれば、従来チップ内に分散して配置されていたシールド層を一箇所にまとめて配置することで、配線の複雑化を軽減することができる。このように、配線の複雑化を軽減することにより、回路集積度の低下を防ぐことが可能になる。

（第４の実施形態）
図４（ａ）は本発明の第４の実施形態における半導体装置の論理セルライブラリのセル構成を示す平面図であり、図４（ｂ）は図４（ａ）におけるＡ−Ａ’断面図である。図４において、４１は本実施形態で用いる論理セル、４２は通常の論理セル部分、４３はシールド層である。

本実施形態では、電源ノイズによる影響を受けにくい機能ブロックについては、通常の論理セル部分４２からなる通常の論理セルを用いて設計し、電源ノイズによる影響を受けやすい機能ブロックについては、通常の論理セル部分４２の上層に予めシールド層４３を設けた論理セル４１を用いて設計する。

例えば図３の構成に本実施形態を適用した場合、ノイズによる影響を受けにくい機能ブロック３１は通常の論理セルを用いて設計し、ノイズによる影響を受けやすい機能ブロック３２とその上のシールド層３３は、シールド層４３を設けた論理セル４１を用いて設計することができる。

以上のように本実施形態によれば、通常の論理セルに加え、シールド層付きの論理セル４１を複数有するセルライブラリを準備し、電源ノイズによる影響を受けやすい機能ブロックは、シールド層付きの論理セル４１を使用して設計することにより、新たにシールド配線を設ける工程を省略することができる。このように設計して製作された半導体装置は、ノイズによる回路誤動作を防止できることに加え、ノイズによる影響を受けやすい機能ブロックの全面にシールド層が形成されることになるため、通常の論理セルを配置後にその上に新たにシールド配線を設けた場合のような配線の複雑化を軽減でき、回路集積度の低下を防ぐことが可能になる。

（第５の実施形態）
図５は本発明の第５の実施形態における半導体装置の構成図である。図５において、５１は第（Ｎ−１）層配線層（Ｎは２以上の整数）を仮想的に示した平面、５２は第（Ｎ−１）層配線層で形成されデータラッチ機能（ラッチ回路）を構成する第１の信号線、５３は第Ｎ層配線層で形成される第２の信号線、５４はレベルシフタである。

本実施形態の半導体装置は、シリコン半導体基板上に複数の配線層を積層し、シリコン半導体基板および各配線層のそれぞれの間に絶縁層を備えた多層配線構造であり、第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線５２と、第１の信号線５２と交差あるいは一部が重なって配置される部分があり第Ｎ層配線層で形成される第２の信号線５３と、少なくとも第１の信号線５２の直上における第２の信号線５３の信号電圧をラッチ回路のデータ保持電圧まで下げるレベルシフタ５４とを備えた構成となっている。

以上のように構成された半導体装置について、以下その動作を説明する。まず、ラッチ回路を構成する第１の信号線５２にＬレベルのデータが保持されているとする。一方、第２の信号線５３にＨレベルの信号が入力されると、その直下にあるラッチ回路のノード電位がカップリング効果により浮きあがり、ノードの電位が判定レベルであるＶＤＤ／２を超える場合にはラッチ回路内のデータを反転させる可能性がある。しかしながら本実施形態のように、ラッチ回路の直上の信号線５３の電圧をレベルシフタ５４によりラッチ回路のデータ保持電圧まで下げておくことにより、信号線５３の信号電圧の変化によって起こるラッチ回路内の電圧変化を電圧判定レベル以下の変化に抑えることができ、誤動作を防止できる。

以上のように本実施形態によれば、レベルシフタ５４を設けることでラッチ回路の誤動作を防止でき、シールド層などを設ける必要がないため、回路集積度を低下させることもない。

（第６の実施形態）
図６は本発明の第６の実施形態における半導体装置の構成を示す平面図、図７は同半導体装置のマクロセル（＝論理セル）の断面構成の一例を示す図である。

本実施形態の半導体装置６１は、例えばシステムＬＳＩ等の半導体チップであり、図６に示すように、基板（半導体基板）６２上のコア領域に配置され、ＩＮＶ、ＮＡＮＤ、ＲＡＭやＤＲＡＭ等から成る特定の機能を有する複数のマクロセルで構成された機能ブロック６４と、ノイズの影響を低減するために予め上層にシールド層を持たせたＩＮＶ、ＮＡＮＤ、ＲＡＭやＤＲＡＭ等から成る特定の機能を有する複数のマクロセル（シールド層付きマクロセル）で構成された機能ブロック６３と、基板上のインターフェース領域（Ｉ／Ｏ領域）６５に配置された入出力回路とを備えている。

機能ブロック６３を構成する各シールド層付きマクロセルは、図７に示すように、例えば３層の配線層から成る多層配線構造を有しシールド層が無いマクロセルに対し、その最上層の第３層配線層上にさらに、層間絶縁膜を介してセル全面を覆うようにシールド層７２が第４配線層で形成された構成である。これらの多層配線層は通常信号配線として使われるが、シールド層７２については、マクロセル内の電源配線やグランド配線（接地電位ＶＳＳが印加される電源配線）とは接続されず、外部より一定の電位（例えばＶＳＳ）が与えられる。また、変化の無い一定電圧であるならば、電源配線やグランド配線をシールド層とすることも可能である。

この例では、図６に示すように、半導体チップ上に複数のマクロセルで構成された機能ブロック６４と、複数のシールド層付きマクロセルで構成された機能ブロック６３が混在する。さらに、図７に示すように、マクロセルの内部に配置された信号線７１とマクロセルの外部に配置され上層の配線層で形成された信号線７３とが、所定の長さの区間で接近した状態で並行しているような箇所が存在している。このようにマクロセルの内部の信号線７１と外部の信号線７３とが接近した箇所でも、信号線７１と信号線７３との間にはシールド層７２が介在しているため、信号線７３の信号変化によるノイズが発生した場合でも、このノイズはシールド層７２でその伝播を遮られて、マクロセルの内部の信号線７１に悪影響を及ぼすことはない。

次に、この例の半導体装置の動作について説明する。上述したように、シールド層付きのマクロセルからなる機能ブロック上を覆うシールド層には、外部より一定の電位(例えばＶＳＳ)が与えられ、マクロセル内の電源配線やグランド配線とは接続されない。これにより、シールド層は同一電位に保たれる。

したがって図７に示すように、所定のマクロセル内部の信号線７１とこのマクロセルの外部の信号線７３とが接近している箇所であっても、両信号線の間に介在しているシールド層７２によって、悪影響を与えるノイズの伝播が遮られる。例えば顕著な例として、電源制御を行う機能ブロック内でラッチ機能を持つマクロセル内部のラッチノードを例に挙げて説明する。まず、信号線７１はラッチノードの配線の一部であり、マクロセルは通常の電源電位ＶＤＤＡで外部から入力された情報をラッチしている。ここで入力された情報はＬであるとする。次に機能ブロックの動作が停止した状態において、マクロセルはデータＬをラッチした状態を保ちながら、機能ブロックの消費電力を下げるためにマクロセルの電源電位をある一定電位ＶＤＤＢ（ＶＤＤＢ＜ＶＤＤＡ）に下げてデータ保持を続ける。このとき、信号線７３に、電源制御されない別の機能ブロックから通常の電源電位ＶＤＤＡが伝播されたとする。すると、接近した信号線７１と信号線７３の間の配線間容量を介して、信号線７１の電位を引き上げるように変化させるため、マクロセルの電源電位をある一定電位ＶＤＤＢに下げて保持されている信号線７１のＬデータがＨデータに書き換わる可能性がある。したがって、図７にあるように、両信号線７１、７３の間に介在しているシールド層７２によって、悪影響を与えるノイズの伝播が遮られ、意図しないデータの書き換えを防ぐことができ、誤動作を防止できる。

このように、ノイズによる回路誤動作を防止できることに加え、シールド層付きマクロセルで構成された機能ブロック６３の全面にシールド層が形成されることになるため、シールド層のない通常のマクロセルを配置後にその上に新たにシールド配線を設けた場合のような配線の複雑化を軽減でき、回路集積度の低下を防ぐことが可能になる。

（第７の実施形態）
図８は、本発明の第７の実施形態における半導体装置の構成を示す平面図であり、図９はこの第７の実施形態における半導体装置の設計方法を示すフローチャートである。

図８において、８１はシールド層として用いられ一定電位（例えばＶＳＳ）が印加される電源配線、８２はシールド層として用いない電源配線、８３はノイズによる影響を受けやすい機能ブロックである。

本実施形態の構成において、上述した第６の実施形態と大きく異なるところは、図８に示すようにシールド層として電源配線８１を用いる点である。すなわち、ノイズによる影響を受けやすい機能ブロック８３を、図７に示されるシールド層付きマクロセルで構成し、そのマクロセルのシールド層７２が電源配線８１を兼ねた構成であり、これ以外の構成は上述した第６の実施形態と略同一であるので、その説明は省略する。

本実施形態における設計方法は、通常のマクロセル（シールド層無しのマクロセル）に加え、シールド層付きマクロセルを複数有するセルライブラリを準備しておき、まず、予め上層配線として形成される複数の電源配線をレイアウトする。このレイアウトされる電源配線の情報が電源配線レイアウト情報９１であり、例えば格子状やストライプ状に配置される電源配線の間隔や線幅および位置等に関する情報である。配線位置情報９２は、複数の電源配線のうち一定電位が印加される電源配線の位置（座標：平面的な位置およびレイヤ）情報である。電源情報９３は複数の各電源配線に設定される電位の情報であり、例えば、ある電源配線が常に同一の電位ＶＤＤＡに設定されるとか、電位ＶＤＤＡに設定される時と電位ＶＤＤＢ（ＶＤＤＢ＜ＶＤＤＡ）に設定される時があることを示す情報（多電源設定の種類を表す情報）である。配線位置情報９２と電源情報９３は、設計者が電源配線レイアウト情報９１の中から取り出し別々のパラメータを持たせた情報である。

ステップＳ１１では、自動設計ツールが、配線位置情報９２と電源情報９３に基づいて、外部より一定の電位しか与えられず電位変化のない電源配線をシールド配線として、その配線の平面的な位置とレイヤ（形成層）を認識する。

ステップＳ１２では、上記の電源配線のレイヤにシールド層を有し、かつ機能ブロックを形成するために必要なマクロセル（シールド層付きマクロセル）をセルライブラリから選択する。ステップＳ１３では、ステップＳ１２で選択されたマクロセルを自動的にセル配置して機能ブロックを合成する。なお、シールドの必要のない機能ブロックの場合には、ステップＳ１２、Ｓ１３において、シールド層無しのマクロセルを選択して機能ブロックを合成する。

以上のようにして、例えばノイズによる影響を受けやすい機能ブロック(特に電源制御される機能ブロック)を、シールド層付きマクロセルを使用して構成し、ノイズによる影響を受けにくい機能ブロックを、シールド層無しのマクロセルを使用して構成できる。また、ノイズによる影響を受けやすい機能ブロックのうち、ノイズによる影響を受けにくい機能を持つマクロセルについてはシールド層無しのマクロセルを選択して部分構成しても構わない。

本実施形態によれば、上述した第６の実施形態と略同様の効果を得ることができ、加えて、電源配線をシールド層に用いることでシールド層の追加を必要としないため、新たなシールド層を設けるための工程を増やすこともなく、さらに回路集積度の低下をきたすこともない。また、図１３のように、セル配置し、シールド層を追加した後で、電源配線の位置を調整する工程（Ｓ３４）を省くことができる。

（第８の実施形態）
図１０は、本発明の第８の実施形態における半導体装置の構成を示す平面図である。図１０において、１０１はシールド層として用いられ一定電位（例えばＶＳＳ）が印加される電源配線、１０２はシールド層として用いない電源配線、１０３はダイナミック制御される機能ブロックである。

本実施形態において、上述した第７の実施形態と大きく異なるところは、図１０に示すようにシールド層により覆われる機能ブロックがダイナミック制御される機能ブロック１０３である点である。また、指定情報として電源情報９３に代えてダイナミック制御情報９４を持たせる（図９参照）。これ以外の構成は、上述した第７の実施形態の構成と略同一であるので説明は省略する。以下、異なる点を説明する。

ダイナミック制御される機能ブロックは、ＣＬＫ（クロック）の変化によってノイズの影響を受けやすいことが一般に知られている。その対策として、本実施形態では、ダイナミック制御される機能ブロックを、電源制御される機能ブロックと同様に、シールド層付きマクロセルで構成する。ここでは、ある特定位置の一定電位が印加される電源配線１０１の下に、ダイナミック制御される機能ブロック１０３を配置する。そのため、ステップＳ１１の前に、設計者が、電源配線レイアウト情報９１から得られるある特定位置の電源配線の下に配置される機能ブロックはダイナミック制御されるということを示す情報としてダイナミック制御情報９４を作成する。この場合、ステップＳ１１では、自動設計ツールが、配線位置情報９２とダイナミック制御情報９４に基づいて、ダイナミック制御される機能ブロックの上に配置され、かつ一定電位が印加され電位変化のない電源配線をシールド配線とし、その配線位置とレイヤ（形成層）を認識する。

本実施形態によれば、ダイナミック回路においてＣＬＫ信号線が全く変化しないはずの時間に、電源線上のグリッチをＣＬＫ信号のグリッチとして認識されることによる誤作動を防ぐことができる。また、ＣＬＫ信号線をレイアウトする際の自由度が向上する。

（第９の実施形態）
図１１（ａ）は、本発明の第９の実施形態における半導体装置に内蔵されるラッチ回路（フリップフロップ）の回路図であり、図１１（ｂ）はそのラッチ回路の配線例を示す平面図である。図１１において、１１１は第（Ｎ−１）層配線層で形成されラッチ回路を構成する信号線、１１２は第Ｎ層配線層で形成される信号線、１１３は第（Ｎ＋１）層配線層で形成されシールド配線を兼ねる電源配線、１１４は電源線である。シールド配線を兼ねる電源配線１１３は、マクロセル内の電源配線やグランド配線とは接続されず、外部より一定の電位（例えばＶＳＳ）が与えられる。

本実施形態において、上述した第６の実施形態と大きく異なるところは、図１１に示すようにあるラッチ回路を構成するノードのうち信号線の乗せ換え(ジャンパー配線)を行っているところにのみ、部分的にシールドしている点である。

この構成によれば、ラッチ回路を構成するノード上を別の機能ブロックからの信号線が跨ぎ、ラッチデータを保持している電圧よりも高い電圧で信号変化が起こった場合に配線間の容量カップリングの効果によって保持データが反転してしまうことを問題としている。そこで、より配線間容量の影響が大きくなる場合は、ラッチノードを構成する信号線のうち上層の配線層への乗せ換え(ジャンパー配線)を行っている信号線１１２の上に重なるようにして、それよりさらに１層上の第（Ｎ＋２）層配線層で外部からの信号線が形成された場合に相当する。よってこの構成にすることにより、効果的にノイズの影響を減らし、かつシールド配線の追加による配線自由度の低下を極力抑えることができる。

なお、上記の各実施形態における半導体装置は、シリコン半導体基板上に形成されるものとして説明したが、ＳＯＩ（silicon on insulator）基板上に形成されてもよい。

本発明は、回路集積度の低下をきたすことなく、集積回路内のノイズによる誤動作を防止する半導体装置およびその設計方法等として有用である。

本発明の第１の実施形態における半導体装置の構成図。 本発明の第２の実施形態における半導体装置の設計方法を示すフローチャート。 本発明の第３の実施形態における半導体装置のレイアウト図。 本発明の第４の実施形態における半導体装置の論理セルライブラリのセル構成図。 本発明の第５の実施形態における半導体装置の構成図。 本発明の第６の実施形態における半導体装置の構成を示す平面図。 本発明の第６の実施形態における半導体装置のマクロセルの断面構成の一例を示す図。 本発明の第７の実施形態における半導体装置の構成を示す平面図。 本発明の第７の実施形態における半導体装置の設計方法を示すフローチャート。 本発明の第８の実施形態における半導体装置の構成を示す平面図。 本発明の第９の実施形態における半導体装置に内蔵されるラッチ回路の回路図と配線例を示す平面図。 従来の半導体装置の構成図。 従来の半導体装置の設計方法を示すフローチャート。

符号の説明

１ 第（Ｎ−１）層配線層を仮想的に示した平面
２ 第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線
３ 第Ｎ層配線層で形成される第２の信号線
１１ 第（Ｎ−１）層配線層を仮想的に示した平面
１２ 第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線
１３ 第（Ｎ＋１）層配線層で形成される第２の信号線
１４ 第Ｎ層配線層で形成されシールド配線として設けられた電源配線
２１ 指定情報
３１ ノイズによる影響を受けにくい機能ブロック
３２ ノイズによる影響を受けやすい機能ブロック
３３ シールド層
４１ 論理セル
４２ 通常の論理セル部分
４３ シールド層
５１ 第（Ｎ−１）層配線層を仮想的に示した平面
５２ 第（Ｎ−１）層配線層で形成されラッチ回路を構成する第１の信号線
５３ 第Ｎ層配線層で形成される第２の信号線
５４ レベルシフタ

Claims (19)

1. 基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層、第（Ｎ＋１）層配線層を含む３層以上の配線層を積層し、前記基板および前記各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、
   前記第（Ｎ−１）層配線層で形成されデータラッチ機能部を構成する第１の信号線と、前記第（Ｎ＋１）層配線層で形成され前記第１の信号線と交差あるいは一部が重なって配置される第２の信号線と、前記第Ｎ層配線層で形成され前記第１の信号線と前記第２の信号線との間に配置されてシールド配線として機能する電源配線とを設けたことを特徴とする半導体装置。
2. 基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層を含む複数の配線層を積層し、前記基板および前記各配線層のそれぞれの間に絶縁層を備えた半導体装置の設計方法であって、
   前記第Ｎ層配線層で形成される電源配線をレイアウトし、レイアウトされた前記電源配線をシールド配線として認識し、前記半導体装置を構成する複数の機能ブロックを配置し、このうち前記第（Ｎ−１）層配線層で形成される信号線を有しノイズによる影響を受けやすい機能ブロックを前記シールド配線として認識した前記電源配線の直下部に配置することを特徴とする半導体装置の設計方法。
3. レイアウトされた電源配線が複数あり、前記複数の電源配線のうち指定情報を与えられた電源配線のみシールド配線として認識することを特徴とする請求項２に記載の半導体装置の設計方法。
4. 基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層を含む複数の配線層を積層し、前記基板および前記各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、
   前記半導体装置を構成する３個以上の機能ブロックのうち、前記第（Ｎ−１）層配線層で形成される信号線を有しノイズによる影響を受けやすい複数の機能ブロックを前記基板上の一箇所に集めて配置し、それらの直上を覆うように第Ｎ層配線層で形成されるシールド層を配置したことを特徴とする半導体装置。
5. 基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層を含む複数の配線層を積層し、前記基板および前記各配線層のそれぞれの間に絶縁層を備えた半導体装置の設計方法であって、
   前記半導体装置を構成する３個以上の機能ブロックを配置する際、前記３個以上の機能ブロックのうち前記第（Ｎ−１）層配線層で形成される信号線を有しノイズによる影響を受けやすい複数の機能ブロックを前記基板上の一箇所に集めて配置し、それらの直上を覆うように第Ｎ層配線層で形成されるシールド層を配置することを特徴とする半導体装置の設計方法。
6. 基板上に複数の配線層を積層し、前記基板および前記各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、
   内蔵される所定の回路を複数の論理セルを用いて構成し、前記所定の回路のうちノイズによる影響を受けやすい機能ブロックを構成する前記論理セルは、前記複数の配線層のうち上層の配線層で形成されるシールド層がセル上部の全面に付加されていることを特徴とする半導体装置。
7. 基板上に複数の配線層を積層し、前記基板および前記各配線層のそれぞれの間に絶縁層を備えた半導体装置に内蔵される所定の回路を複数の論理セルを用いて構成する半導体装置の設計方法であって、
   前記複数の配線層のうち上層の配線層で形成されるシールド層がセル上部の全面に付加されているシールド層付き論理セルを予め複数準備しておき、
   前記所定の回路のうちノイズによる影響を受けやすい機能ブロックを、前記シールド層付き論理セルを用いて構成することを特徴とする半導体装置の設計方法。
8. 基板上に下層から順に第（Ｎ−１）層（Ｎは２以上の整数）配線層、第Ｎ層配線層を含む複数の配線層を積層し、前記基板および前記各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、
   前記第（Ｎ−１）層配線層で形成されデータラッチ機能部を構成する第１の信号線と、前記第Ｎ層配線層で形成され前記第１の信号線と交差あるいは一部が重なって配置される第２の信号線と、少なくとも前記第１の信号線の直上における前記第２の信号線の信号電圧を前記データラッチ機能部のデータ保持電圧まで下げるレベルシフタとを設けたことを特徴とする半導体装置。
9. 基板上に複数の半導体素子が形成され、各半導体素子が多層配線によって接続されてなる機能ブロックを複数備えた半導体装置であって、
   複数のうち一部の前記機能ブロックはセル上部の全面にシールド層を持つ論理セルで構成され、他の前記機能ブロックは前記シールド層を持たない論理セルで構成された半導体装置。
10. 前記シールド層を持つ論理セルで構成された機能ブロック上を覆う前記シールド層が電源配線の機能を兼ねることを特徴とする請求項９に記載の半導体装置。
11. 前記電源配線の機能を兼ねるシールド層には、一定電圧が印加されることを特徴とする請求項１０に記載の半導体装置。
12. 前記シールド層を持つ論理セルで構成された機能ブロックは、ダイナミック制御されることを特徴とする請求項９に記載の半導体装置。
13. 前記シールド層を持つ論理セルで構成された機能ブロックは、電源電位が制御されることを特徴とする請求項９に記載の半導体装置。
14. 前記シールド層を持つ論理セルで構成された機能ブロックは、基板電位が制御されることを特徴とする請求項９に記載の半導体装置。
15. 基板上に複数の半導体素子が形成され、各半導体素子が多層配線によって接続されてなる機能ブロックを複数備え、複数のうち一部の前記機能ブロックはセル上部の全面にシールド層を持つ論理セルで構成され、他の前記機能ブロックは前記シールド層を持たない論理セルで構成された半導体装置を設計する際、
    前記機能ブロックに前記シールド層が必要か否かを判定するための指定情報に基づいて前記シールド層を持つ論理セルを使用して前記機能ブロックを設計する工程と、前記指定情報に基づいて前記シールド層を持たない論理セルを使用して前記機能ブロックを設計する工程とを有する半導体装置の設計方法。
16. 前記指定情報には、複数の電源配線のうち一定電位が印加される電源配線のレイアウト位置を示す位置情報と、前記複数の電源配線のそれぞれに設定される電位を示す電源情報および前記複数の電源配線のうちダイナミック制御される機能ブロック上に配置される電源配線を示すダイナミック制御情報のうちの少なくとも一方の情報とが含まれることを特徴とする請求項１５に記載の半導体装置の設計方法。
17. 基板上に下層から順に第(Ｎ−１)層（Ｎは２以上の整数）配線層、第Ｎ層配線層、第(Ｎ＋１)層配線層、第(Ｎ＋２)配線層を含む４層以上の配線層を積層し、前記基板および前記各配線層のそれぞれの間に絶縁層を備えた半導体装置であって、
    前記第(Ｎ−１)層配線層で形成されデータラッチ機能部を構成する第１の信号線と、第Ｎ層配線層で形成され前記絶縁層のスルーホールを介して前記第１の信号線に接続されて前記第１の信号線とともに前記データラッチ機能部を構成するノードと、前記第(Ｎ＋２)層配線層で形成され前記ノードと交差あるいは一部が重なって配置される第２の信号線と、前記第(Ｎ＋１)層配線層で形成され前記ノードと前記第２の信号線との間に配置されてシールド配線として機能する電源配線とを設けたことを特徴とする半導体装置。
18. 前記基板は、シリコン半導体基板またはＳＯＩ基板であることを特徴とする請求項１、４、６、８、９、１０、１１、１２、１３、１４または１７に記載の半導体装置。
19. 前記基板は、シリコン半導体基板またはＳＯＩ基板であることを特徴とする請求項２、３、５、７、１５または１６に記載の半導体装置の設計方法。

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