JPH11214643A - 電磁シールドを備えた埋め込み式メモリを有する集積回路 - Google Patents
電磁シールドを備えた埋め込み式メモリを有する集積回路Info
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- JPH11214643A JPH11214643A JP10321972A JP32197298A JPH11214643A JP H11214643 A JPH11214643 A JP H11214643A JP 10321972 A JP10321972 A JP 10321972A JP 32197298 A JP32197298 A JP 32197298A JP H11214643 A JPH11214643 A JP H11214643A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】
【課題】 埋め込み式メモリを有する集積回路におい
て、容量結合が最小化されるように、信号ワイヤをルー
ティングすること。 【解決手段】 メモリ・エリア（１２）と非メモリ・エ
リア（１４）とを有する基板を含む集積回路（１０）に
おいて、第１および第２の半導体セルを、非メモリ・エ
リア内の基板上に形成する。メモリ・エリアの実質的に
全体を被覆するように電磁シールド（２２）を設ける。
ルーティング層を、メモリおよび非メモリ・エリアの上
に、そして電磁シールドの上に形成する。信号ワイヤを
第１および第２の半導体セルの間に電気的に結合させ、
ルーティング層の中をルーティングされメモリ・エリア
の上を延長する導電性セグメントを有するようにする。
て、容量結合が最小化されるように、信号ワイヤをルー
ティングすること。 【解決手段】 メモリ・エリア（１２）と非メモリ・エ
リア（１４）とを有する基板を含む集積回路（１０）に
おいて、第１および第２の半導体セルを、非メモリ・エ
リア内の基板上に形成する。メモリ・エリアの実質的に
全体を被覆するように電磁シールド（２２）を設ける。
ルーティング層を、メモリおよび非メモリ・エリアの上
に、そして電磁シールドの上に形成する。信号ワイヤを
第１および第２の半導体セルの間に電気的に結合させ、
ルーティング層の中をルーティングされメモリ・エリア
の上を延長する導電性セグメントを有するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
更に詳しくは、埋め込み式のメモリと、この埋め込み式
メモリの上のルーティングを可能にする一体化された電
磁シールドとを有する集積回路に関する。
更に詳しくは、埋め込み式のメモリと、この埋め込み式
メモリの上のルーティングを可能にする一体化された電
磁シールドとを有する集積回路に関する。
【０００２】
【従来の技術】相補形金属酸化物半導体（ＣＭＯＳ）回
路などの半導体集積回路は、現在では、大容量の埋め込
み式メモリと共に製造することが可能である。例えば、
０．２５ミクロン技術を用いて製造される特定用途向き
集積回路（ＡＳＩＣ）は、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）やスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）などの、埋め込み式
（embedded）の６４または１２８メガバイトのメモリを
有することがあり得る。
路などの半導体集積回路は、現在では、大容量の埋め込
み式メモリと共に製造することが可能である。例えば、
０．２５ミクロン技術を用いて製造される特定用途向き
集積回路（ＡＳＩＣ）は、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）やスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）などの、埋め込み式
（embedded）の６４または１２８メガバイトのメモリを
有することがあり得る。
【０００３】
【発明が解決しようとする課題】埋め込み式メモリに伴
う困難は、信号ワイヤを一般にはメモリの上をルーティ
ングできないことである。これらの信号ワイヤは、メモ
リ内部でルーティングされている信号ワイヤとの容量結
合を生じさせる可能性がある。この容量結合が１つのメ
モリ・セルのデータ値（１または０）を変更する程に大
きい場合には、データは破壊される。これは、ＤＲＡＭ
メモリの場合に特に当てはまるのだが、その理由は、メ
モリ・セルが、僅かな交差結合（cross coupling）で容
易に破壊されてしまう小容量のコンデンサを有している
からである。
う困難は、信号ワイヤを一般にはメモリの上をルーティ
ングできないことである。これらの信号ワイヤは、メモ
リ内部でルーティングされている信号ワイヤとの容量結
合を生じさせる可能性がある。この容量結合が１つのメ
モリ・セルのデータ値（１または０）を変更する程に大
きい場合には、データは破壊される。これは、ＤＲＡＭ
メモリの場合に特に当てはまるのだが、その理由は、メ
モリ・セルが、僅かな交差結合（cross coupling）で容
易に破壊されてしまう小容量のコンデンサを有している
からである。
【０００４】いくつかのファクタによって、この問題
は、更に悪化する。集積回路のパフォーマンスが向上す
るにつれて、その集積回路内の信号の周波数は上昇し、
これが、交差結合の大きさを増加させる。また、埋め込
み式メモリは、その集積回路が製造されている技術にお
ける電圧レベルおよびトランジスタ・サイズと必然的に
関連している。トランジスタのサイズが縮小されるにつ
れて、集積回路上の電圧レベルもまた低下する。これに
よって、埋め込み式のＤＲＡＭメモリにおける小容量の
コンデンサ上の電荷の量が減少する。電荷の量は、小さ
い方が、より容易に破壊される。０．２５ミクロンの技
術では、集積回路上の電圧レベルは、通常、僅かに２．
５ボルトである。
は、更に悪化する。集積回路のパフォーマンスが向上す
るにつれて、その集積回路内の信号の周波数は上昇し、
これが、交差結合の大きさを増加させる。また、埋め込
み式メモリは、その集積回路が製造されている技術にお
ける電圧レベルおよびトランジスタ・サイズと必然的に
関連している。トランジスタのサイズが縮小されるにつ
れて、集積回路上の電圧レベルもまた低下する。これに
よって、埋め込み式のＤＲＡＭメモリにおける小容量の
コンデンサ上の電荷の量が減少する。電荷の量は、小さ
い方が、より容易に破壊される。０．２５ミクロンの技
術では、集積回路上の電圧レベルは、通常、僅かに２．
５ボルトである。
【０００５】容量結合を最小にする一般的な方法は、信
号ワイヤが埋め込み式メモリ・ブロックの上をルーティ
ングされないような設計ルールを策定することである。
信号ワイヤを、メモリの上ではなく、メモリを回避する
ようにルーティングするわけである。しかし、不運に
も、これでは、ルーティングの通路が輻輳してしまい、
メモリおよびロジック・ブロック配列の柔軟性を損い、
それによって、埋め込み式メモリを有する集積回路の密
度を低下させることになる。
号ワイヤが埋め込み式メモリ・ブロックの上をルーティ
ングされないような設計ルールを策定することである。
信号ワイヤを、メモリの上ではなく、メモリを回避する
ようにルーティングするわけである。しかし、不運に
も、これでは、ルーティングの通路が輻輳してしまい、
メモリおよびロジック・ブロック配列の柔軟性を損い、
それによって、埋め込み式メモリを有する集積回路の密
度を低下させることになる。
【０００６】
【課題を解決するための手段】本発明による集積回路
は、メモリ・エリアと非メモリ・エリアとを有する基板
を含む。埋め込み式メモリが、基板上のメモリ・エリア
内に形成される。第１および第２の半導体セルが、基板
上の非メモリ・エリア内に形成される。電磁シールド
が、メモリ・エリアを被覆する。ルーティング層が、メ
モリ・エリア、非メモリ・エリアおよび電磁シールドの
上に形成される。信号ワイヤが、第１および第２の半導
体セルの間に電気的に結合され、ルーティング層内でル
ーティングされている導電性セグメントを有し、メモリ
・エリアの上を延長する。
は、メモリ・エリアと非メモリ・エリアとを有する基板
を含む。埋め込み式メモリが、基板上のメモリ・エリア
内に形成される。第１および第２の半導体セルが、基板
上の非メモリ・エリア内に形成される。電磁シールド
が、メモリ・エリアを被覆する。ルーティング層が、メ
モリ・エリア、非メモリ・エリアおよび電磁シールドの
上に形成される。信号ワイヤが、第１および第２の半導
体セルの間に電気的に結合され、ルーティング層内でル
ーティングされている導電性セグメントを有し、メモリ
・エリアの上を延長する。
【０００７】本発明の別の側面は、メモリ・エリアに埋
め込み式メモリを有し、非メモリ・エリアに第１および
第２の非メモリ・セルを有する集積回路において信号ワ
イヤをルーティングする方法に関する。この方法は、電
磁シールドを埋め込み式メモリの上に設けるステップ
と、電磁シールドを集積回路上の電圧供給バスに電気的
に結合するステップと、信号ワイヤを第１の非メモリ・
セルから第２の非メモリ・セルまでルーティングし、そ
れによって、信号ワイヤがメモリ・エリアを介し電磁シ
ールドの上を延長するようにするステップと、を含む。
め込み式メモリを有し、非メモリ・エリアに第１および
第２の非メモリ・セルを有する集積回路において信号ワ
イヤをルーティングする方法に関する。この方法は、電
磁シールドを埋め込み式メモリの上に設けるステップ
と、電磁シールドを集積回路上の電圧供給バスに電気的
に結合するステップと、信号ワイヤを第１の非メモリ・
セルから第２の非メモリ・セルまでルーティングし、そ
れによって、信号ワイヤがメモリ・エリアを介し電磁シ
ールドの上を延長するようにするステップと、を含む。
【０００８】
【発明の実施の態様】図１は、本発明による集積回路の
概略図である。集積回路１０は、メモリ・エリア１２と
非メモリ・エリア１４とを含む。埋め込み式メモリ１６
がメモリ・エリア１４内部に形成されており、例えば、
ＤＲＡＭやＳＲＡＭタイプのメモリなど、様々なメモリ
・タイプを含み得る。パワーおよびグランド・リング１
８、２０は、埋め込み式メモリ１６の周辺部を回って延
長し、メモリの中の内部パワーおよびグランド・バス
（図示せず）に電気的に結合され、メモリの内部構成要
素に電力を供給している。パワーおよびグランド・リン
グ１８、２０は、集積回路１０上に与えられているチッ
プ・レベルのパワーおよびグランド・バスから電力を受
け取る。
概略図である。集積回路１０は、メモリ・エリア１２と
非メモリ・エリア１４とを含む。埋め込み式メモリ１６
がメモリ・エリア１４内部に形成されており、例えば、
ＤＲＡＭやＳＲＡＭタイプのメモリなど、様々なメモリ
・タイプを含み得る。パワーおよびグランド・リング１
８、２０は、埋め込み式メモリ１６の周辺部を回って延
長し、メモリの中の内部パワーおよびグランド・バス
（図示せず）に電気的に結合され、メモリの内部構成要
素に電力を供給している。パワーおよびグランド・リン
グ１８、２０は、集積回路１０上に与えられているチッ
プ・レベルのパワーおよびグランド・バスから電力を受
け取る。
【０００９】電磁シールド２２（破線で示されている）
は、埋め込み式メモリ１６の上に形成され、好ましく
は、実質的にメモリ・エリアの全体を被覆（カバー）す
る。電磁シールド２２は、集積回路１０上の、最上位の
メモリ・ルーティング層とそのすぐ下のロジック・ルー
ティング層との間に位置決めされる。電磁シールド２２
は、集積回路１０のパワーまたはグランド・バスに、メ
モリ・エリア１２内の位置またはメモリ・エリア１２の
外部の別の位置で電気的に結合される。電磁シールド２
２は、パワー・バスまたはグランド・バスに「グランド
（接地）される」ときには、電磁力線（electromagneti
c field lines）が電磁シールドの下側の領域を貫通し
て埋め込み式メモリ１６内に記憶されたデータを破壊す
ることを防止するファラデー・ケージ（Faraday cage）
を形成する。遮蔽（シールディング）能力を最大化する
ためには、電磁シールド２２は、パーフォレーション
（perforation）を有していてはならない。しかし、電
磁シールド２２は、導電性のバイアがシールドの上側に
あるルーティング層における導電性セグメントをシール
ドの下側にある導電性セグメントまたは要素と接続する
ときには常にこのシールドを横断する電気的接続を許容
するように、パターニングされている場合がある。
は、埋め込み式メモリ１６の上に形成され、好ましく
は、実質的にメモリ・エリアの全体を被覆（カバー）す
る。電磁シールド２２は、集積回路１０上の、最上位の
メモリ・ルーティング層とそのすぐ下のロジック・ルー
ティング層との間に位置決めされる。電磁シールド２２
は、集積回路１０のパワーまたはグランド・バスに、メ
モリ・エリア１２内の位置またはメモリ・エリア１２の
外部の別の位置で電気的に結合される。電磁シールド２
２は、パワー・バスまたはグランド・バスに「グランド
（接地）される」ときには、電磁力線（electromagneti
c field lines）が電磁シールドの下側の領域を貫通し
て埋め込み式メモリ１６内に記憶されたデータを破壊す
ることを防止するファラデー・ケージ（Faraday cage）
を形成する。遮蔽（シールディング）能力を最大化する
ためには、電磁シールド２２は、パーフォレーション
（perforation）を有していてはならない。しかし、電
磁シールド２２は、導電性のバイアがシールドの上側に
あるルーティング層における導電性セグメントをシール
ドの下側にある導電性セグメントまたは要素と接続する
ときには常にこのシールドを横断する電気的接続を許容
するように、パターニングされている場合がある。
【００１０】電磁シールド２２は、より高いレベルの信
号ワイヤとより低いルーティング層上でルーティングさ
れている埋め込み式メモリ１２のアドレスまたはビット
線との間に容量結合を生じさせることなく、信号ワイヤ
をメモリ・エリア１２を通過するより上位のルーティン
グ層の上でルーティングするという柔軟性を与える。例
えば、信号ワイヤ３０は、非メモリ・エリア１４内部に
形成されている半導体セル３２および３４の間をルーテ
ィングされている。信号ワイヤ３０は、導電性セグメン
ト３６、３８および４０と導電性バイア４２および４４
とを含む。導電性セグメント３６および３８の一部は、
埋め込み式メモリ１６と電磁シールド２２との上をメモ
リ・エリア１２を通って延長している。電磁シールド２
２によって、導電性セグメント３６および３８が、この
シールドの下をルーティングされているメモリ信号ワイ
ヤと容量結合することが防止される。
号ワイヤとより低いルーティング層上でルーティングさ
れている埋め込み式メモリ１２のアドレスまたはビット
線との間に容量結合を生じさせることなく、信号ワイヤ
をメモリ・エリア１２を通過するより上位のルーティン
グ層の上でルーティングするという柔軟性を与える。例
えば、信号ワイヤ３０は、非メモリ・エリア１４内部に
形成されている半導体セル３２および３４の間をルーテ
ィングされている。信号ワイヤ３０は、導電性セグメン
ト３６、３８および４０と導電性バイア４２および４４
とを含む。導電性セグメント３６および３８の一部は、
埋め込み式メモリ１６と電磁シールド２２との上をメモ
リ・エリア１２を通って延長している。電磁シールド２
２によって、導電性セグメント３６および３８が、この
シールドの下をルーティングされているメモリ信号ワイ
ヤと容量結合することが防止される。
【００１１】ある１つの実施例では、集積回路１０は、
５つのルーティング層を有しており、ここでは、これら
を、金属ルーティング層Ｍ１−Ｍ５と称する。最も下に
あるルーティング層Ｍ１は、基板の上のポリシリコン層
の１つにおいて、伝統的な金属ルーティング層として形
成される。ルーティング層Ｍ１、Ｍ３およびＭ５は、ル
ーティング層Ｍ２およびＭ４の好適なルーティング方向
とは直交する好適なルーティング方向を有する。これに
より、隣接するルーティング層の間の容量結合が最小化
される。埋め込み式メモリ１６内の信号ワイヤは、典型
的には、ルーティング層Ｍ１およびＭ２などの最も下位
のルーティング層においてルーティングされる。非メモ
リ要素のための信号ワイヤは、非メモリ・エリア１４内
のすべてのルーティング層においてルーティングされ
る。電磁シールド２２が例えばルーティング層Ｍ２およ
びＭ３の間に位置している場合には、非メモリ要素のた
めの信号ワイヤもまた、メモリ・エリア１２内のルーテ
ィング層Ｍ３−Ｍ５においてルーティングされる。例え
ば、導電性セグメント３６および４０は、ルーティング
層Ｍ３においてルーティングされ、他方で、導電性セグ
メント３８は、ルーティング層Ｍ４においてルーティン
グされる。
５つのルーティング層を有しており、ここでは、これら
を、金属ルーティング層Ｍ１−Ｍ５と称する。最も下に
あるルーティング層Ｍ１は、基板の上のポリシリコン層
の１つにおいて、伝統的な金属ルーティング層として形
成される。ルーティング層Ｍ１、Ｍ３およびＭ５は、ル
ーティング層Ｍ２およびＭ４の好適なルーティング方向
とは直交する好適なルーティング方向を有する。これに
より、隣接するルーティング層の間の容量結合が最小化
される。埋め込み式メモリ１６内の信号ワイヤは、典型
的には、ルーティング層Ｍ１およびＭ２などの最も下位
のルーティング層においてルーティングされる。非メモ
リ要素のための信号ワイヤは、非メモリ・エリア１４内
のすべてのルーティング層においてルーティングされ
る。電磁シールド２２が例えばルーティング層Ｍ２およ
びＭ３の間に位置している場合には、非メモリ要素のた
めの信号ワイヤもまた、メモリ・エリア１２内のルーテ
ィング層Ｍ３−Ｍ５においてルーティングされる。例え
ば、導電性セグメント３６および４０は、ルーティング
層Ｍ３においてルーティングされ、他方で、導電性セグ
メント３８は、ルーティング層Ｍ４においてルーティン
グされる。
【００１２】図２Ａおよび図２Ｂは、メモリ・エリア１
２内の集積回路１０の簡略化された断面図であり、２つ
の異なるタイプのＤＲＡＭセルを図解している。図２Ａ
は、ＤＲＡＭセル４６および４７を含むトレンチ・タイ
プのＤＲＡＭメモリの１つの例を図解している。ＤＲＡ
Ｍセル４６および４７は、基板４８の上に形成される。
ＤＲＡＭセル４６は、拡散領域４９ａおよび４９ｂと、
ポリシリコン・トレンチ・プレート５０（ポリ１層）
と、ポリシリコン・アクセス・ゲート５１（ポリ２層）
とを含む。ＤＲＡＭセル４７は、拡散領域５２ａおよび
５２ｂと、ポリシリコン・トレンチ・プレート５０（ポ
リ１層）と、ポリシリコン・アクセス・ゲート５３（ポ
リ２層）とを含む。第１の蓄電コンデンサ（storage ca
pacitor）がＤＲＡＭセル４６の中の拡散領域４９ｂと
トレンチ・プレート５０との間に形成され、第２の蓄電
コンデンサがＤＲＡＭセル４７の中の拡散領域５２ｂと
トレンチ・プレート５０との間に形成されている。ある
実施例では、トレンチ・プレート５０は、メモリ１６に
おけるすべてのＤＲＡＭセルのための共通のコンデンサ
・プレート（電極）を形成している。酸化物絶縁領域５
４が、拡散領域４９ｂおよび５２ｂの間に形成されて、
ＤＲＡＭセル４６をＤＲＡＭセル４７から絶縁する。
２内の集積回路１０の簡略化された断面図であり、２つ
の異なるタイプのＤＲＡＭセルを図解している。図２Ａ
は、ＤＲＡＭセル４６および４７を含むトレンチ・タイ
プのＤＲＡＭメモリの１つの例を図解している。ＤＲＡ
Ｍセル４６および４７は、基板４８の上に形成される。
ＤＲＡＭセル４６は、拡散領域４９ａおよび４９ｂと、
ポリシリコン・トレンチ・プレート５０（ポリ１層）
と、ポリシリコン・アクセス・ゲート５１（ポリ２層）
とを含む。ＤＲＡＭセル４７は、拡散領域５２ａおよび
５２ｂと、ポリシリコン・トレンチ・プレート５０（ポ
リ１層）と、ポリシリコン・アクセス・ゲート５３（ポ
リ２層）とを含む。第１の蓄電コンデンサ（storage ca
pacitor）がＤＲＡＭセル４６の中の拡散領域４９ｂと
トレンチ・プレート５０との間に形成され、第２の蓄電
コンデンサがＤＲＡＭセル４７の中の拡散領域５２ｂと
トレンチ・プレート５０との間に形成されている。ある
実施例では、トレンチ・プレート５０は、メモリ１６に
おけるすべてのＤＲＡＭセルのための共通のコンデンサ
・プレート（電極）を形成している。酸化物絶縁領域５
４が、拡散領域４９ｂおよび５２ｂの間に形成されて、
ＤＲＡＭセル４６をＤＲＡＭセル４７から絶縁する。
【００１３】アクセス・ゲート５１および５３は、拡散
領域４９ａおよび４９ｂの間と拡散領域５２ａおよび５
２ｂの間とのチャネルをそれぞれ制御し、蓄電コンデン
サへのアクセスを提供する。アクセス・ゲート５１およ
び５３は、メモリ１６におけるメモリ・アドレス線に電
気的に結合して、セル４６および４７のアドレシングを
行う。拡散領域４９ａおよび５２ａは、ワード線または
個々のメモリ・セル接点に結合されて、セル４６および
４７からのデータの読み出しとセル４６および４７への
データの書込を行う。
領域４９ａおよび４９ｂの間と拡散領域５２ａおよび５
２ｂの間とのチャネルをそれぞれ制御し、蓄電コンデン
サへのアクセスを提供する。アクセス・ゲート５１およ
び５３は、メモリ１６におけるメモリ・アドレス線に電
気的に結合して、セル４６および４７のアドレシングを
行う。拡散領域４９ａおよび５２ａは、ワード線または
個々のメモリ・セル接点に結合されて、セル４６および
４７からのデータの読み出しとセル４６および４７への
データの書込を行う。
【００１４】誘電層５５は、基板４８の表面上の、ＤＲ
ＡＭセル４６および４７の上に積層され、これらのセル
を、誘電層５５の表面上に積層されたルーティング層Ｍ
１から絶縁する。それぞれの層を集積回路１０上に積層
した後で、平坦化のステップが実行される。導電性接点
（コンタクト）５６ａおよび５６ｂが、ルーティング層
Ｍ１から基板４８の表面まで延長し、ルーティング層Ｍ
１における導電性セグメントと拡散領域４９ａおよび５
２ａとの間に電気的な接続を与える。誘電層５７が、ル
ーティング層Ｍ１の表面上に積層される。次に、ルーテ
ィング層Ｍ２が、誘電層５７の表面上に積層される。
ＡＭセル４６および４７の上に積層され、これらのセル
を、誘電層５５の表面上に積層されたルーティング層Ｍ
１から絶縁する。それぞれの層を集積回路１０上に積層
した後で、平坦化のステップが実行される。導電性接点
（コンタクト）５６ａおよび５６ｂが、ルーティング層
Ｍ１から基板４８の表面まで延長し、ルーティング層Ｍ
１における導電性セグメントと拡散領域４９ａおよび５
２ａとの間に電気的な接続を与える。誘電層５７が、ル
ーティング層Ｍ１の表面上に積層される。次に、ルーテ
ィング層Ｍ２が、誘電層５７の表面上に積層される。
【００１５】図２Ａのルーティング層Ｍ１およびＭ２の
水平方向の寸法は、これらの層の中での好適なルーティ
ング方向を指示している。例えば、ルーティング層Ｍ１
の長い水平方向の寸法は、この図面の横幅に沿った好適
なルーティング方向を表しており、他方で、ルーティン
グ層Ｍ２の短い水平方向の寸法は、この図面に対して垂
直に侵入する方向に沿った好適なルーティング方向を表
している。これ以外のルーティングの向きを用いること
も可能である。ルーティング層Ｍ１およびＭ２の内部の
個々の導電性セグメントは、既知のパターニング技術を
用いることによる追加的（additive）なプロセスまたは
削除的（subtractive）なプロセスによって形成するこ
とができる。これらの導電性セグメントは、例えば、埋
め込み式メモリ１６のための、ローおよびコラムから成
るアドレス線およびデータ・ビット線を含むことがあり
得る。
水平方向の寸法は、これらの層の中での好適なルーティ
ング方向を指示している。例えば、ルーティング層Ｍ１
の長い水平方向の寸法は、この図面の横幅に沿った好適
なルーティング方向を表しており、他方で、ルーティン
グ層Ｍ２の短い水平方向の寸法は、この図面に対して垂
直に侵入する方向に沿った好適なルーティング方向を表
している。これ以外のルーティングの向きを用いること
も可能である。ルーティング層Ｍ１およびＭ２の内部の
個々の導電性セグメントは、既知のパターニング技術を
用いることによる追加的（additive）なプロセスまたは
削除的（subtractive）なプロセスによって形成するこ
とができる。これらの導電性セグメントは、例えば、埋
め込み式メモリ１６のための、ローおよびコラムから成
るアドレス線およびデータ・ビット線を含むことがあり
得る。
【００１６】図２Ｂは、ＤＲＡＭセル５８および５９を
含むスタック・タイプのＤＲＡＭメモリの１つの例を図
解している。図２Ｂでは、図２Ａで用いられていたもの
と同じまたは類似する構成要素については、同じ参照番
号を用いてある。ＤＲＡＭセル５８は、拡散領域４９ａ
および４９ｂと、ポリシリコン・アクセス・ゲート５１
（ポリ１層）と、ポリシリコン・コンデンサ・プレート
６０（ポリ２層）と、ポリシリコン・コンデンサ・プレ
ート６１（ポリ３層）とを含む。ＤＲＡＭセル５９は、
拡散領域５２ａおよび５２ｂと、ポリシリコン・アクセ
ス・ゲート５３（ポリ１層）と、ポリシリコン・コンデ
ンサ・プレート６２（ポリ２層）と、ポリシリコン・コ
ンデンサ・プレート６１とを含む。絶縁領域５４が、拡
散領域４９および５２ｂの間に積層されている。第１の
蓄電コンデンサがＤＲＡＭセル５８の中のコンデンサ・
プレート６０および６１の間に形成され、第２の蓄電コ
ンデンサがＤＲＡＭセル５９の中のコンデンサ・プレー
ト６２および６１の間に形成されている。ある実施例で
は、コンデンサ・プレート６１は、メモリ１６における
すべてのＤＲＡＭセルのための共通のコンデンサ・プレ
ートを形成している。やはり、誘電層５５、ルーティン
グ層Ｍ１、誘電層５７およびルーティング層Ｍ２が、基
板４８とＤＲＡＭセル５８および５９との上に形成され
る。
含むスタック・タイプのＤＲＡＭメモリの１つの例を図
解している。図２Ｂでは、図２Ａで用いられていたもの
と同じまたは類似する構成要素については、同じ参照番
号を用いてある。ＤＲＡＭセル５８は、拡散領域４９ａ
および４９ｂと、ポリシリコン・アクセス・ゲート５１
（ポリ１層）と、ポリシリコン・コンデンサ・プレート
６０（ポリ２層）と、ポリシリコン・コンデンサ・プレ
ート６１（ポリ３層）とを含む。ＤＲＡＭセル５９は、
拡散領域５２ａおよび５２ｂと、ポリシリコン・アクセ
ス・ゲート５３（ポリ１層）と、ポリシリコン・コンデ
ンサ・プレート６２（ポリ２層）と、ポリシリコン・コ
ンデンサ・プレート６１とを含む。絶縁領域５４が、拡
散領域４９および５２ｂの間に積層されている。第１の
蓄電コンデンサがＤＲＡＭセル５８の中のコンデンサ・
プレート６０および６１の間に形成され、第２の蓄電コ
ンデンサがＤＲＡＭセル５９の中のコンデンサ・プレー
ト６２および６１の間に形成されている。ある実施例で
は、コンデンサ・プレート６１は、メモリ１６における
すべてのＤＲＡＭセルのための共通のコンデンサ・プレ
ートを形成している。やはり、誘電層５５、ルーティン
グ層Ｍ１、誘電層５７およびルーティング層Ｍ２が、基
板４８とＤＲＡＭセル５８および５９との上に形成され
る。
【００１７】図３Ａ−図３Ｄは、これ以後の製造工程に
おけるメモリ・エリア１２内の集積回路１０の概略的な
断面図を示している。簡単のために、図３Ａ−図３Ｄ
は、ルーティング層Ｍ１とそれより上の部分とだけを示
している。従って、基板と対応するＤＲＡＭセルとは示
されていない。ルーティング層Ｍ２が積層され、パター
ニングがなされ、平坦化された後で、誘電層６８が、図
３Ａに示されているように、ルーティング層Ｍ２の表面
に形成される。導電性材料の薄い層が誘電層６８の上に
積層され、電磁シールド２２を形成する。図１を参照し
て述べたように、電磁シールド２２は、埋め込み式メモ
リ１６のエリアの実質的に全体を被覆する。電磁シール
ド２２の形成に用いられた導電性材料は、例えば、チタ
ン、アルミニウム、銅、アルミニウムと銅との合金な
ど、種々の材料の中から選択される。電磁シールドは、
望むのであれば、異なる材料から成る複数の層として形
成することもできる。
おけるメモリ・エリア１２内の集積回路１０の概略的な
断面図を示している。簡単のために、図３Ａ−図３Ｄ
は、ルーティング層Ｍ１とそれより上の部分とだけを示
している。従って、基板と対応するＤＲＡＭセルとは示
されていない。ルーティング層Ｍ２が積層され、パター
ニングがなされ、平坦化された後で、誘電層６８が、図
３Ａに示されているように、ルーティング層Ｍ２の表面
に形成される。導電性材料の薄い層が誘電層６８の上に
積層され、電磁シールド２２を形成する。図１を参照し
て述べたように、電磁シールド２２は、埋め込み式メモ
リ１６のエリアの実質的に全体を被覆する。電磁シール
ド２２の形成に用いられた導電性材料は、例えば、チタ
ン、アルミニウム、銅、アルミニウムと銅との合金な
ど、種々の材料の中から選択される。電磁シールドは、
望むのであれば、異なる材料から成る複数の層として形
成することもできる。
【００１８】電磁シールド２２は、好ましくは、金属ル
ーティング層Ｍ１およびＭ２の厚さＤ２よりも小さいま
たはその半分に等しい厚さＤ１を有する。これによっ
て、電磁シールド２２が、集積回路１０の高さを著しく
増加させることが回避される。典型的な金属ルーティン
グ層の厚さは、約４０００Åから４５００Åである。厚
さＤ１は、好ましくは、１００Åから２５００Åであ
り、最も好ましくは、１００Åから１０００Åである。
ーティング層Ｍ１およびＭ２の厚さＤ２よりも小さいま
たはその半分に等しい厚さＤ１を有する。これによっ
て、電磁シールド２２が、集積回路１０の高さを著しく
増加させることが回避される。典型的な金属ルーティン
グ層の厚さは、約４０００Åから４５００Åである。厚
さＤ１は、好ましくは、１００Åから２５００Åであ
り、最も好ましくは、１００Åから１０００Åである。
【００１９】図３Ｂを参照すると、次に、電磁シールド
２２は、パターニングがなされ、シールドの全体にわた
る電気的な接続が可能になる。マスク層７０が、例えば
アパーチャ７２を含む所望のパターンで、電磁シールド
２２の表面に与えられる。このパターンは、次に、マス
ク層７０を介して電磁シールドの中にエッチングされ
る。
２２は、パターニングがなされ、シールドの全体にわた
る電気的な接続が可能になる。マスク層７０が、例えば
アパーチャ７２を含む所望のパターンで、電磁シールド
２２の表面に与えられる。このパターンは、次に、マス
ク層７０を介して電磁シールドの中にエッチングされ
る。
【００２０】図３Ｃでは、別の誘電層７４が電磁シール
ド２２の表面に加えられ、マスク層７６が誘電層７４の
表面に加えられる。マスク層７６は、アパーチャ７２に
オーバレイするアパーチャ７８を備えたパターンを有し
ている。アパーチャ７８を含むマスク層７６のパターン
は、次に、（アパーチャ７２を介して）誘電層７４およ
び６８の中にエッチングされる。エッチングが完了する
と、ルーティング層Ｍ２における導電性セグメント８０
がアパーチャ７８の内部で露出される。次に、マスク層
７６は、誘電層７４から除去される。
ド２２の表面に加えられ、マスク層７６が誘電層７４の
表面に加えられる。マスク層７６は、アパーチャ７２に
オーバレイするアパーチャ７８を備えたパターンを有し
ている。アパーチャ７８を含むマスク層７６のパターン
は、次に、（アパーチャ７２を介して）誘電層７４およ
び６８の中にエッチングされる。エッチングが完了する
と、ルーティング層Ｍ２における導電性セグメント８０
がアパーチャ７８の内部で露出される。次に、マスク層
７６は、誘電層７４から除去される。
【００２１】この後で、アパーチャ７８は、図３Ｄに示
されるように、タングステンなどの導電性材料を用いて
充填される。この導電性材料は、アパーチャ７８内の導
電性セグメント８０と電気的に接触する導電性のプラグ
またはバイア８４を形成する。次に、導電性のバイア８
４は平坦化され、ルーティング層Ｍ３が誘電層７４の表
面に積層される。ルーティング層Ｍ３は、導電性バイア
８４の表面と電気的に接触する導電性セグメント８６を
含む。導電性バイア８４は、従って、ルーティング層Ｍ
３上の導電性セグメント８６とルーティング層Ｍ２上の
導電性セグメント８０との間に電気的な相互接続を提供
する。次に、ルーティング層Ｍ３は、それ以降の誘電性
および金属ルーティング層の積層のために、平坦化され
る。
されるように、タングステンなどの導電性材料を用いて
充填される。この導電性材料は、アパーチャ７８内の導
電性セグメント８０と電気的に接触する導電性のプラグ
またはバイア８４を形成する。次に、導電性のバイア８
４は平坦化され、ルーティング層Ｍ３が誘電層７４の表
面に積層される。ルーティング層Ｍ３は、導電性バイア
８４の表面と電気的に接触する導電性セグメント８６を
含む。導電性バイア８４は、従って、ルーティング層Ｍ
３上の導電性セグメント８６とルーティング層Ｍ２上の
導電性セグメント８０との間に電気的な相互接続を提供
する。次に、ルーティング層Ｍ３は、それ以降の誘電性
および金属ルーティング層の積層のために、平坦化され
る。
【００２２】図４Ａ−図４Ｂは、電磁シールド２２を接
地する１つの方法を図解している集積回路１０の概略的
な断面図を表している。図４Ａ−図４Ｂでは、図３Ａ−
図３Ｄで用いられたものと同じまたは類似の構成要素に
ついては、同じ参照番号を用いてある。図４Ａにおいて
は、誘電層７４が電磁シールド２２の表面に積層され、
マスク層１００が誘電層７４の表面に積層されている。
アパーチャ１０２は、次に、誘電性材料のエッチングに
適している第１のエッチング剤を用いて、マスク層１０
０を介して電磁シールド２２の表面まで誘電層７４の中
にエッチングされる。次に、第２のエッチング剤を用い
て、電磁シールド２２を介して、ルーティング層Ｍ２の
中の導電性セグメント１０４の表面までエッチングを行
う。これによって、アパーチャ１０２の内部に導電性セ
グメント１０４が露出される。そして、マスク層１０２
が除去される。
地する１つの方法を図解している集積回路１０の概略的
な断面図を表している。図４Ａ−図４Ｂでは、図３Ａ−
図３Ｄで用いられたものと同じまたは類似の構成要素に
ついては、同じ参照番号を用いてある。図４Ａにおいて
は、誘電層７４が電磁シールド２２の表面に積層され、
マスク層１００が誘電層７４の表面に積層されている。
アパーチャ１０２は、次に、誘電性材料のエッチングに
適している第１のエッチング剤を用いて、マスク層１０
０を介して電磁シールド２２の表面まで誘電層７４の中
にエッチングされる。次に、第２のエッチング剤を用い
て、電磁シールド２２を介して、ルーティング層Ｍ２の
中の導電性セグメント１０４の表面までエッチングを行
う。これによって、アパーチャ１０２の内部に導電性セ
グメント１０４が露出される。そして、マスク層１０２
が除去される。
【００２３】次に、アパーチャ１０２は、図４Ｂに示さ
れるように、導電性材料を用いて充填され、導電性のプ
ラグまたはバイア１０８を形成する。導電性のバイア１
０８は、アパーチャ１０２の内部で導電性セグメント１
０４の表面に電気的に接触し、アパーチャ１０２の内部
で電磁シールド２２の側壁に電気的に接触する。次に、
導電性のバイア１０８は誘電層７４の表面で平坦化さ
れ、ルーティング層Ｍ３が誘電層７４に積層される。ル
ーティング層Ｍ３は、この例では、導電性バイア１０８
の上側の表面と電気的に接触する導電性セグメント８６
を含む。これによって、導電性セグメント８６、電磁シ
ールド２２および導電性セグメント１０４の間の電気的
な相互接続が得られ、導電性セグメント８６または１０
４のどちらかが集積回路１０上のパワーまたはグランド
・バスの一方に電気的に結合されている場合に、シール
ドを接地する方法が提供される。
れるように、導電性材料を用いて充填され、導電性のプ
ラグまたはバイア１０８を形成する。導電性のバイア１
０８は、アパーチャ１０２の内部で導電性セグメント１
０４の表面に電気的に接触し、アパーチャ１０２の内部
で電磁シールド２２の側壁に電気的に接触する。次に、
導電性のバイア１０８は誘電層７４の表面で平坦化さ
れ、ルーティング層Ｍ３が誘電層７４に積層される。ル
ーティング層Ｍ３は、この例では、導電性バイア１０８
の上側の表面と電気的に接触する導電性セグメント８６
を含む。これによって、導電性セグメント８６、電磁シ
ールド２２および導電性セグメント１０４の間の電気的
な相互接続が得られ、導電性セグメント８６または１０
４のどちらかが集積回路１０上のパワーまたはグランド
・バスの一方に電気的に結合されている場合に、シール
ドを接地する方法が提供される。
【００２４】図５Ａ−図５Ｂは、本発明の別の実施例に
よる集積回路１０の単純化された断面図である。これま
でと同じように、図５Ａ−図５Ｂでは、図３Ａ−図３Ｄ
および図４Ａ−図４Ｂで用いられていたものと同じまた
は類似する構成要素には、同じ参照番号を付してある。
電磁シールド２２を設けるのに先だって、誘電層６８は
マスクされ、エッチングされて、誘電層６８の表面から
導電性セグメント８０まで延長するアパーチャ１２０を
形成する。次にマスクを除去して、電磁シールド２２
を、誘電層６８の上にアパーチャ１２０の側壁に沿って
形成する。好ましくは、電磁シールド２２は、アパーチ
ャ１２０内部で導電性セグメント８０に電気的に接触す
る。アパーチャ１２０は、次に、導電性材料を用いて充
填され、導電性のプラグまたはバイア１２２を形成す
る。この導電性のバイア１２２は、アパーチャ１２０の
側壁に沿って電磁シールド２２と電気的に接触し、アパ
ーチャ１２０の内部で導電性セグメント８０と電気的に
接触する。導電性バイア１２２は、電磁シールド２２と
導電性セグメント８０との間の電気的な相互接続を提供
し、電磁シールドの一部として機能する。導電性セグメ
ント８０が接地されている場合には、電磁シールド２２
は、バイア１２２を介して接地されることになる。電磁
シールド２２の材料をアパーチャ１２０の内部にまで延
長することにより、電磁シールド２２と導電性バイア１
２２との間の電気的接続のためのより大きな表面積が得
られる。次に、導線性バイア１２２は、電磁シールド２
２の表面で平坦化され、電磁シールド２２は、既に述べ
たように、追加的なマスキングおよびエッチングのステ
ップによってパターニングされる。
よる集積回路１０の単純化された断面図である。これま
でと同じように、図５Ａ−図５Ｂでは、図３Ａ−図３Ｄ
および図４Ａ−図４Ｂで用いられていたものと同じまた
は類似する構成要素には、同じ参照番号を付してある。
電磁シールド２２を設けるのに先だって、誘電層６８は
マスクされ、エッチングされて、誘電層６８の表面から
導電性セグメント８０まで延長するアパーチャ１２０を
形成する。次にマスクを除去して、電磁シールド２２
を、誘電層６８の上にアパーチャ１２０の側壁に沿って
形成する。好ましくは、電磁シールド２２は、アパーチ
ャ１２０内部で導電性セグメント８０に電気的に接触す
る。アパーチャ１２０は、次に、導電性材料を用いて充
填され、導電性のプラグまたはバイア１２２を形成す
る。この導電性のバイア１２２は、アパーチャ１２０の
側壁に沿って電磁シールド２２と電気的に接触し、アパ
ーチャ１２０の内部で導電性セグメント８０と電気的に
接触する。導電性バイア１２２は、電磁シールド２２と
導電性セグメント８０との間の電気的な相互接続を提供
し、電磁シールドの一部として機能する。導電性セグメ
ント８０が接地されている場合には、電磁シールド２２
は、バイア１２２を介して接地されることになる。電磁
シールド２２の材料をアパーチャ１２０の内部にまで延
長することにより、電磁シールド２２と導電性バイア１
２２との間の電気的接続のためのより大きな表面積が得
られる。次に、導線性バイア１２２は、電磁シールド２
２の表面で平坦化され、電磁シールド２２は、既に述べ
たように、追加的なマスキングおよびエッチングのステ
ップによってパターニングされる。
【００２５】電磁シールド２２がいったんパターニング
されると、誘電層７４とルーティング層Ｍ３とが、図５
Ｂに示されるように、電磁シールド２２の表面上に積層
される。このプロセスもまた、バイア１２４の形成を含
む。追加的な層を加えることもできる。電磁シールド２
２を、導電性バイア１２６（図５Ｂでは、点線で示され
ている）を介して、金属層Ｍ３内の別の導電性セグメン
トに接地することができる。
されると、誘電層７４とルーティング層Ｍ３とが、図５
Ｂに示されるように、電磁シールド２２の表面上に積層
される。このプロセスもまた、バイア１２４の形成を含
む。追加的な層を加えることもできる。電磁シールド２
２を、導電性バイア１２６（図５Ｂでは、点線で示され
ている）を介して、金属層Ｍ３内の別の導電性セグメン
トに接地することができる。
【００２６】図６Ａ−図６Ｂは、電磁シールド２２を接
地する別の方法を図解している集積回路１０の概略的な
断面図である。これまでと同じように、図６Ａ−図６Ｂ
では、これまでの図面で用いられていたものと同じまた
は類似する構成要素には、同じ参照番号を付してある。
この実施例では、電磁シールド２２は、２つのアパーチ
ャ７２および１４０を用いてパターニングされている。
アパーチャ１４０は、アパーチャ７２よりも小さい。図
３Ｃの場合のように、誘電層７４が電磁シールド２２の
表面に積層され、マスク層７６が誘電層７４の表面に積
層される。マスク層７６は、アパーチャ７２にオーバレ
イするアパーチャ７８と、アパーチャ１４０にオーバレ
イするアパーチャ１４２とを備えたパターンを有する。
アパーチャ１４２は、アパーチャ１４０と少なくとも同
じ程度大きさ以上を有している。マスク層７６のパター
ンは、アパーチャ７８およびアパーチャ１４２を含め、
誘電層７４および６８の中へ（アパーチャ７２およびア
パーチャ１４０を介して）エッチングされる。エッチン
グが完了すると、ルーティング層Ｍ２における導電性セ
グメント８０および１４４が、アパーチャ７８および１
４２の内部でそれぞれ露出される。また、電磁シールド
２２は、アパーチャ１４２の内部で露出される。次に、
マスク層７６が、誘電層７４から除去される。
地する別の方法を図解している集積回路１０の概略的な
断面図である。これまでと同じように、図６Ａ−図６Ｂ
では、これまでの図面で用いられていたものと同じまた
は類似する構成要素には、同じ参照番号を付してある。
この実施例では、電磁シールド２２は、２つのアパーチ
ャ７２および１４０を用いてパターニングされている。
アパーチャ１４０は、アパーチャ７２よりも小さい。図
３Ｃの場合のように、誘電層７４が電磁シールド２２の
表面に積層され、マスク層７６が誘電層７４の表面に積
層される。マスク層７６は、アパーチャ７２にオーバレ
イするアパーチャ７８と、アパーチャ１４０にオーバレ
イするアパーチャ１４２とを備えたパターンを有する。
アパーチャ１４２は、アパーチャ１４０と少なくとも同
じ程度大きさ以上を有している。マスク層７６のパター
ンは、アパーチャ７８およびアパーチャ１４２を含め、
誘電層７４および６８の中へ（アパーチャ７２およびア
パーチャ１４０を介して）エッチングされる。エッチン
グが完了すると、ルーティング層Ｍ２における導電性セ
グメント８０および１４４が、アパーチャ７８および１
４２の内部でそれぞれ露出される。また、電磁シールド
２２は、アパーチャ１４２の内部で露出される。次に、
マスク層７６が、誘電層７４から除去される。
【００２７】次に、アパーチャ７８および１４２は、図
６Ｂに示されるように、タングステンなどの導電性材料
を用いて充填される。この導電性材料は、導電性セグメ
ント８０および１４６と電気的に接触する導電性のバイ
ア８４および１４６を形成する。導電性バイア１４６
は、また、アパーチャ１４２内で電磁シールド２２と電
気的に接触する。アパーチャ１４２のサイズは、望むと
おりに調整することができ、電磁シールド２２の表面上
にこれより大きなまたは小さな接触領域を設けることが
できる。次に、導電性のバイア８４および１４６は平坦
化され、ルーティング層Ｍ３が誘電層７４の表面に積層
される。ルーティング層Ｍ３は、導電性バイア８４およ
び１４６の表面と電気的に接触する導電性セグメント８
６を含む。本発明では、これ以外の様々な構造および製
造ステップを用いて、種々の層を形成し、電磁シールド
２２をルーティング層の１つにおいて導電性セグメント
に接地することができる。
６Ｂに示されるように、タングステンなどの導電性材料
を用いて充填される。この導電性材料は、導電性セグメ
ント８０および１４６と電気的に接触する導電性のバイ
ア８４および１４６を形成する。導電性バイア１４６
は、また、アパーチャ１４２内で電磁シールド２２と電
気的に接触する。アパーチャ１４２のサイズは、望むと
おりに調整することができ、電磁シールド２２の表面上
にこれより大きなまたは小さな接触領域を設けることが
できる。次に、導電性のバイア８４および１４６は平坦
化され、ルーティング層Ｍ３が誘電層７４の表面に積層
される。ルーティング層Ｍ３は、導電性バイア８４およ
び１４６の表面と電気的に接触する導電性セグメント８
６を含む。本発明では、これ以外の様々な構造および製
造ステップを用いて、種々の層を形成し、電磁シールド
２２をルーティング層の１つにおいて導電性セグメント
に接地することができる。
【００２８】最上位のメモリ・メタライゼーション層と
その次にあるロジック・メタライゼーション層との間に
電磁シールドを配置することによって、埋め込み式メモ
リ・ブロックの上の信号ワイヤのルーティングの融通性
を最大にすることができる。シールドが接地されると、
接地されたシールドは、電磁力線がシールドを貫通して
埋め込み式メモリに記憶されたメモリを破壊することを
防止するファラデイ・ケージを形成する。これは、メモ
リとロジックとを同じチップ上に組み合わせられている
高密度の集積回路には特に有用である。その理由は、チ
ップの設計者は、より上位にあるルーティング層を用い
て、埋め込み式メモリ・ブロックの上をルーティング経
路に制限を受けることなく信号ワイヤをルーティングす
ることができるからである。
その次にあるロジック・メタライゼーション層との間に
電磁シールドを配置することによって、埋め込み式メモ
リ・ブロックの上の信号ワイヤのルーティングの融通性
を最大にすることができる。シールドが接地されると、
接地されたシールドは、電磁力線がシールドを貫通して
埋め込み式メモリに記憶されたメモリを破壊することを
防止するファラデイ・ケージを形成する。これは、メモ
リとロジックとを同じチップ上に組み合わせられている
高密度の集積回路には特に有用である。その理由は、チ
ップの設計者は、より上位にあるルーティング層を用い
て、埋め込み式メモリ・ブロックの上をルーティング経
路に制限を受けることなく信号ワイヤをルーティングす
ることができるからである。
【００２９】以上で、本発明を好適実施例を参照して説
明したが、当業者であれば理解するように、本発明の精
神と範囲とから逸脱することなく、形式および詳細を変
更することが可能である。本発明は、ＭＯＳ技術または
様々なそれ以外の技術を用いて実現することができる。
なお、ここで用いた「結合されている」という用語は、
様々なタイプの接続または結合を含み、直接的な接続
や、１又は複数の中間的な成分や材料を介しての接続も
含む。
明したが、当業者であれば理解するように、本発明の精
神と範囲とから逸脱することなく、形式および詳細を変
更することが可能である。本発明は、ＭＯＳ技術または
様々なそれ以外の技術を用いて実現することができる。
なお、ここで用いた「結合されている」という用語は、
様々なタイプの接続または結合を含み、直接的な接続
や、１又は複数の中間的な成分や材料を介しての接続も
含む。
【図１】本発明による集積回路の単純化された概略図で
ある。
ある。
【図２】図２Ａおよび図２Ｂから構成される。メモリ・
エリア内の集積回路の単純化された断面図であり、２つ
のタイプのＤＲＡＭセルを図解している。
エリア内の集積回路の単純化された断面図であり、２つ
のタイプのＤＲＡＭセルを図解している。
【図３】図３Ａ−図３Ｄから構成される。製造の後の段
階でのメモリ・エリア内の集積回路の単純化された断面
図である。
階でのメモリ・エリア内の集積回路の単純化された断面
図である。
【図４】図４Ａおよび図４Ｂから構成される。集積回路
の単純化された断面図であり、電磁シールドを接地する
一つの方法を図解している。
の単純化された断面図であり、電磁シールドを接地する
一つの方法を図解している。
【図５】図５Ａおよび図５Ｂから構成される。集積回路
の単純化された断面図であり、電磁シールドを接地する
別の方法を図解している。
の単純化された断面図であり、電磁シールドを接地する
別の方法を図解している。
【図６】図６Ａおよび図６Ｂから構成される。集積回路
の単純化された断面図であり、電磁シールドを接地する
更に別の方法を図解している。
の単純化された断面図であり、電磁シールドを接地する
更に別の方法を図解している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤー−チン・リュー アメリカ合衆国カリフォルニア州94087, サニーヴェイル，プレストウィック・コー ト 766 (72)発明者 サブラマニアン・ラメシュ アメリカ合衆国カリフォルニア州95014, クーパーチノ，エルムズフォード・ドライ ブ 1148
Claims (14)
- 【請求項１】 集積回路であって、 メモリ・エリアと非メモリ・エリアとを有する基板と、 前記基板上の前記メモリ・エリア内に形成された埋め込
み式メモリと、 前記基板上の前記非メモリ・エリア内に形成された第１
および第２の半導体セルと、 実質的に前記メモリ・エリアの全体を被覆する電磁シー
ルドと、 前記メモリ・エリアおよび前記非メモリ・エリアの上と
前記電磁シールドの上とに形成されたルーティング層
と、 前記第１および第２の半導体セルの間に電気的に結合さ
れており、前記ルーティング層内でルーティングされた
第１の導電セグメントを有し、前記メモリ・エリアの上
を延長する信号ワイヤと、 を備えていることを特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、前記
ルーティング層は厚さを有し、前記電磁シールドは、前
記ルーティング層の厚さの半分までの厚さを有すること
を特徴とする集積回路。 - 【請求項３】 請求項１記載の集積回路において、前記
電磁シールドは、１００Åから２５００Åの厚さを有す
ることを特徴とする集積回路。 - 【請求項４】 請求項１記載の集積回路において、前記
電磁シールドは、導電性のシート状の材料から形成され
ていることを特徴とする集積回路。 - 【請求項５】 請求項１記載の集積回路において、前記
埋め込み式メモリは、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）を備えていることを特徴とする
集積回路。 - 【請求項６】 請求項１記載の集積回路において、 第１および第２のルーティング層であって、前記第１の
ルーティング層は前記メモリ・エリアと前記非メモリ・
エリアとの上であって前記電磁シールドの下に形成さ
れ、前記第２のルーティング層は前記電磁シールドの上
に形成される、第１および第２のルーティング層と、 前記第１のルーティング層と前記電磁シールドとの間に
形成された第１の誘電層と、 前記電磁シールドと前記第２のルーティング層との間に
形成された第２の誘電層と、 を更に備えていることを特徴とする集積回路。 - 【請求項７】 請求項６記載の集積回路において、 前記第１および第２のルーティング層の一方の内部に形
成されており、前記電磁シールドに電気的に結合された
電圧供給導体を更に備えていることを特徴とする集積回
路。 - 【請求項８】 請求項６記載の集積回路において、 前記第１のルーティング層は、第２の導電性セグメント
を備え、 前記第２のルーティング層は、第３の導電性セグメント
を備え、 前記電磁シールドは、アパーチャを備えており、 この集積回路は、 前記第２および第３の導電性セグメントの間に電気的に
結合され、前記第１のルーティング層から前記第２のル
ーティング層まで前記第１の誘電層と前記アパーチャと
前記第２の誘電層とを介して延長し、前記電磁シールド
から電気的に絶縁されている導電性バイアを更に備えて
いることを特徴とする集積回路。 - 【請求項９】 請求項６記載の集積回路において、 前記第１のルーティング層は、第２の導電性セグメント
を備え、 前記第２のルーティング層は、第３の導電性セグメント
を備え、 前記電磁シールドは、側壁を有するアパーチャを備えて
おり、 この集積回路は、 導電性の電圧供給セグメントと、 前記第２および第３の導電性セグメントの間に電気的に
結合され、前記第１のルーティング層から前記第２のル
ーティング層まで前記第１の誘電層と前記アパーチャと
前記第２の誘電層とを介して延長し、前記アパーチャの
前記側壁において前記電磁シールドに電気的に結合され
ている導電性バイアと、 を更に備えていることを特徴とする集積回路。 - 【請求項１０】 請求項６記載の集積回路において、 前記第１の誘電層と前記電磁シールドとの間に形成され
た第３のルーティング層と、 前記第３のルーティング層と前記電磁シールドとの間に
形成された第３の誘電層と、 を更に備えていることを特徴とする集積回路。 - 【請求項１１】 請求項６記載の集積回路において、 前記第１のルーティング層は、第２の導電性セグメント
を備え、 前記第１の誘電層は、前記電磁シールドから前記第２の
導電性セグメントまで前記第１のルーティング層におい
て延長する側壁を有するアパーチャを備え、 前記電磁シールドは、前記第１の誘電層上に前記アパー
チャの前記側壁に沿って形成されており、 この集積回路は、前記アパーチャを充填し、前記アパー
チャの前記側壁に沿って前記電磁シールドに電気的に結
合され、前記アパーチャの内部で前記第２の導電性セグ
メントに電気的に結合されている導電性バイアを更に備
えていることを特徴とする集積回路。 - 【請求項１２】 請求項６記載の集積回路において、 前記第２のルーティング層は、第２の導電性セグメント
を備え、 前記第２の誘電層は、前記第２の導電性セグメントから
前記電磁シールドまで延長するアパーチャを備え、 この集積回路は、前記アパーチャを充填し、前記第２の
導電性セグメントと前記電磁シールドとの間に電気的に
結合されている導電性バイアを更に備えていることを特
徴とする集積回路。 - 【請求項１３】 メモリ・エリアに埋め込み式メモリを
有し、非メモリ・エリアに第１および第２の非メモリ・
セルを有する集積回路において信号ワイヤをルーティン
グする方法であって、 電磁シールドを前記埋め込み式メモリの上に設けるステ
ップと、 前記電磁シールドを前記集積回路上の電圧供給バスに電
気的に結合するステップと、 前記信号ワイヤを前記第１の非メモリ・セルから前記第
２の非メモリ・セルまでルーティングし、それによっ
て、前記信号ワイヤが前記メモリ・エリアを介し前記電
磁シールドの上を延長するようにするステップと、 を含むことを特徴とする方法。 - 【請求項１４】 集積回路であって、 メモリ・エリアと非メモリ・エリアとを有する基板と、 前記基板上の前記メモリ・エリア内に形成された埋め込
み式メモリと、 前記基板上の前記非メモリ・エリア内に形成された第１
および第２の半導体セルと、 前記基板の上に加えられており、第１および第２の誘電
層によってそれぞれが相互に分離されている第１、第２
および第３のルーティング層であって、前記第１および
第２のルーティング層は、前記メモリ・エリア内にあり
前記埋め込み式メモリに電気的に結合された複数のビッ
ト線を備えており、前記第３のルーティング層は、前記
第１の半導体セルを前記第２の半導体セルに電気的に結
合し前記メモリ・エリアの上を延長する信号線を備えて
いる、第１、第２および第３のルーティング層と、 前記第２のルーティング層の上に加えられ、前記第２の
ルーティングから第２の誘電層によって分離されている
第３のルーティング層と、 前記メモリ・エリア内の前記ビット線を、前記メモリ・
エリアの上の前記信号ワイヤによって発生した電磁場か
ら遮蔽する手段と、 を備えていることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US967545 | 1978-12-07 | ||
| US08/967,545 US6166403A (en) | 1997-11-12 | 1997-11-12 | Integrated circuit having embedded memory with electromagnetic shield |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214643A true JPH11214643A (ja) | 1999-08-06 |
Family
ID=25512956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10321972A Pending JPH11214643A (ja) | 1997-11-12 | 1998-11-12 | 電磁シールドを備えた埋め込み式メモリを有する集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6166403A (ja) |
| EP (1) | EP0917202A1 (ja) |
| JP (1) | JPH11214643A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100463945B1 (ko) * | 2002-01-15 | 2004-12-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| KR100880506B1 (ko) | 2002-03-19 | 2009-01-28 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 집적 회로의 실드 구조 |
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| JP4094174B2 (ja) | 1999-06-04 | 2008-06-04 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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