JPS5884455A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS5884455A
JPS5884455A JP56182114A JP18211481A JPS5884455A JP S5884455 A JPS5884455 A JP S5884455A JP 56182114 A JP56182114 A JP 56182114A JP 18211481 A JP18211481 A JP 18211481A JP S5884455 A JPS5884455 A JP S5884455A
Authority
JP
Japan
Prior art keywords
substrate
external input
input wiring
sense amplifier
bit lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56182114A
Other languages
English (en)
Inventor
Tomio Nakano
中野　富男
Masao Nakano
正夫 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to EP19820306038 priority patent/EP0079775B1/en
Priority to DE8282306038T priority patent/DE3279659D1/de
Publication of JPS5884455A publication Critical patent/JPS5884455A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、一対のピッ）ｌｉｅ微少電位差をセンスアン
プで検出する半導体記憶装置に関し、特に外部入力配線
層の電位変化が該ビットａＫ伝わらないようＫするもの
である。
り）技術の背景 ダイナミック型の半導体記憶装置では、高集積化に伴な
うセル容量の低下から、一対のビット−に生ずる数１０
０ｍＶ＠度の微少電位差を検出できるセンスアンプが要
求される。ところが、この様に高感度のセンスアンプは
轟然ノイズによる誤動作を生じ易く、ノイズ発生要因に
応じ九対策が必要となる。
（３）従来技術と問題点 このノイズの１つに外部入力配線層の電位変化が挙げら
れる。これを菖１図で説明する。同図はオープンピッ）
線方式のダイナミック型半導体記憶装置を示す概略図で
、Ｓムはセンスアンプ、Ｂｌ、’、ＢＬ＃ｉｌＩセンス
アンプから左右に延びるビット線対の１組、１．１’は
セルアレイ、２．２’はデコーダ、バッファアンプ等の
周辺回路部％５゜３′はアドレス線およびデータ線など
の外部入力配線、４Ｆｉ半導体基板（チップ）である。
センスアンプ８ムおよびビット＠ＢＬ、ＢＬ　　などは
多数あるが図ではその１つ又は一対を示す。ビット曽Ｂ
Ｌ、ＢＬは基板４に形成し九拡散層または基板上層に絶
縁層を介して形成した多結晶シリ；、ン等の配線層であ
る。従りて、いずれの場合でもビット線ＢＬ、ＢＬと基
板４との閲には静電容量が形成される（拡散層の場合が
最も大きい）、一方、外部入力配線３，３′は基板４の
上層に絶縁層を介して形成し九アルミニウム等の配線層
であるから、これと基板４との関ＪＩＣも容量が形成さ
れる。このため外部入力配［！５．３’の電位が外部か
ら供給されるアドレスやデータで変化すると静電容量結
合で基板４の電位が変化し、これがビット線ＢＬ。
ＢＬの電位を変化させる。この場合でも入力配線３．３
′の電位が同時に同一方向に変化すれば問題はないが、
最悪ケースは一方の入力配線（例えば３）が全線同時Ｋ
Ｈ（ハイ）からＬ（四−）Ｋ変化するとき他方の入力配
線３′が全線同時ＫＬからＨへ変化する場合である。こ
の場合は上述した静電容量結合でビット線ＢＬ、ＢＬ間
に最大の電位差が生ずる。入力配線５．′５’ｌ／Ｃ加
わる信号は外部で発生されるのでどのような信号つｔｌ
）Ｈ，Ｌの組合せＫなるかは不定であ如、その組合せが
最悪のとき上記ノイズによるビット＠ＢＬ、ＢＬの電位
査はセンスアンプ８ムを誤動作させるに充分な根太にな
る可能性が高い。
（４）発明の目的 本発明は、外部入力配線層と基板との間をシールドする
ことＫより上述した問題音解決しようとするものである
。
（５）発明の構成 本発明の特徴とするところは、半導体基板にセンスアン
プ群を設け、その両側に左、右へ延びるビット線をまた
骸ビット線に沿って記憶素子群を配設し、更にアドレス
線などの入力信号線およびデコーダなどの所要回路素子
を設け、そして一対の該ビット線の微少電位差をセンス
アンプで検出する半導体記憶装置において、該入力信号
線の下部Ｋ、基板拡散層もしくは基板上配線層による該
入力信号線の対基板静電シールド層を形成してなる点に
ある。
（６）発明の実施例 以下、図示の実施例を参照しながら本発明の詳細な説明
する。第２１１　（ａ）（Ｉｓ）はそれぞれ本発明の異
なる実施例を示す断面図で、３．３’は第１図に示す□
外部入力配線層、４は半導体基板、５は絶縁膜である。
第２図（＆）の例は外部入力配線層５．３′の下部半導
体基板表面に基板４とは逆導電型の拡散層６を形成した
ものである。同図伽）の例は外部入力配線層３．３′の
下部の絶縁層５中に多結晶シリコン、アルミニウム、峰
すプデン（ＭＯ）％モ・リプデンシリサイド（Ｍ６ｒｉ
ｇ）等の配線層７を形成したものである。拡散層６およ
び配線層７をアースまたは電源に接続すること、これら
は外部入力配線層３．３′の対基板静電シールド層とな
る。従りて、外部入力配線層３．３′の電位が変動して
もそれが基板４に伝わることはないので、１ＩＫ１図の
ビット線ＢＬ、ＢＬＩ！ＩＫ′外部入力配線層５．５’
（Ｄ電位変動に応じて電位差が生じることはなくなる。
Ｑ）発明の効果 以上述べたように本発明によれば半導体記憶装置におい
て外部入力配線の電位変動によってセンスアンプが誤動
作することが防止される。
【図面の簡単な説明】
第１図はダイナミック型半導体・記憶装置の概略構成図
、第２図は本発明の実施例を示す断面図である。 図中、３．３’は外部入力配線層、４は半導体基板、６
．７は対基板静電シールド層、８ムはセンスアンプ、Ｂ
Ｌ、ＢＬはビット線である。 出願、大　富士通株式会社

Claims (1)

    【特許請求の範囲】
  1. 半導体基板にセンスアンプ群を設け、その両側に左、右
    へ延びるビット線をまた該ビット線に沿って記憶素子群
    を配設し、更にアドレス線などの入力信号線およびデコ
    ーダなどの所１１回路素子を設け、そして一対の該ビッ
    ト線の微少電位差をセンスアンプで検出する半導体記憶
    装置において、該入力信号線の下ｓＫ１基板拡散層もし
    くは基板上配線層による該入力信号線の対基板静電シー
    ルド層を形成してなることを特徴とする半導体記憶装置
    。
JP56182114A 1981-11-13 1981-11-13 半導体記憶装置 Pending JPS5884455A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP56182114A JPS5884455A (ja) 1981-11-13 1981-11-13 半導体記憶装置
EP19820306038 EP0079775B1 (en) 1981-11-13 1982-11-12 Protection against erroneous signal generation in semiconductor devices
DE8282306038T DE3279659D1 (en) 1981-11-13 1982-11-12 Protection against erroneous signal generation in semiconductor devices

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JPS5884455A true JPS5884455A (ja) 1983-05-20

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ID=16112572

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Also Published As

Publication number Publication date
EP0079775A2 (en) 1983-05-25
EP0079775B1 (en) 1989-04-26
DE3279659D1 (en) 1989-06-01
EP0079775A3 (en) 1985-12-18

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