JPH034046Y2 - - Google Patents
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- JPH034046Y2 JPH034046Y2 JP6450885U JP6450885U JPH034046Y2 JP H034046 Y2 JPH034046 Y2 JP H034046Y2 JP 6450885 U JP6450885 U JP 6450885U JP 6450885 U JP6450885 U JP 6450885U JP H034046 Y2 JPH034046 Y2 JP H034046Y2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【考案の詳細な説明】
(1) 考案の技術分野
本考案は、一対のビツト線の微少電位差をセン
スアンプで検出する半導体記憶装置等の半導体装
置に関し、特に、例えば外部入力配線層の電位変
化が該ビツト線に伝わらないようにするものであ
る。
スアンプで検出する半導体記憶装置等の半導体装
置に関し、特に、例えば外部入力配線層の電位変
化が該ビツト線に伝わらないようにするものであ
る。
(2) 技術の背景
ダイナミツク型の半導体記憶装置では、高集積
化に伴なうセル容量の低下から、一対のビツト線
に生ずる数100ｍＶ程度の微少電位差を検出でき
るセンスアンプが要求される。ところが、この様
に高感度のセンスアンプは当然ノイズによる誤動
作を生じ易く、ノイズ発生要因に応じた対策が必
要となる。
化に伴なうセル容量の低下から、一対のビツト線
に生ずる数100ｍＶ程度の微少電位差を検出でき
るセンスアンプが要求される。ところが、この様
に高感度のセンスアンプは当然ノイズによる誤動
作を生じ易く、ノイズ発生要因に応じた対策が必
要となる。
(3) 従来技術と問題点
このノイズの１つに外部入力配線層の電位変化
が挙げられる。これを第１図で説明する。同図は
オープンビツト線方式のダイナミツク型半導体記
憶装置を示す概略図で、SAはセンスアンプ、
BL，は該センスアンプから左右に延びるビツ
ト線対の１組、１，１′はセルアレイ、２，２′は
デコーダ、バツフアアンプ等の周辺回路部、３，
３′はアドレス線およびデータ線などの外部入力
配線、４は半導体基板（チツプ）である。センス
アンプSAおよびビツト線BL，などは多数あ
るが図ではその１つ又は一対を示す。ビツト線
BL，は基板４に形成した拡散層または基板上
層に絶縁層を介して形成した多結晶シリコン等の
配線層である。従つて、いずれの場合でもビツト
線BL，と基板４との間には静電容量が形成さ
れる。（拡散層の場合が最も大きい）。一方、外部
入力配線層３，３′は基板４の上層に絶縁層を介
して形成したアルミニウム等の配線層であるか
ら、これと基板４との間にも容量が形成される。
このため外部入力配線層３，３′の電位が外部か
ら供給されるアドレスやデータで変化すると静電
容量結合で基板４の電位が変化し、これがビツト
線BL，の電位を変化させる。この場合でも入
力配線３，３′の電位が同時に同一方向に変化す
れば問題はないが、最悪ケースは一方の入力配線
（例えば３）が全線同時にＨ（ハイ）からＬ（ロー）
に変化するとき他方の入力配線３′が全線同時に
ＬからＨへ変化する場合である。この場合は上述
した静電容量結合でビツト線BL，間に最大の
電位差が生ずる。入力配線３，３′に加わる信号
は外部で発生されるのでどのような信号つまり
Ｈ，Ｌの組合せになるかは不定であり、その組合
せが最悪のとき上記ノイズによるビツト線BL，
BLの電位差はセンスアンプSAを誤動作させるに
充分な程大になる可能性が高い。
が挙げられる。これを第１図で説明する。同図は
オープンビツト線方式のダイナミツク型半導体記
憶装置を示す概略図で、SAはセンスアンプ、
BL，は該センスアンプから左右に延びるビツ
ト線対の１組、１，１′はセルアレイ、２，２′は
デコーダ、バツフアアンプ等の周辺回路部、３，
３′はアドレス線およびデータ線などの外部入力
配線、４は半導体基板（チツプ）である。センス
アンプSAおよびビツト線BL，などは多数あ
るが図ではその１つ又は一対を示す。ビツト線
BL，は基板４に形成した拡散層または基板上
層に絶縁層を介して形成した多結晶シリコン等の
配線層である。従つて、いずれの場合でもビツト
線BL，と基板４との間には静電容量が形成さ
れる。（拡散層の場合が最も大きい）。一方、外部
入力配線層３，３′は基板４の上層に絶縁層を介
して形成したアルミニウム等の配線層であるか
ら、これと基板４との間にも容量が形成される。
このため外部入力配線層３，３′の電位が外部か
ら供給されるアドレスやデータで変化すると静電
容量結合で基板４の電位が変化し、これがビツト
線BL，の電位を変化させる。この場合でも入
力配線３，３′の電位が同時に同一方向に変化す
れば問題はないが、最悪ケースは一方の入力配線
（例えば３）が全線同時にＨ（ハイ）からＬ（ロー）
に変化するとき他方の入力配線３′が全線同時に
ＬからＨへ変化する場合である。この場合は上述
した静電容量結合でビツト線BL，間に最大の
電位差が生ずる。入力配線３，３′に加わる信号
は外部で発生されるのでどのような信号つまり
Ｈ，Ｌの組合せになるかは不定であり、その組合
せが最悪のとき上記ノイズによるビツト線BL，
BLの電位差はセンスアンプSAを誤動作させるに
充分な程大になる可能性が高い。
(4) 考案の目的
本考案は、外部入力配線層と基板との間をシー
ルドすることにより上述した問題を解決しようと
するものである。
ルドすることにより上述した問題を解決しようと
するものである。
(5) 考案の構成
本考案の特徴とするところは、一対の入力端間
の電位差を増幅する増幅器と、該一対の入力端そ
れぞれに接続された信号線対と、外部入力信号が
与えられる信号配線とが半導体基板上の異なる位
置に配設されてなる半導体装置において、前記信
号線対は前記半導体基板と容量結合しており、且
つ前記信号配線はその下部に形成された対基板静
電シールド層によつて前記半導体基板に対しシー
ルドが施されている点にある。
の電位差を増幅する増幅器と、該一対の入力端そ
れぞれに接続された信号線対と、外部入力信号が
与えられる信号配線とが半導体基板上の異なる位
置に配設されてなる半導体装置において、前記信
号線対は前記半導体基板と容量結合しており、且
つ前記信号配線はその下部に形成された対基板静
電シールド層によつて前記半導体基板に対しシー
ルドが施されている点にある。
(6) 考案の実施例
以下、図示の実施例を参照しながら本考案を詳
細に説明する。第２図ａ，ｂはそれぞれ本考案の
異なる実施例を示す断面図で、３，３′は第１図
に示す外部入力配線層、４は半導体基板、５は絶
縁膜である。第２図ａの例は外部入力配線層３，
３′の下部半導体基板表面に基板４とは逆導電型
の拡散層６を形成したものである。同図ｂの例は
外部入力配線層３，３′の下部の絶縁層５中に多
結晶シリコン、アルミニウム、モリブデン
（Mo）、モリブデンシリサイド（MoSi2）等の配
線層７を形成したものである。拡散層６および配
線層７をアースまたは電源に接続すること、これ
らは外部入力配線層３，３′の対基板静電シール
ド層となる。従つて、外部入力配線層３，３′の
電位が変動してもそれが基板４に伝わることはな
いので、第１図のビツト線BL，間に外部入力
配線層３，３′の電位変動に応じて電位差が生じ
ることはなくなる。
細に説明する。第２図ａ，ｂはそれぞれ本考案の
異なる実施例を示す断面図で、３，３′は第１図
に示す外部入力配線層、４は半導体基板、５は絶
縁膜である。第２図ａの例は外部入力配線層３，
３′の下部半導体基板表面に基板４とは逆導電型
の拡散層６を形成したものである。同図ｂの例は
外部入力配線層３，３′の下部の絶縁層５中に多
結晶シリコン、アルミニウム、モリブデン
（Mo）、モリブデンシリサイド（MoSi2）等の配
線層７を形成したものである。拡散層６および配
線層７をアースまたは電源に接続すること、これ
らは外部入力配線層３，３′の対基板静電シール
ド層となる。従つて、外部入力配線層３，３′の
電位が変動してもそれが基板４に伝わることはな
いので、第１図のビツト線BL，間に外部入力
配線層３，３′の電位変動に応じて電位差が生じ
ることはなくなる。
(7) 考案の効果
以上述べたように本考案によれば例えば半導体
記憶装置において外部入力配線の電位変動によつ
てセンスアンプが誤動作することが防止される。
記憶装置において外部入力配線の電位変動によつ
てセンスアンプが誤動作することが防止される。
第１図はダイナミツク型半導体記憶装置の概略
構成図、第２図は本考案の実施例を示す断面図で
ある。 図中、３，３′は外部入力配線層、４は半導体
基板、６，７は対基板静電シールド層、SAはセ
ンスアンプ、BL，はビツト線である。
構成図、第２図は本考案の実施例を示す断面図で
ある。 図中、３，３′は外部入力配線層、４は半導体
基板、６，７は対基板静電シールド層、SAはセ
ンスアンプ、BL，はビツト線である。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 一対の入力端間の電位差を増幅する増幅器
と、該一対の入力端それぞれに接続された信号
線対と、外部入力信号が与えられる信号配線と
が半導体基板上の異なる位置に配設されてなる
半導体装置において、前記信号線対は前記半導
体基板と容量結合しており、且つ前記信号配線
はその下部に形成された対基板静電シールド層
によつて前記半導体基板に対しシールドが施さ
れていることを特徴とする半導体装置。 (2) 前記増幅器がセンスアンプであり、前記信号
線対がそれぞれ記憶素子群が接続されたビツト
線対であり、該ビツト線対は前記センスアンプ
の両側に延びて配設されていることを特徴とす
る実用新案登録請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6450885U JPS61254U (ja) | 1985-04-30 | 1985-04-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6450885U JPS61254U (ja) | 1985-04-30 | 1985-04-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61254U JPS61254U (ja) | 1986-01-06 |
| JPH034046Y2 true JPH034046Y2 (ja) | 1991-02-01 |
Family
ID=30595656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6450885U Granted JPS61254U (ja) | 1985-04-30 | 1985-04-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61254U (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2772642B2 (ja) * | 1988-06-14 | 1998-07-02 | 富士通株式会社 | アナログスイッチ |
| JP2612495B2 (ja) * | 1989-06-17 | 1997-05-21 | 株式会社リコー | 高耐圧半導体集積回路装置 |
-
1985
- 1985-04-30 JP JP6450885U patent/JPS61254U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61254U (ja) | 1986-01-06 |
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