JP2772642B2 - アナログスイッチ - Google Patents
アナログスイッチInfo
- Publication number
- JP2772642B2 JP2772642B2 JP63146573A JP14657388A JP2772642B2 JP 2772642 B2 JP2772642 B2 JP 2772642B2 JP 63146573 A JP63146573 A JP 63146573A JP 14657388 A JP14657388 A JP 14657388A JP 2772642 B2 JP2772642 B2 JP 2772642B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- analog switch
- potential
- gate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はS/H回路やチョッパ型コンパレータ等に用い
られるアナログスイッチに関する。
られるアナログスイッチに関する。
［従来の技術］ 第４図に示すS/H回路において、アナログスイッチ１
のソースＳにアナログ電圧を供給し、ゲートＧの電位を
ロウレベルにしてアナログスイッチ１をオンにすると、
コンデンサ２の端子間電圧がソースＳとアース間の入力
電圧に等しくなり、次にゲートＧをハイレベルにする
と、このときの入力電圧がコンデンサ２に保持される。
図中、３はボルテージホロアである。
のソースＳにアナログ電圧を供給し、ゲートＧの電位を
ロウレベルにしてアナログスイッチ１をオンにすると、
コンデンサ２の端子間電圧がソースＳとアース間の入力
電圧に等しくなり、次にゲートＧをハイレベルにする
と、このときの入力電圧がコンデンサ２に保持される。
図中、３はボルテージホロアである。
このアナログスイッチ１は例えば第５図に示す如く、
ｎ型Si基板４の表面部にp+拡散領域からなるソース領域
Ｓとドレイン領域Ｄが互いに離間して形成され、ソース
領域Ｓとドレイン領域Ｄの間のｎ型Si基板４上にゲート
酸化膜５を介してゲートＧが堆積されて構成されてい
る。図中、p+型拡散領域６は他の回路素子の一部であっ
て、ドレイン領域Ｄの近くに形成されている。
ｎ型Si基板４の表面部にp+拡散領域からなるソース領域
Ｓとドレイン領域Ｄが互いに離間して形成され、ソース
領域Ｓとドレイン領域Ｄの間のｎ型Si基板４上にゲート
酸化膜５を介してゲートＧが堆積されて構成されてい
る。図中、p+型拡散領域６は他の回路素子の一部であっ
て、ドレイン領域Ｄの近くに形成されている。
このｎ型Si基板４には＋側電源電圧ＶDDが印加されて
いるが、ノイズ等によってp+型拡散領域６の電圧ＶがＶ
＞ＶDDとなると、ｐn接合を通ってp+型拡散領域６から
ｎ型Si基板４へ正電荷７が侵入する。この侵入正電荷７
はｎ型Si基板４中の電子と結合するが、侵入電荷量が多
くなるとアナログスイッチ１のドレイン領域Ｄまたはソ
ース領域Ｓで吸収され、コンデンサ２の保持電圧が変動
する。
いるが、ノイズ等によってp+型拡散領域６の電圧ＶがＶ
＞ＶDDとなると、ｐn接合を通ってp+型拡散領域６から
ｎ型Si基板４へ正電荷７が侵入する。この侵入正電荷７
はｎ型Si基板４中の電子と結合するが、侵入電荷量が多
くなるとアナログスイッチ１のドレイン領域Ｄまたはソ
ース領域Ｓで吸収され、コンデンサ２の保持電圧が変動
する。
次に、第６図に示すチョッパ型コンパレータでは、ア
ナログスイッチ1A、1B及び1CのゲートＧの電位をロウレ
ベルにしてこれらをオン状態にし、アナログスイッチ1D
のゲートＧの電位をハイレベルにしてこれをオフ状態に
すると、入力端子11に印加される電圧に比例した電荷が
コンデンサ12に蓄えられ、かつ、インバータ14、15の入
出力電位が等しくされてハイレベルとロウレベルとの中
間電位になり、次に生ずる僅かな電位変動に応答し易い
状態になる。すなわち、信号のみならずノイズの影響も
受けやすい状態になる。次いでアナログスイッチ1A、1B
及び1CのゲートＧの電位をハイレベルにしてこれらをオ
フ状態にし、アナログスイッチ1DのゲートＧをロウレベ
ルにしてこれをオン状態にすると、入力端子16に印加さ
れたサンプル電圧に応じてコンデンサ12の蓄電量が変化
し、これがインバータ14で増幅されてコンデンサ13の蓄
電量が変化し、さらにこれがインバータ15で増幅されて
比較結果が出力端子17に取り出される。
ナログスイッチ1A、1B及び1CのゲートＧの電位をロウレ
ベルにしてこれらをオン状態にし、アナログスイッチ1D
のゲートＧの電位をハイレベルにしてこれをオフ状態に
すると、入力端子11に印加される電圧に比例した電荷が
コンデンサ12に蓄えられ、かつ、インバータ14、15の入
出力電位が等しくされてハイレベルとロウレベルとの中
間電位になり、次に生ずる僅かな電位変動に応答し易い
状態になる。すなわち、信号のみならずノイズの影響も
受けやすい状態になる。次いでアナログスイッチ1A、1B
及び1CのゲートＧの電位をハイレベルにしてこれらをオ
フ状態にし、アナログスイッチ1DのゲートＧをロウレベ
ルにしてこれをオン状態にすると、入力端子16に印加さ
れたサンプル電圧に応じてコンデンサ12の蓄電量が変化
し、これがインバータ14で増幅されてコンデンサ13の蓄
電量が変化し、さらにこれがインバータ15で増幅されて
比較結果が出力端子17に取り出される。
比較される基準電圧とサンプル電圧が略等しい場合に
は、上記侵入電荷７により、特にアナログスイッチ1B、
1CのソースＳの電位が変化すると、それぞれインバータ
14、15により増幅されるので、出力端子17に得られる比
較結果に誤りが生ずることがある。
は、上記侵入電荷７により、特にアナログスイッチ1B、
1CのソースＳの電位が変化すると、それぞれインバータ
14、15により増幅されるので、出力端子17に得られる比
較結果に誤りが生ずることがある。
このような保持電位の変動を避けるため、従来では、
第５図に於いてアナログスイッチ１の外周かつｎ型Si基
板４の表面部にp+拡散領域からなるコンタクトを形成
し、これに外部からの侵入電荷７を吸収させていた。
第５図に於いてアナログスイッチ１の外周かつｎ型Si基
板４の表面部にp+拡散領域からなるコンタクトを形成
し、これに外部からの侵入電荷７を吸収させていた。
しかし、アナログスイッチ１の外周にコンタクトを形
成するので、占有面積が広くなり、高集積化が妨げられ
ていた。
成するので、占有面積が広くなり、高集積化が妨げられ
ていた。
このような問題は、その程度が次のようにして低減さ
れる。すなわち、第５図において、第４図のアナログス
イッチ１並びに第６図のアナログスイッチ1A及び1Dの場
合にはいずれもドレインＤの周りをソースＳで囲み、ゲ
ートＧも同様にドレインＤの周りを囲むように構成する
（特開昭55−133572号公報）ことにより、第６図のアナ
ログスイッチ1B及び1Cの場合にはいずれも逆にソースＳ
の周りをドレインＤで囲み、ゲートＧも同様にソースＳ
の周りを囲むように構成することにより、内側を囲む外
側の領域で侵入電荷が吸収され易くなり、かつ、高集積
化が可能となる。
れる。すなわち、第５図において、第４図のアナログス
イッチ１並びに第６図のアナログスイッチ1A及び1Dの場
合にはいずれもドレインＤの周りをソースＳで囲み、ゲ
ートＧも同様にドレインＤの周りを囲むように構成する
（特開昭55−133572号公報）ことにより、第６図のアナ
ログスイッチ1B及び1Cの場合にはいずれも逆にソースＳ
の周りをドレインＤで囲み、ゲートＧも同様にソースＳ
の周りを囲むように構成することにより、内側を囲む外
側の領域で侵入電荷が吸収され易くなり、かつ、高集積
化が可能となる。
［発明が解決しようとする課題］ しかし、内側の領域（ソースＳ又はドレインＤ）に接
続された配線が、その外側の領域（ゲートＧ、及び、ド
レインＤ又はソースＳ）の上方でこれらを横切って配置
されるので、この配線の電位が、その下方の該外側の領
域（ゲートＧ、及び、ドレインＤ又はソースＳ）の電位
変動の影響を受け、特に第６図のインバータ14及び15が
誤動作する虞があるという新たな問題が生ずる。
続された配線が、その外側の領域（ゲートＧ、及び、ド
レインＤ又はソースＳ）の上方でこれらを横切って配置
されるので、この配線の電位が、その下方の該外側の領
域（ゲートＧ、及び、ドレインＤ又はソースＳ）の電位
変動の影響を受け、特に第６図のインバータ14及び15が
誤動作する虞があるという新たな問題が生ずる。
上記特開昭55−133572号公報では、内側のドレインＤ
の電位が外側のゲートＧの電位変動から受ける影響を、
次のようにして相殺している。すなわち、MOSトランジ
スタのソース・ドレイン間を短絡した補正用キャパシタ
をアナログスイッチに直列接続し、このキャパシタの一
方の電極であるゲートに、アナログスイッチのゲートと
反対極性の信号を供給して、該影響を相殺している。
の電位が外側のゲートＧの電位変動から受ける影響を、
次のようにして相殺している。すなわち、MOSトランジ
スタのソース・ドレイン間を短絡した補正用キャパシタ
をアナログスイッチに直列接続し、このキャパシタの一
方の電極であるゲートに、アナログスイッチのゲートと
反対極性の信号を供給して、該影響を相殺している。
しかしながら、MOSトランジスタが２個必要になり且
つ補正用キャパシタのゲート電位も制御しなければなら
ないので構成が複雑になる。また、内側のドレインＤに
接続され外側のソースＳの上方を通る配線の電位が、こ
のソースＳの電位変動から受ける影響を除去することが
できないので、この構成を例えば第４図のS/H回路のア
ナログスイッチ１に適用したとき、アナログスイッチ１
をオフにして入力電圧をコンデンサ２に保持させても、
S/H回路の入力電位の変動に応じてS/H回路の出力電位が
変動するという問題が生ずる。
つ補正用キャパシタのゲート電位も制御しなければなら
ないので構成が複雑になる。また、内側のドレインＤに
接続され外側のソースＳの上方を通る配線の電位が、こ
のソースＳの電位変動から受ける影響を除去することが
できないので、この構成を例えば第４図のS/H回路のア
ナログスイッチ１に適用したとき、アナログスイッチ１
をオフにして入力電圧をコンデンサ２に保持させても、
S/H回路の入力電位の変動に応じてS/H回路の出力電位が
変動するという問題が生ずる。
本発明の目的は、上記問題点に鑑み、簡単な構成で、
内側の領域であるソース又はドレインに接続された配線
の電位が、その外側の領域であるゲート、及び、ドレイ
ン又はソースの電位変動の影響を受けるのを防止するこ
とができるアナログスイッチを提供することにある。
内側の領域であるソース又はドレインに接続された配線
の電位が、その外側の領域であるゲート、及び、ドレイ
ン又はソースの電位変動の影響を受けるのを防止するこ
とができるアナログスイッチを提供することにある。
［課題を解決するための手段］ この目的を達成するために、本発明では、一導電型基
板の表面部に、該導電型と反対の導電型の第１領域及び
第２領域が、互いに離間しかつ該第２領域が該第１領域
を囲むように環状に形成され、該第１領域と該第２領域
との間の該基板表面に第１絶縁層を介してゲート電極が
環状に形成されたアナログスイッチにおいて、 該ゲート電極上及び該第２領域上に第２絶縁層を介し
て、該第１領域及び該第２領域と接続されていない導電
性シールド薄膜が配設され、 該第１領域に接続された配線が、該導電性シールド薄
膜上に配設された第３絶縁層を介して、該ゲート電極上
及び該第２領域上を横切るように配設されている。
板の表面部に、該導電型と反対の導電型の第１領域及び
第２領域が、互いに離間しかつ該第２領域が該第１領域
を囲むように環状に形成され、該第１領域と該第２領域
との間の該基板表面に第１絶縁層を介してゲート電極が
環状に形成されたアナログスイッチにおいて、 該ゲート電極上及び該第２領域上に第２絶縁層を介し
て、該第１領域及び該第２領域と接続されていない導電
性シールド薄膜が配設され、 該第１領域に接続された配線が、該導電性シールド薄
膜上に配設された第３絶縁層を介して、該ゲート電極上
及び該第２領域上を横切るように配設されている。
［作用］ ゲート電極上及び第２領域上に第２絶縁層を介して、
第１領域及び該第２領域と接続されていない導電性シー
ルド薄膜が配設され、第１領域に接続された配線が、導
電性シールド薄膜上に配設された第３絶縁層を介して、
ゲート電極上及び第２領域上を横切るように配設されて
いるので、ゲート電極及び第２領域の電位変動により該
配線の電位が変動するのが防止される。
第１領域及び該第２領域と接続されていない導電性シー
ルド薄膜が配設され、第１領域に接続された配線が、導
電性シールド薄膜上に配設された第３絶縁層を介して、
ゲート電極上及び第２領域上を横切るように配設されて
いるので、ゲート電極及び第２領域の電位変動により該
配線の電位が変動するのが防止される。
また、従来のように別のMOSトランジスタを使用した
りそのゲート電位を制御したりする必要がないので、構
成が簡単である。
りそのゲート電位を制御したりする必要がないので、構
成が簡単である。
［実施例］ 図面に基づいて本発明の一実施例を説明する。第１図
は絶縁層を図示省略したｐ−MOS型アナログスイッチ1X
の平面図であり、第２図は第１図のアナログスイッチ1X
をII−II線で切断した一部断面斜視図であり、第３図は
第１図のIII−III線断面図である。
は絶縁層を図示省略したｐ−MOS型アナログスイッチ1X
の平面図であり、第２図は第１図のアナログスイッチ1X
をII−II線で切断した一部断面斜視図であり、第３図は
第１図のIII−III線断面図である。
ｎ型Si基板４の表面部にはp+型拡散領域20とp+型拡散
領域21とが互いに離間して形成され、両領域20と21との
間のｎ型Si基板４上には絶縁層22aを介してゲート電極2
3が形成されている。このp+型拡散領域20は、p+型拡散
領域21により囲まれている。ゲート電極23上には、絶縁
層22bを介し、ゲート電極23及びp+型拡散領域21を横切
るシールド24が配設されている。シールド24は導電性薄
膜であり、この上には更に、絶縁層22cを介して、シー
ルド24より幅の狭い配線25がシールド24の長手方向に配
設されている。配線25の一端部はp+型拡散領域20の中央
部上に位置し、p+型拡散領域20の中央部に堆積された柱
状コンタクト25aに連なっている。
領域21とが互いに離間して形成され、両領域20と21との
間のｎ型Si基板４上には絶縁層22aを介してゲート電極2
3が形成されている。このp+型拡散領域20は、p+型拡散
領域21により囲まれている。ゲート電極23上には、絶縁
層22bを介し、ゲート電極23及びp+型拡散領域21を横切
るシールド24が配設されている。シールド24は導電性薄
膜であり、この上には更に、絶縁層22cを介して、シー
ルド24より幅の狭い配線25がシールド24の長手方向に配
設されている。配線25の一端部はp+型拡散領域20の中央
部上に位置し、p+型拡散領域20の中央部に堆積された柱
状コンタクト25aに連なっている。
上記の如く構成されたアナログスイッチ1Xを第４図に
示すようなS/H回路に用いる場合には、内側のp+型拡散
領域20をドレイン領域とし、外側のp+型拡散領域21をソ
ース領域とする。ゲート電極23に負パルスを印加しp+型
拡散領域21と20との間を一時的に導通状態にして、p+型
拡散領域21に供給された電圧によりコンデンサ２を充電
し、この電圧を保持する。ノイズ等により他の素子から
侵入電荷７がアナログスイッチ1Aへ流れ込んだ場合に
は、外側のp+型拡散領域21により吸収される。
示すようなS/H回路に用いる場合には、内側のp+型拡散
領域20をドレイン領域とし、外側のp+型拡散領域21をソ
ース領域とする。ゲート電極23に負パルスを印加しp+型
拡散領域21と20との間を一時的に導通状態にして、p+型
拡散領域21に供給された電圧によりコンデンサ２を充電
し、この電圧を保持する。ノイズ等により他の素子から
侵入電荷７がアナログスイッチ1Aへ流れ込んだ場合に
は、外側のp+型拡散領域21により吸収される。
したがって、内側のp+型拡散領域20は侵入電荷７に影
響されず、コンデンサ２の保持電圧をほぼ一定に保つこ
とができる。また、ゲート電極23やソース領域の電圧が
変動してもその影響は配線25に伝達されず、コンデンサ
２の電位を更に一定に保つことができる。
響されず、コンデンサ２の保持電圧をほぼ一定に保つこ
とができる。また、ゲート電極23やソース領域の電圧が
変動してもその影響は配線25に伝達されず、コンデンサ
２の電位を更に一定に保つことができる。
アナログスイッチ1Xを第６図に示すチョッパ型コンパ
レータに用いる場合には、アナログスイッチ1B、1Cにつ
いてはインバータ14、15がソースＳ側の電位を増幅する
ので、内側のp+型拡散領域20をソース領域とし外側のp+
型拡散領域21をドレイン領域とすることにより侵入電荷
７がソースＳ領域に注入されてこれがインバータ14、15
により増幅されるのを避ける。アナログスイッチ1A、1D
については、侵入電荷７の侵入によるコンデンサ12側の
電位の変動を避けるために、内側のp+型拡散領域20をド
レイン領域とし外側のp+型拡散領域21をソース領域とす
る。
レータに用いる場合には、アナログスイッチ1B、1Cにつ
いてはインバータ14、15がソースＳ側の電位を増幅する
ので、内側のp+型拡散領域20をソース領域とし外側のp+
型拡散領域21をドレイン領域とすることにより侵入電荷
７がソースＳ領域に注入されてこれがインバータ14、15
により増幅されるのを避ける。アナログスイッチ1A、1D
については、侵入電荷７の侵入によるコンデンサ12側の
電位の変動を避けるために、内側のp+型拡散領域20をド
レイン領域とし外側のp+型拡散領域21をソース領域とす
る。
このような構成により、ゲート電極23やp+型拡散領域
21の電位変動により、p+型拡散領域20に接続された配線
25の電位が変動するのが防止され、特に第６図のインバ
ータ14又は15の誤動作が防止される。また、従来のよう
に別のMOSトランジスタを使用したりそのゲート電位を
制御したりする必要がないので、構成が簡単である。
21の電位変動により、p+型拡散領域20に接続された配線
25の電位が変動するのが防止され、特に第６図のインバ
ータ14又は15の誤動作が防止される。また、従来のよう
に別のMOSトランジスタを使用したりそのゲート電位を
制御したりする必要がないので、構成が簡単である。
［発明の効果］ 以上説明した如く、本発明に係るアナログスイッチに
よれば、ゲート電極上及び第２領域上に第２絶縁層を介
して、第１領域及び該第２領域と接続されていない導電
性シールド薄膜が配設され、第１領域に接続された配線
が、導電性シールド薄膜上に配設された第３絶縁層を介
して、ゲート電極上及び第２領域上を横切るように配設
されているので、ゲート電極及び第２領域の電位変動に
より該配線の電位が変動するのが防止されるという効果
を奏し、アナログスイッチの動作の信頼性向上に寄与す
るところが大きい。また、導電性シールド薄膜を上記の
ように配設すればよく、従来のように別のMOSトランジ
スタを使用したりそのゲート電位を制御したりする必要
がないので、構成が簡単であるという効果を奏する。
よれば、ゲート電極上及び第２領域上に第２絶縁層を介
して、第１領域及び該第２領域と接続されていない導電
性シールド薄膜が配設され、第１領域に接続された配線
が、導電性シールド薄膜上に配設された第３絶縁層を介
して、ゲート電極上及び第２領域上を横切るように配設
されているので、ゲート電極及び第２領域の電位変動に
より該配線の電位が変動するのが防止されるという効果
を奏し、アナログスイッチの動作の信頼性向上に寄与す
るところが大きい。また、導電性シールド薄膜を上記の
ように配設すればよく、従来のように別のMOSトランジ
スタを使用したりそのゲート電位を制御したりする必要
がないので、構成が簡単であるという効果を奏する。
第１図は本発明の一実施例に係り、絶縁層を図示省略し
たアナログスイッチの平面図、 第２図は第１図のアナログスイッチをII−II線で切断し
た一部断面斜視図、 第３図は第１図のIII−III線断面図、 第４図はアナログスイッチが適用されたS/H回路図、 第５図は従来のアナログスイッチの構成を示す断面図、 第６図はアナログスイッチが適用されたチョッパ型コン
パレータの回路図である。 図中、 １、1A〜1D、1Xはアナログスイッチ ３はボルテージホロア 21はp+型拡散領域 22a〜22cは絶縁層 23はゲート電極 24はシールド 25は配線 Ｓはソース Ｄはドレイン Ｇはゲート
たアナログスイッチの平面図、 第２図は第１図のアナログスイッチをII−II線で切断し
た一部断面斜視図、 第３図は第１図のIII−III線断面図、 第４図はアナログスイッチが適用されたS/H回路図、 第５図は従来のアナログスイッチの構成を示す断面図、 第６図はアナログスイッチが適用されたチョッパ型コン
パレータの回路図である。 図中、 １、1A〜1D、1Xはアナログスイッチ ３はボルテージホロア 21はp+型拡散領域 22a〜22cは絶縁層 23はゲート電極 24はシールド 25は配線 Ｓはソース Ｄはドレイン Ｇはゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−133572（ＪＰ，Ａ) 特開 昭62−9645（ＪＰ，Ａ) 実開 昭61−254（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/76 H01L 29/772 H01L 29/78
Claims (1)
- 【請求項１】一導電型基板の表面部に、該導電型と反対
の導電型の第１領域及び第２領域が、互いに離間しかつ
該第２領域が該第１領域を囲むように環状に形成され、
該第１領域と該第２領域との間の該基板表面に第１絶縁
層を介してゲート電極が環状に形成されたアナログスイ
ッチにおいて、 該ゲート電極上及び該第２領域上に第２絶縁層を介し
て、該第１領域及び該第２領域と接続されていない導電
性シールド薄膜が配設され、 該第１領域に接続された配線が、該導電性シールド薄膜
上に配設された第３絶縁層を介して、該ゲート電極上及
び該第２領域上を横切るように配設されている、 ことを特徴とするアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146573A JP2772642B2 (ja) | 1988-06-14 | 1988-06-14 | アナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146573A JP2772642B2 (ja) | 1988-06-14 | 1988-06-14 | アナログスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022173A JPH022173A (ja) | 1990-01-08 |
| JP2772642B2 true JP2772642B2 (ja) | 1998-07-02 |
Family
ID=15410749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146573A Expired - Fee Related JP2772642B2 (ja) | 1988-06-14 | 1988-06-14 | アナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772642B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745343Y2 (ja) * | 1990-03-16 | 1995-10-18 | 日本製紙株式会社 | 親展葉書 |
| US8476684B2 (en) * | 2010-09-29 | 2013-07-02 | Analog Devices, Inc. | Field effect transistors having improved breakdown voltages and methods of forming the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133572A (en) * | 1979-04-05 | 1980-10-17 | Nippon Telegr & Teleph Corp <Ntt> | Mos analog switch |
| JPS61254U (ja) * | 1985-04-30 | 1986-01-06 | 富士通株式会社 | 半導体装置 |
| JPH0624206B2 (ja) * | 1985-07-06 | 1994-03-30 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1988
- 1988-06-14 JP JP63146573A patent/JP2772642B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022173A (ja) | 1990-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6349908B2 (ja) | ||
| JP3049360B2 (ja) | 集積回路 | |
| US4143391A (en) | Integrated circuit device | |
| US5677550A (en) | Integrated circuit devices including insulated-gate transistor device having two separately biasable gates | |
| US5371392A (en) | Semiconductor apparatus and horizontal register for solid-state image pickup apparatus with protection circuit | |
| JP2772642B2 (ja) | アナログスイッチ | |
| US3648129A (en) | Insulated gate field effect transistor with integrated safety diode | |
| US5220218A (en) | Radiation tolerant complementary MOS logic for bipolar/CMOS integrated circuitry | |
| US4797725A (en) | Memory cell for SRAM with a dielectric layer over a gate electrode to provide a parallel resistive and capacitive element | |
| JPS6062153A (ja) | 抵抗性ゲ−ト型電界効果トランジスタ論理回路 | |
| JP2676807B2 (ja) | 電源容量回路 | |
| JP2551837B2 (ja) | 半導体装置 | |
| JP2629429B2 (ja) | Ｍｏｓトランジスタ | |
| JPH08316426A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JP2923898B2 (ja) | 電荷結合素子 | |
| JPS622704B2 (ja) | ||
| KR830000198B1 (ko) | 반도체장치(Semiconductor Device) | |
| JPH0468789B2 (ja) | ||
| JPS5916421B2 (ja) | Ｓｏｓ ｃｍｏｓ インバ−タ | |
| JP2585633B2 (ja) | 半導体装置 | |
| JPH0576770B2 (ja) | ||
| JPS63150957A (ja) | 半導体装置 | |
| JP2822395B2 (ja) | Ｃｃｄ | |
| JPS62198159A (ja) | 半導体装置 | |
| EP0387833A1 (en) | Semiconductor device having charge transfer device and its peripheral circuit formed on semiconductor substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |