JP2676807B2 - 電源容量回路 - Google Patents
電源容量回路Info
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- JP2676807B2 JP2676807B2 JP63209915A JP20991588A JP2676807B2 JP 2676807 B2 JP2676807 B2 JP 2676807B2 JP 63209915 A JP63209915 A JP 63209915A JP 20991588 A JP20991588 A JP 20991588A JP 2676807 B2 JP2676807 B2 JP 2676807B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子内部の電源VDD,VSSの振れを少
なくするようにMOSトランジスタ容量を挿入した電源容
量回路に関する。
なくするようにMOSトランジスタ容量を挿入した電源容
量回路に関する。
一般に、半導体素子内部の電源VDD,VSSは、出力バッ
ファのチャージアップあるいはディスチャージによっ
て、振れることがある。これら電源VSS,VDDが触れる
と、半導体素子内のMOSトランジスタのしきい値VTが変
化し、誤動作を起こす恐れがある。この電源電圧VSS,V
DDの振れを少なくするために、例えば第３図の様に、MO
Sトランジスタ７のゲートを電源VDDに、そのソースおよ
びドレインを電源VSSに接続し、電源VDDに発生したノイ
ズをMOSトランジスタ７のゲート容量で吸収し、電源の
振れを少なくしていた。
ファのチャージアップあるいはディスチャージによっ
て、振れることがある。これら電源VSS,VDDが触れる
と、半導体素子内のMOSトランジスタのしきい値VTが変
化し、誤動作を起こす恐れがある。この電源電圧VSS,V
DDの振れを少なくするために、例えば第３図の様に、MO
Sトランジスタ７のゲートを電源VDDに、そのソースおよ
びドレインを電源VSSに接続し、電源VDDに発生したノイ
ズをMOSトランジスタ７のゲート容量で吸収し、電源の
振れを少なくしていた。
上述した従来の電源容量回路であると、MOSトランジ
スタ７のゲートが直接電源VDDに接続されているため、
電源に異常電圧、例えば静電気が加わったような場合
は、非常に薄いゲート酸化膜が破損し、ゲート，ドレイ
ンあるいはソース間でショート（短絡）することもある
という問題があった。
スタ７のゲートが直接電源VDDに接続されているため、
電源に異常電圧、例えば静電気が加わったような場合
は、非常に薄いゲート酸化膜が破損し、ゲート，ドレイ
ンあるいはソース間でショート（短絡）することもある
という問題があった。
本発明の目的は、このような問題を解決し、容量素子
のソース・ドレインとゲート間に、電源VDD−VSS間に加
わる電圧を直接印加しない様にしてゲート酸化膜の破損
を防止し、信頼性を高めた電源容量回路を提供すること
にある。
のソース・ドレインとゲート間に、電源VDD−VSS間に加
わる電圧を直接印加しない様にしてゲート酸化膜の破損
を防止し、信頼性を高めた電源容量回路を提供すること
にある。
本発明の電源容量回路の構成は、電源（あるいは接
地）に第１のMOSトランジスタのソースおよびドレイン
を共通接続して接続し、この第１のMOSトランジスタの
ゲートを第２のMOSトランジスタのソース（あるいはド
レイン）に接続し、この第２のMOSトランジスタのドレ
イン（あるいはソース）を接地し（あるいは電源）に接
続し、この第２のMOSトランジスタのゲートをこの第２
のMOSトランジスタが常時オンとなる回路に接続したこ
とを特徴とする。
地）に第１のMOSトランジスタのソースおよびドレイン
を共通接続して接続し、この第１のMOSトランジスタの
ゲートを第２のMOSトランジスタのソース（あるいはド
レイン）に接続し、この第２のMOSトランジスタのドレ
イン（あるいはソース）を接地し（あるいは電源）に接
続し、この第２のMOSトランジスタのゲートをこの第２
のMOSトランジスタが常時オンとなる回路に接続したこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本実施例
において、MOSトランジスタ１（D1）は、ソース・ドレ
インを電源VDDに直接接続し、そのゲートはMOSトランジ
スタ２（N1）のドレインに接続している。このMOSトラ
ンジスタ２（N1）のソースは、接地VSSに接続している
ため、MOSトランジスタ１のゲートは直接接地VSSに接続
されておらず、電源VDD−VSS間に加わる異常電圧によっ
て、MOSトランジスタ１のゲート酸化膜が破壊される恐
れはない。
において、MOSトランジスタ１（D1）は、ソース・ドレ
インを電源VDDに直接接続し、そのゲートはMOSトランジ
スタ２（N1）のドレインに接続している。このMOSトラ
ンジスタ２（N1）のソースは、接地VSSに接続している
ため、MOSトランジスタ１のゲートは直接接地VSSに接続
されておらず、電源VDD−VSS間に加わる異常電圧によっ
て、MOSトランジスタ１のゲート酸化膜が破壊される恐
れはない。
また、MOSトランジスタ４（D2）のソース，ドレイン
は、接地VSSに接続し、そのゲートはMOSトランジスタ３
（P1）のドレインに接続している。このMOSトランジス
タ３のソースは電源VDDに接続しており、やはりMOSトラ
ンジスタ３のゲートは直接電源VDDに接続しておらずそ
のゲート酸化膜が破壊する恐れはない。
は、接地VSSに接続し、そのゲートはMOSトランジスタ３
（P1）のドレインに接続している。このMOSトランジス
タ３のソースは電源VDDに接続しており、やはりMOSトラ
ンジスタ３のゲートは直接電源VDDに接続しておらずそ
のゲート酸化膜が破壊する恐れはない。
次に、この電源容量回路の動作を説明する。電源投入
後において接続点A,Bは不安定であるが、電源VDDとVSS
の電位差が大きくなっていくと、点Ａの電位が徐々に上
がり、MOSトランジスタ２（N1）は、オンとなり、点Ｂ
の電位を下げようとする。電源VDDと点Ｂの電位差が大
きくなると、MOSトランジスタ３（P1）がオンとなり、
点Ａの電位を上げようとする。この点Ａの電位が上がる
とMOSトランジスタ２（N1）がオンとなり、さらに点Ｂ
の電位を下げる様に動作する。
後において接続点A,Bは不安定であるが、電源VDDとVSS
の電位差が大きくなっていくと、点Ａの電位が徐々に上
がり、MOSトランジスタ２（N1）は、オンとなり、点Ｂ
の電位を下げようとする。電源VDDと点Ｂの電位差が大
きくなると、MOSトランジスタ３（P1）がオンとなり、
点Ａの電位を上げようとする。この点Ａの電位が上がる
とMOSトランジスタ２（N1）がオンとなり、さらに点Ｂ
の電位を下げる様に動作する。
この様に本実施例の電源容量回路を正帰還によって点
Ａの電位は電源電圧VDDに、点Ｂの電位は接地電位VSSに
おちつく。これが電源VDD,VSSの安定状態となる。また
この時のMOSトランジスタ1,4′（D1,D2）のそれぞれの
ゲートは電源VSS・VDDの電位であるからチャージアップ
されている。
Ａの電位は電源電圧VDDに、点Ｂの電位は接地電位VSSに
おちつく。これが電源VDD,VSSの安定状態となる。また
この時のMOSトランジスタ1,4′（D1,D2）のそれぞれの
ゲートは電源VSS・VDDの電位であるからチャージアップ
されている。
ここで電源VDDにノイズが重畳された場合、MOSトラン
ジスタ１（D1）によって吸収され、MOSトランジスタ２
（N1）によって接地VSSにノイズによって発生した電荷
を逃がすよう動作し、これによって電源VDDに発生する
ノイズが吸収される。また、接地VSSに発生したノイズ
も同様にMOSトランジスタ４（D2）とMOSトランジスタ３
（P1）によって吸収される。
ジスタ１（D1）によって吸収され、MOSトランジスタ２
（N1）によって接地VSSにノイズによって発生した電荷
を逃がすよう動作し、これによって電源VDDに発生する
ノイズが吸収される。また、接地VSSに発生したノイズ
も同様にMOSトランジスタ４（D2）とMOSトランジスタ３
（P1）によって吸収される。
第２図は本発明の第２の実施例の回路図である。本実
施例のMOSトランジスタ５（P3）のソース・ドレインは
電源VDDに接続され、そのゲートはMOSトランジスタ６
（N2）のドレインに接続されている。このMOSトランジ
スタ６のソースは接地VSSに接続され、そのゲートは拡
散抵抗R2を通して電源VDDに接続されている。このMSOト
ランジスタ５（D3）のゲートは直接接地VSSに接続され
ていないため、ゲート破壊が起らないという利点があ
る。
施例のMOSトランジスタ５（P3）のソース・ドレインは
電源VDDに接続され、そのゲートはMOSトランジスタ６
（N2）のドレインに接続されている。このMOSトランジ
スタ６のソースは接地VSSに接続され、そのゲートは拡
散抵抗R2を通して電源VDDに接続されている。このMSOト
ランジスタ５（D3）のゲートは直接接地VSSに接続され
ていないため、ゲート破壊が起らないという利点があ
る。
以上説明した様に本発明の電源容量回路のMOSトラン
ジスタのゲートを直接電源VDDあるいはVSSに接続せず、
他のMOSトランジスタを介して接続することにより、電
源VDD,VSSで発生したノイズを吸収することができると
共に、MOSトランジスタのゲートが直接電源VDDあるいは
VSSに接続されていないため、電源VDD−VSS間に異常電
圧が加わってもゲート破壊を起こす恐れがないという効
果がある。
ジスタのゲートを直接電源VDDあるいはVSSに接続せず、
他のMOSトランジスタを介して接続することにより、電
源VDD,VSSで発生したノイズを吸収することができると
共に、MOSトランジスタのゲートが直接電源VDDあるいは
VSSに接続されていないため、電源VDD−VSS間に異常電
圧が加わってもゲート破壊を起こす恐れがないという効
果がある。
第１図，第２図は本発明の第１および第２の実施例の電
源容量回路の回路図、第３図は従来の電源容量回路の一
例の回路図である。 1,4,5,7……MOSトランジスタ（D1〜D4）、2,6……MOSト
ランジスタ（N1,N2）、３……MOSトランジスタ（P1）、
R1,R2……拡散抵抗。
源容量回路の回路図、第３図は従来の電源容量回路の一
例の回路図である。 1,4,5,7……MOSトランジスタ（D1〜D4）、2,6……MOSト
ランジスタ（N1,N2）、３……MOSトランジスタ（P1）、
R1,R2……拡散抵抗。
Claims (1)
- 【請求項１】電源（あるいは接地）に第１のMOSトラン
ジスタのソースおよびドレインを共通接続して接続し、
この第１のMOSトランジスタのゲートを第２のMOSトラン
ジスタのソース（あるいはドレイン）に接続し、この第
２のMOSトランジスタのドレイン（あるいはソース）を
接地（あるいは電源）に接続し、この第２のMOSトラン
ジスタのゲートをこの第２のMOSトランジスタが常時オ
ンとなる回路に接続したことを特徴とする電源容量回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209915A JP2676807B2 (ja) | 1988-08-23 | 1988-08-23 | 電源容量回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209915A JP2676807B2 (ja) | 1988-08-23 | 1988-08-23 | 電源容量回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258275A JPH0258275A (ja) | 1990-02-27 |
| JP2676807B2 true JP2676807B2 (ja) | 1997-11-17 |
Family
ID=16580767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209915A Expired - Fee Related JP2676807B2 (ja) | 1988-08-23 | 1988-08-23 | 電源容量回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676807B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102021102964A1 (de) | 2020-11-09 | 2022-05-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung und ein betriebsverfahren dafür |
| US11652348B2 (en) | 2020-11-09 | 2023-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit and an operation method thereof |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234857A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
| JP5092263B2 (ja) * | 2006-03-31 | 2012-12-05 | 富士通セミコンダクター株式会社 | デカップリングコンデンサ及び半導体集積回路装置 |
-
1988
- 1988-08-23 JP JP63209915A patent/JP2676807B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102021102964A1 (de) | 2020-11-09 | 2022-05-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung und ein betriebsverfahren dafür |
| US11652348B2 (en) | 2020-11-09 | 2023-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit and an operation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258275A (ja) | 1990-02-27 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |