JPH0687495B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0687495B2 JPH0687495B2 JP63077330A JP7733088A JPH0687495B2 JP H0687495 B2 JPH0687495 B2 JP H0687495B2 JP 63077330 A JP63077330 A JP 63077330A JP 7733088 A JP7733088 A JP 7733088A JP H0687495 B2 JPH0687495 B2 JP H0687495B2
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- JP
- Japan
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- buffer circuit
- integrated circuit
- circuit device
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- Electronic Switches (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路装置に関し、特に入力バッファ
回路の誤動作を防止することのできる半導体集積回路装
置に関する。
回路の誤動作を防止することのできる半導体集積回路装
置に関する。
（従来の技術） 半導体集積回路装置には入力バッファ回路及び出力バッ
ファ回路が設けられることがある。そのような半導体集
積回路装置の構成を第５図に示す。第５図に於いて、一
点鎖線で囲まれた部分が考慮している半導体集積回路装
置１である。この半導体集積回路装置１では、入力端を
構成する入力パッド２と入力バッファ回路３との間に静
電破壊防止用の抵抗４が接続されている。抵抗４と入力
バッファ回路３との間の接続点５と共通接地線Gdとの間
には、保護用としてｎチャネルのMOS電界効果型トラン
ジスタ（以下、必要に応じて「MOSFET」又は「FET」と
略称する）６が接続されている。
ファ回路が設けられることがある。そのような半導体集
積回路装置の構成を第５図に示す。第５図に於いて、一
点鎖線で囲まれた部分が考慮している半導体集積回路装
置１である。この半導体集積回路装置１では、入力端を
構成する入力パッド２と入力バッファ回路３との間に静
電破壊防止用の抵抗４が接続されている。抵抗４と入力
バッファ回路３との間の接続点５と共通接地線Gdとの間
には、保護用としてｎチャネルのMOS電界効果型トラン
ジスタ（以下、必要に応じて「MOSFET」又は「FET」と
略称する）６が接続されている。
入力バッファ回路３は、ｐチャネルMOSFET8及びｎチャ
ネルMOSFET9を、それぞれのゲート及びドレインを共通
接続することにより構成されており、共通接続されたゲ
ートが上記接続点５に接続されており、共通接続された
ドレイン側は出力ノード10に接続されている。この出力
ノード10は、図示しない集積回路装置の他の内部回路に
接続されている。
ネルMOSFET9を、それぞれのゲート及びドレインを共通
接続することにより構成されており、共通接続されたゲ
ートが上記接続点５に接続されており、共通接続された
ドレイン側は出力ノード10に接続されている。この出力
ノード10は、図示しない集積回路装置の他の内部回路に
接続されている。
他方、集積回路装置１の出力側には、同様にｐ及びｎチ
ャネルMOSFET11,12のドレインを共通に接続して構成さ
れた出力バッファ回路13が設けられている。共通接続さ
れたドレインに出力信号パッド14が接続されており、該
出力パッド14から出力を取り出し得るようにされてい
る。
ャネルMOSFET11,12のドレインを共通に接続して構成さ
れた出力バッファ回路13が設けられている。共通接続さ
れたドレインに出力信号パッド14が接続されており、該
出力パッド14から出力を取り出し得るようにされてい
る。
また、入力バッファ回路３及び出力バッファ回路13は共
通接地線Gdに共通に接続されており、出力側に於いては
共通接地線Gdに電極パッド15が電気的に接続されてい
る。
通接地線Gdに共通に接続されており、出力側に於いては
共通接地線Gdに電極パッド15が電気的に接続されてい
る。
インダクタンスL1及びL2は、出力パッド14及び電極パッ
ド15より導出されており、かつシステム側に接続するた
め配線手段によるインダクタンス分を等価的にそれぞれ
示したものである。即ち、ボンディングワイヤ、パッケ
ージ・フレームの配線及びプリント配線基板上の種々の
配線手段に含まれるインダンクタンスの総和を等価的に
示すものである。また、Ｃは、この半導体集積回路装置
１の出力信号の負荷容量を示す。尚、16はシステムに於
ける基準電位端子を示し、17は集積回路装置１以外のシ
ステムを構成している部分を示している。
ド15より導出されており、かつシステム側に接続するた
め配線手段によるインダクタンス分を等価的にそれぞれ
示したものである。即ち、ボンディングワイヤ、パッケ
ージ・フレームの配線及びプリント配線基板上の種々の
配線手段に含まれるインダンクタンスの総和を等価的に
示すものである。また、Ｃは、この半導体集積回路装置
１の出力信号の負荷容量を示す。尚、16はシステムに於
ける基準電位端子を示し、17は集積回路装置１以外のシ
ステムを構成している部分を示している。
上記構成に於いては、システムの他の部分17より接続ラ
イン18を介して入力パッド２に信号が入力されると、そ
の入力情報に対応した出力信号が出力バッファ回路13の
出力パッド14に現れ、該出力情報がインダクタンスL1を
介してシステムの他の部分17に送られる。
イン18を介して入力パッド２に信号が入力されると、そ
の入力情報に対応した出力信号が出力バッファ回路13の
出力パッド14に現れ、該出力情報がインダクタンスL1を
介してシステムの他の部分17に送られる。
（発明が解決しようとする課題） 上記のような構成の半導体集積回路装置では、出力バッ
ファ回路13が「ロー」レベルの信号を出力しようとした
場合、外部配線のインダクタンスL2により、半導体集積
回路装置１の共通接地線Gdにノイズ成分が発生し、該ノ
イズにより入力バッファ回路３の入力反転電圧が変動
し、入力バッファ回路３が誤った情報を集積回路装置１
内に伝えるという問題がある。
ファ回路13が「ロー」レベルの信号を出力しようとした
場合、外部配線のインダクタンスL2により、半導体集積
回路装置１の共通接地線Gdにノイズ成分が発生し、該ノ
イズにより入力バッファ回路３の入力反転電圧が変動
し、入力バッファ回路３が誤った情報を集積回路装置１
内に伝えるという問題がある。
上述の現象は、出力バッファ回路13の駆動能力が大き
く、高速の半導体集積回路装置に於いて、より顕著に発
生し、従って半導体集積回路装置の高速化に対する大き
な障害となっていたばかりでなく、高速の半導体集積回
路装置を用いたシステム設計を困難なものにしている。
く、高速の半導体集積回路装置に於いて、より顕著に発
生し、従って半導体集積回路装置の高速化に対する大き
な障害となっていたばかりでなく、高速の半導体集積回
路装置を用いたシステム設計を困難なものにしている。
上述の問題点のメカニズムを、以下により詳細に説明す
る。
る。
第５図の構成に於いて、初期状態として、出力バッファ
回路13が「ハイ」レベルの信号を出力しており、MOSFET
11がオン状態、負荷容量Ｃには「ハイ」レベルが充電さ
れており、入力パッド２には「ハイ」レベルの入力信号
電圧VINが与えられているものとする。
回路13が「ハイ」レベルの信号を出力しており、MOSFET
11がオン状態、負荷容量Ｃには「ハイ」レベルが充電さ
れており、入力パッド２には「ハイ」レベルの入力信号
電圧VINが与えられているものとする。
上記の初期状態から、集積回路装置１が「ロー」レベル
を出力しようとした場合の各ノードの波形を第６図に示
す。
を出力しようとした場合の各ノードの波形を第６図に示
す。
第５図の構成に於いて、FET11がオフ状態となった後にF
ET12がオン状態となると、容量Ｃに蓄積されていた電荷
は、インダクタンスL1、FET12、及びインダクタンスL2
の経路でその瞬間に放電される。この放電電流により、
インダクタンスL2の両端にスパイク状の電圧が発生し、
共通接地線Gdに第６図（ｂ）に示したスパイク状のノイ
ズ電圧が発生する。
ET12がオン状態となると、容量Ｃに蓄積されていた電荷
は、インダクタンスL1、FET12、及びインダクタンスL2
の経路でその瞬間に放電される。この放電電流により、
インダクタンスL2の両端にスパイク状の電圧が発生し、
共通接地線Gdに第６図（ｂ）に示したスパイク状のノイ
ズ電圧が発生する。
このノイズは、共通接地線Gdを介して入力バッファ回路
３に伝搬し、FET8及び９により構成されたインバータ回
路の入力反転電圧を第６図（ｃ）の破線20で示すように
変動させる。
３に伝搬し、FET8及び９により構成されたインバータ回
路の入力反転電圧を第６図（ｃ）の破線20で示すように
変動させる。
上記入力反転電圧をVxとした場合、入力パッド２に与え
られている入力電圧VINとの間の関係が、VIN＜Vxとなっ
た時点で入力バッファ回路３の出力が反転し、第６図
（ｄ）に示したスパイク状の信号が集積回路装置１内に
伝搬され、集積回路装置の誤動作を引き起こすことにな
る。
られている入力電圧VINとの間の関係が、VIN＜Vxとなっ
た時点で入力バッファ回路３の出力が反転し、第６図
（ｄ）に示したスパイク状の信号が集積回路装置１内に
伝搬され、集積回路装置の誤動作を引き起こすことにな
る。
よって、本発明の目的は、上述のような共通接地線を介
して入力バッファ回路に加えられるノイズ成分による入
力バッファ回路の誤動作を確実に防止することができる
構成を備えた半導体集積回路装置を提供することにあ
る。
して入力バッファ回路に加えられるノイズ成分による入
力バッファ回路の誤動作を確実に防止することができる
構成を備えた半導体集積回路装置を提供することにあ
る。
（課題を解決するための手段） 本発明の半導体集積回路装置は、入力端側に接続された
入力バッファ回路、出力バッファ回路、及び両バッファ
回路に共通に接続された共通接地線を有する半導体集積
回路装置であって、該入力端側にソースが、該入力バッ
ファ回路にドレインが接続されているMOS電界効果型ト
ランジスタと、該MOS電界効果型トランジスタのゲート
に、負又は正の所定の値の電圧を印加するために、該ゲ
ートと負又は正の電位との間に接続された抵抗手段と、
該MOS電界効果型トランジスタのゲートと該共通接地線
との間に接続された静電容量手段とを備えており、その
ことにより上記目的が達成される。
入力バッファ回路、出力バッファ回路、及び両バッファ
回路に共通に接続された共通接地線を有する半導体集積
回路装置であって、該入力端側にソースが、該入力バッ
ファ回路にドレインが接続されているMOS電界効果型ト
ランジスタと、該MOS電界効果型トランジスタのゲート
に、負又は正の所定の値の電圧を印加するために、該ゲ
ートと負又は正の電位との間に接続された抵抗手段と、
該MOS電界効果型トランジスタのゲートと該共通接地線
との間に接続された静電容量手段とを備えており、その
ことにより上記目的が達成される。
また、前記MOS電界効果型トランジスタのゲートとドレ
インとの間に第２の静電容量手段を設けるようにしても
よい。
インとの間に第２の静電容量手段を設けるようにしても
よい。
あるいは、前記MOS電界効果型トランジスタのドレイン
と前記共通接地線との間に第３の静電容量手段を設ける
ようにしてもよい。
と前記共通接地線との間に第３の静電容量手段を設ける
ようにしてもよい。
（作用） 本発明の半導体集積回路装置では、入力バッファ回路の
入力端側に入力端との間に上述のようなMOSFETが接続さ
れており、このFETのゲートが静電容量手段を介して並
びに負又は正の電位に抵抗手段を介して共通接地線に接
続されている。従って、出力バッファ回路側からスパイ
ク状のノイズ電圧が共通接地線を介して入力バッファ回
路側に伝えられたとしても、上記の負又は正の電位を基
準とするノイズ電圧に対応したスパイク状の電圧がMOSF
ETのゲートに与えられる。それ故、入力バッファ回路の
入力反転電圧がノイズによりスパイク状に変動したとし
ても、入力バッファ回路の入力電圧も入力反転電圧と同
期して変動するため、従来例の場合のような入力バッフ
ァ回路の誤反転現象を防止することができる。
入力端側に入力端との間に上述のようなMOSFETが接続さ
れており、このFETのゲートが静電容量手段を介して並
びに負又は正の電位に抵抗手段を介して共通接地線に接
続されている。従って、出力バッファ回路側からスパイ
ク状のノイズ電圧が共通接地線を介して入力バッファ回
路側に伝えられたとしても、上記の負又は正の電位を基
準とするノイズ電圧に対応したスパイク状の電圧がMOSF
ETのゲートに与えられる。それ故、入力バッファ回路の
入力反転電圧がノイズによりスパイク状に変動したとし
ても、入力バッファ回路の入力電圧も入力反転電圧と同
期して変動するため、従来例の場合のような入力バッフ
ァ回路の誤反転現象を防止することができる。
（実施例） 本発明を実施例について以下に説明する。
第１図は本発明の第１実施例を示す回路図である。第１
図には、半導体集積回路装置の入力バッファ回路及びそ
れよりも入力側の部分のみを図示している。
図には、半導体集積回路装置の入力バッファ回路及びそ
れよりも入力側の部分のみを図示している。
入力パッド２は静電破壊防止用の抵抗４に接続されてい
る。抵抗４の他端は、後述のようにｐ型のMOSFET22を介
して、破線で囲まれた入力バッファ回路３に電気的に接
続されている。尚、７は保護用のMOSFETを示している。
る。抵抗４の他端は、後述のようにｐ型のMOSFET22を介
して、破線で囲まれた入力バッファ回路３に電気的に接
続されている。尚、７は保護用のMOSFETを示している。
入力バッファ回路３は、前述の第５図の入力バッファ回
路３と同様であるため、同一部分に同一の参照番号を付
することによりその説明を省略する。また、特に図示は
していないが、出力側についても、第５図に示した集積
回路装置１と同様に構成されている。従って、共通接地
線Gdは図示しない出力バッファ回路に接続されている。
路３と同様であるため、同一部分に同一の参照番号を付
することによりその説明を省略する。また、特に図示は
していないが、出力側についても、第５図に示した集積
回路装置１と同様に構成されている。従って、共通接地
線Gdは図示しない出力バッファ回路に接続されている。
抵抗４の出力側の接続点21はｐ型のMOSFET22のソース
に、該FETのドレインは入力バッファ回路３に接続され
ている。このMOSFET22のゲートは、抵抗23を介して負の
基準電位−VBに接続されている。また、FET22のゲート
側の接続点24と共通接続線Gdとの間にコンデンサ25が接
続されている。
に、該FETのドレインは入力バッファ回路３に接続され
ている。このMOSFET22のゲートは、抵抗23を介して負の
基準電位−VBに接続されている。また、FET22のゲート
側の接続点24と共通接続線Gdとの間にコンデンサ25が接
続されている。
次に、第１図の回路の動作を説明する。第５図の従来例
の説明の場合と同様にノイズ成分が共通接地線Gdに重畳
した場合の動作を説明する。
の説明の場合と同様にノイズ成分が共通接地線Gdに重畳
した場合の動作を説明する。
入力パッド２に「ハイ」レベルの入力信号電圧VINが与
えられている状態に於いて、出力バッファ回路側の放電
電流に起因するノイズ成分が共通接地線Gdに重畳した場
合の各ノードの波形を第２図に示す。
えられている状態に於いて、出力バッファ回路側の放電
電流に起因するノイズ成分が共通接地線Gdに重畳した場
合の各ノードの波形を第２図に示す。
共通接地線Gdに第２図（ａ）に示すノイズ成分を重畳し
た場合、FET8,9により構成されたインバータ回路の入力
反転電圧は第２図（ｃ）に破線30で示すように変動す
る。
た場合、FET8,9により構成されたインバータ回路の入力
反転電圧は第２図（ｃ）に破線30で示すように変動す
る。
他方、接続点24は、コンデンサ25により共通接地線Gdに
接続されているので、該接続点24には第２図（ｄ）に示
すように負電位（−VB）を基準電位とする上記ノイズ電
圧に対応したスパイク状電圧が発生し、これがFET22の
ゲートに与えられる。
接続されているので、該接続点24には第２図（ｄ）に示
すように負電位（−VB）を基準電位とする上記ノイズ電
圧に対応したスパイク状電圧が発生し、これがFET22の
ゲートに与えられる。
MOSFET22のチャネル領域とゲートとは酸化膜を介して容
量結合されている。また、接続ライン26はFET22のチャ
ネル領域と接続されている。従って、接続点24における
スパイク状の電位変化が、接続ライン26に伝達され、第
２図（ｄ）に実線で示すように変化する。
量結合されている。また、接続ライン26はFET22のチャ
ネル領域と接続されている。従って、接続点24における
スパイク状の電位変化が、接続ライン26に伝達され、第
２図（ｄ）に実線で示すように変化する。
FET22のゲート電位がスパイク状に上昇するため、チャ
ネル領域のインピーダンスは、ノイズ成分が大きい程、
即ちスパイク状のゲート電位上昇が大きい程高くなり、
接続ライン26の電荷がFET22を介して接続点21側に逆流
するのを妨げる方向に働く。それ故、接続ライン26に於
けるスパイク状の電位上昇は助長される。
ネル領域のインピーダンスは、ノイズ成分が大きい程、
即ちスパイク状のゲート電位上昇が大きい程高くなり、
接続ライン26の電荷がFET22を介して接続点21側に逆流
するのを妨げる方向に働く。それ故、接続ライン26に於
けるスパイク状の電位上昇は助長される。
よって、入力バッファ回路３の入力反転電圧がスパイク
状に変動したとしても、第２図（ｃ）に示すように接続
ライン26より与えられる入力電圧が入力反転電圧に対応
して同相で変動することになる。従って、従来例で説明
したような入力バッファ回路の誤反転現象は発生しな
い。
状に変動したとしても、第２図（ｃ）に示すように接続
ライン26より与えられる入力電圧が入力反転電圧に対応
して同相で変動することになる。従って、従来例で説明
したような入力バッファ回路の誤反転現象は発生しな
い。
第３図は、本発明の第２の実施例を示す回路図である。
この実施例では、第１図の実施例の構成に加えて、さら
に第２のコンデンサ31が、コンデンサ25とFET22のゲー
トとの間の接続点32と、接続ライン26との間に挿入され
ている。この第２のコンデンサ31を挿入することによ
り、前述の接続ライン26におけるスパイク状の電位上昇
をより大きくすることができる。
この実施例では、第１図の実施例の構成に加えて、さら
に第２のコンデンサ31が、コンデンサ25とFET22のゲー
トとの間の接続点32と、接続ライン26との間に挿入され
ている。この第２のコンデンサ31を挿入することによ
り、前述の接続ライン26におけるスパイク状の電位上昇
をより大きくすることができる。
第４図は、本発明の第３の実施例を示す回路図である。
この第３の実施例では、第１図の実施例の構成に加え
て、第３のコンデンサ33が接続ライン26と共通接地線Gd
との間に接続されており、第２の実施例と同様に接続ラ
イン26に於けるスパイク状の電位上昇をより大きくする
ことが可能とされている。
この第３の実施例では、第１図の実施例の構成に加え
て、第３のコンデンサ33が接続ライン26と共通接地線Gd
との間に接続されており、第２の実施例と同様に接続ラ
イン26に於けるスパイク状の電位上昇をより大きくする
ことが可能とされている。
尚、基板バイアス発生回路を内蔵した集積回路装置で
は、第１図〜第３図に示した負電位−VBとしては、負極
性の基板バイアス電圧を用いることもできる。
は、第１図〜第３図に示した負電位−VBとしては、負極
性の基板バイアス電圧を用いることもできる。
（発明の効果） 以上のように、本発明によれば、入力端と入力バッファ
回路との間にMOSFETが接続されており、このMOSFETのゲ
ートが抵抗手段を介して負又は正の所定の値の電位に接
続されており、かつ静電容量手段を介して共通接地線に
接続されているので、共通接地線にスパイク状のノイズ
が加えられたとしても、入力バッファ回路の入力反転電
圧の変動に応じて入力電圧も同相で変動することにな
る。よって、入力バッファ回路のスパイス状のノイズに
より誤動作を確実に防止することができ、従って非常に
強力な駆動能力を有する出力バッファを内蔵することが
可能となり、半導体集積回路装置の高速化が容易とな
る。更に、このような高速の半導体集積回路装置を使用
したシステム設計も容易となる。
回路との間にMOSFETが接続されており、このMOSFETのゲ
ートが抵抗手段を介して負又は正の所定の値の電位に接
続されており、かつ静電容量手段を介して共通接地線に
接続されているので、共通接地線にスパイク状のノイズ
が加えられたとしても、入力バッファ回路の入力反転電
圧の変動に応じて入力電圧も同相で変動することにな
る。よって、入力バッファ回路のスパイス状のノイズに
より誤動作を確実に防止することができ、従って非常に
強力な駆動能力を有する出力バッファを内蔵することが
可能となり、半導体集積回路装置の高速化が容易とな
る。更に、このような高速の半導体集積回路装置を使用
したシステム設計も容易となる。
第１図は本発明の第１の実施例を示す回路図、第２図
（ａ）〜（ｅ）はその実施例における各ノードの電圧波
形を示す図、第３図は本発明の第２の実施例を示す回路
図、第４図は本発明の第３の実施例を示す回路図、第５
図は従来例を示す回路図、第６図（ａ）〜（ｄ）は従来
例の各ノードの電圧波形を示す図である。 １…半導体集積回路装置、２…入力パッド、３…入力バ
ッファ回路、22…ｐチャネルMOSFET、23…抵抗、25…コ
ンデンサ、Gd…共通接地線、−VB…負電位。
（ａ）〜（ｅ）はその実施例における各ノードの電圧波
形を示す図、第３図は本発明の第２の実施例を示す回路
図、第４図は本発明の第３の実施例を示す回路図、第５
図は従来例を示す回路図、第６図（ａ）〜（ｄ）は従来
例の各ノードの電圧波形を示す図である。 １…半導体集積回路装置、２…入力パッド、３…入力バ
ッファ回路、22…ｐチャネルMOSFET、23…抵抗、25…コ
ンデンサ、Gd…共通接地線、−VB…負電位。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/30 Ｅ 9184−5Ｊ 19/003 Ｚ 8941−5Ｊ 19/0175
Claims (1)
- 【請求項１】入力端側に接続された入力バッファ回路、
出力バッファ回路、及び両バッファ回路に共通に接続さ
れた共通接地線を有する半導体集積回路装置であって、 該入力端側にソースが、該入力バッファ回路にドレイン
が接続されているMOS電界効果型トランジスタと、 該MOS電界効果型トランジスタのゲートに、負又は正の
所定の値の電圧を印加するために、該ゲートと負又は正
の電位との間に接続された抵抗手段と、 該MOS電界効果型トランジスタのゲートと該共通接地線
との間に接続された静電容量手段と を備えている半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077330A JPH0687495B2 (ja) | 1988-03-29 | 1988-03-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077330A JPH0687495B2 (ja) | 1988-03-29 | 1988-03-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248554A JPH01248554A (ja) | 1989-10-04 |
| JPH0687495B2 true JPH0687495B2 (ja) | 1994-11-02 |
Family
ID=13630919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63077330A Expired - Fee Related JPH0687495B2 (ja) | 1988-03-29 | 1988-03-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687495B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531809B2 (ja) * | 1989-11-08 | 1996-09-04 | 株式会社東芝 | 半導体集積回路 |
| JP3883114B2 (ja) * | 2002-05-30 | 2007-02-21 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1988
- 1988-03-29 JP JP63077330A patent/JPH0687495B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248554A (ja) | 1989-10-04 |
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