JP2531809B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路に係わり、特に外部より入力
される信号を用いて動作するものに関する。

（従来の技術） 従来の半導体集積回路として半導体記憶装置を例にと
り、第７図を用いて説明する。メモリセルがマトリクス
状にメモリセルアレイ101に配列されている。ロウアド
レス信号A0〜Anがロウアドレスバッファ回路102により
増幅、波形整形された後、ロウデコーダ回路103に入力
されてワード線が選択される。同様にカラムアドレス信
号B0〜Bnがカラムアドレスバッファ回路104を介してカ
ラムデコーダ回路105に入力されてビット線が選択さ
れ、一つのメモリセルが選択される。また、チップを待
機あるいは動作状態に切り替えるチップイネーブル信号
（▲▼信号）が、▲▼バッファ回路106に入力
された後、各内部回路へ▲▼信号として送られ
る。この▲▼信号がハイレベルの時チップは待機
状態となり、ロウレベルの時動作状態となる。そして選
択された一つのメモリセルから、記憶されているデータ
がカラムデコーダ回路105を介して出力され、センスア
ンプ回路107により検出増幅された後、出力バッファ回
路108よりチップの外部へ出力される。ところが半導体
記憶装置では、一般にチップ外部に位置した例えば100p
Fの大容量の負荷を駆動させなければならない。このた
め、出力バッファ回路108では、このような負荷容量を
駆動できるように出力バッファ回路108における出力段
のトランジスタの電流駆動能力を極めて大きく設定して
いる。

第８図に、一般的な出力バッファ回路108の構成を示
す。先ずメモリセルアレイ101から読み出されたデータ
Ｄ＊が、センスアンプ回路107より入力端子51に与えら
れる。この出力バッファ回路108が動作状態にあるの
は、信号OD1がロウレベル、信号OD2がハイレベルにある
ときである。これにより、信号OD1がゲート端子に与え
られるＰチャネルMOSトランジスタ（以下、Ｐトランジ
スタと称する）52がオン、ＮチャネルMOSトランジスタ
（以下、Ｎトランジスタと称する）53がオフする。これ
により、端子51に入力されたデータＤ＊は、Ｐトランジ
スタ54とＮトランジスタ55から成るCMOS型インバータ
と、Ｐトランジスタ56とＮトランジスタ57から成るCMOS
型インバータとを順に介して出力段のＰトランジスタ58
のゲート端子に入力される。

他方、信号OD2で制御されるＮトランジスタ59がオ
ン、Ｐトランジスタ60がオフする。これにより、端子51
に入力されたデータＤ＊は、Ｐトランジスタ61とＮトラ
ンジスタ62から成るCMOS型インバータと、Ｐトランジス
タ63とＮトランジスタ64から成るCMOS型インバータとを
順に介して出力段のＮトランジスタ65のゲート端子に入
力される。

出力段のＰトランジスタ58のソース端子は正極性の電
源電圧ＶDD端子に接続され、Ｎトランジスタ65のソース
端子はアース電圧ＶSS端子に接続されており、ドレイン
端子は共に出力端子66に接続されている。

このような構成を有した回路では、端子51に入力され
るデータＤ＊のレベルに応じて、出力段のトランジスタ
58又は65のうちいずれか一方がオンする。トランジスタ
58がオンした場合には、このトランジスタ58を介して出
力端子66に接続されている負荷容量67が電源電圧ＶDDに
より充電される。トランジスタ65がオンした場合には、
このトランジスタ65を介して負荷容量67に充電された電
荷が電源電圧ＶSSに放電される。これにより、出力端子
66の電位が、メモリセルのデータに対応して変化するこ
とになる。ここで、負荷容量67を大きな電流で充放電し
て出力端子66から出力すべきデータＤoutの立ち上がり
及び立ち下がりを急峻にすべく、トランジスタ58及び65
のコンダクタンスが大きくなるように素子寸法の大きい
ものが用いられる。

一般にこのような半導体集積回路をシステムに組み込
む場合には、この第８図に表されたように、電源電圧Ｖ
DD及びアース電圧ＶSSを電源装置70から配線を介して供
給する。このためこの配線に大電流が流れると、配線中
に存在するインダクタンスＬ（71及び72）が作用して半
導体集積回路中のそれぞれの電圧ＶDD及びＶSSに大きな
変動が生じる。ここで、このインダクタンスＬと電流の
時間的変化の割合di/dtとによって配線中に生じる電位
変化ΔＶは、以下のようである。

ΔＶ＝Ｌ・（di/dt） ……（１） 次に、出力バッファ回路108における各部分における
電圧、電流の波形を第９図に示す。ここで、ａは第８図
における出力段のＰトランジスタ58のゲート電圧を表
し、ｂはＮトランジスタ65のゲート電圧、Isはトランジ
スタ58のドレイン電流、さらにItはトランジスタ65のド
レイン電流を表すものとする。データＤ＊がロウレベル
からハイレベルに変化し（時点t1）、さらにハイレベル
からロウレベルへ変化する（時点t2）と、トランジスタ
58及び65の各々のゲート電圧ａ、ｂが共に同様に変化し
てスイッチング動作を行う。これにより、トランジスタ
58のドレイン電流Is及びトランジスタ65のドレイン電流
Itがそれぞれ時点t2、t1において流れ、上述したような
電位の変動が時点t2において電圧ＶDDに生じ、時点t1に
おいて電圧ＶSSに生じる。

ところでこのような電源変動によってもたらされる誤
動作は、第７図におけるロウアドレスバッファ回路102
及びカラムアドレスバッファ回路104において発生す
る。この回路の構成を第10図に示す。このような回路に
おいて、電源電位の変動は、データを外部に出力するこ
の集積回路の内部で生じている。入力端子81から入力さ
れるアドレスデータは、他の集積回路から供給されてい
るため、この集積回路内部の電圧ＶDD及びＶSSに変動が
生じても、他の集積回路のＶDD,VSSは変動しないため、
他の集積回路から入力されるデータの電位レベルには変
化が生じない。これが誤動作を招く原因となる。例え
ば、入力データとしてロウレベルの信号が入力端子81に
供給されている場合に、節点N1を経てＰトランジスタT2
及びＮトランジスタT3のゲートに入力され、Ｐトランジ
スタT2はオン状態に、ＮトランジスタT3はオフ状態にな
る。またＰトランジスタT1のゲートには、ロウレベルの
▲▼信号が入力されてオン状態となっており、逆
にＮトランジスタT4は▲▼信号によってオフ状態
となっている。これにより、信号線N2の電位はトランジ
スタT1及びT2を介して電源電圧ＶDDによって充電され、
ハイレベルになる。そしてこの信号線N1にゲートを接続
されたＰトランジスタT5とＮトランジスタT6により構成
されたインバータから出力された信号が、以降アドレス
バッファ回路82を介してチップ内部の各回路へ伝達され
ていく。

ここで電源電位ＶSSの電位が負の方向に変化すると、
この電位ＶSSを基準電位とするこの回路において、入力
データのロウレベルの電位と、変化した基準電位ＶSSと
の電位差が大きくなり、相対的にロウレベルの電位が上
昇したのと同様な効果を生んでハイレベルであると判断
し、誤動作を招くことになる。

（発明が解決しようとする課題） このように従来の半導体集積回路では、出力バッファ
回路からデータが出力される場合に、電源変動が生じて
他の集積回路から信号を受け取るアドレスバッファ回路
等の回路において、誤動作を招くという問題があった。
そしてこのような誤動作は、動作速度を高速化する程よ
り短時間で負荷容量の充放電を行う必要があるため、よ
り起き易くなる。

本発明は上記事情に鑑みてなされたもので、電源変動
が生じた場合にも誤動作の発生を有効に防止し、動作速
度の高速化にも対応可能な半導体集積回路を提供するこ
とを目的とする。

（課題を解決するための手段） 本発明は、外部から供給される電源電圧を用いて動作
する半導体集積回路であって、第１の電源端子と、この
第１の電源端子と容量結合を持つ第１のノードと、この
第１のノードを所定の電位に設定する電位設定手段と、
第１のノードに接続されこの第１のノードの電位で制御
される信号発生手段とを有し、第１の電源端子の電源電
位に負の変動が生じた時に、容量結合を利用して第１の
ノードの電位を負の方向に変化させ、この電位変化によ
り信号発生手段から周辺回路を制御するためのパルス信
号を発生させる電源変動検出回路を備え、電位設定手段
は、第２の電源端子にソースが接続されドレインとゲー
トとが第１のノードに共通接続されたＰチャネルトラン
ジスタを有し、信号発生手段は、第２の電源端子にソー
スが接続されゲートが第１のノードに接続されドレイン
はパルス信号を出力する第２のノードに接続されたＰチ
ャネルトランジスタを有している。

ここで電位設定手段は、第のノードにドレインが接続
されソースが第１の電源端子に接続された第１のノード
と第１の電源端子との間に電流回路を形成するためのト
ランジスタを有し、信号発生手段は、第２のノードにド
レインが接続されソースが第１の電源端子に共通接続さ
れた第２のノードと第１の電源端子との間に電流回路を
形成するためトランジスタを有してもよい。

あるいは、電位設定手段と、信号発生手段とを有し、
電位設定手段は、第２の電源端子にソースが接続され、
ドレインとゲートが前記第１のノードに共通接続された
Ｐチャネルトランジスタと、第１のノードと第１の電源
端子との間に接続された抵抗とを有し、信号発生手段
は、第２の電源端子にソースが接続されゲートが第１の
ノードに接続されドレインは第２のノードに接続された
Ｐチャネルトランジスタと、この第２のノードと第１の
電源端子との間に接続された抵抗とを有していてもよ
い。

さらに、信号発生手段は、第２のノードに入力端を接
続されたインバータを構成するものであって、この入力
端にゲートが接続され第２の電源端子にソースが接続さ
れドレインが第３のノードに接続された第３のＰチャネ
ルトランジスタと、入力端にゲートが接続され第１の電
源端子にソースが接続されドレインが第３のノードに接
続された第３のＮチャネルトランジスタとを有するもの
であってもよい。

電位設定手段はさらに、第１の電源端子にソースが接
続されゲートにチップイネーブル信号を入力され第１の
Ｎチャネルトランジスタのゲート及びソースドレインが
接続された第５のＮチャネルトランジスタを有するもの
であってもよい。

（作 用） 電源電位に負の変動が生じると、電源変動検出回路に
よりこの変動が検知されてパルス信号が発生し、このパ
ルス信号により周辺回路が制御される。電源変動検出回
路は、電位設定手段と信号発生手段とを備え、負の電源
変動が生じると第１のノード電位が負の方向へ変化し、
この電位変位により信号発生手段からパルス信号が発生
される。電位設定手段はＰチャネルトランジスタを有
し、第１のノードの電位は通常時ではこのＰチャネルト
ランジスタを介して他の電源端子より充電された状態に
あり、負の電源変動が生じた場合にもこの変動に応じた
電流が第１のノードに供給されて電位が安定化される。
また、信号発生手段はＰチャネルトランジスタを有し、
負の電源変動が生じて第１のノードの電位が負の方向に
変化したとき、このＰチャネルトランジスタはオンして
電源変動が生じたことを示すパルス信号を出力して以降
の回路へ通知する。

電位設定手段と信号発生手段がそれぞれ電流回路を形
成するためのトランジスタを有する場合、電位設定手段
のトランジスタはソースが電源端子に接続されて第１の
ノードと電源端子との間に電流回路を形成し、通常は定
電流特性を示して第１のノードの電位は一定に保たれ、
負の電源変動が生じて第１のノードの電位が負の方向へ
変化するとオフし、このノードの電位を安定化させる。
また信号発生手段のトランジスタもソースが電源端子に
接続されて第２のノードと電源端子との間に電流回路を
形成し、通常は定電流特性を示し、負の電波変動が生じ
るとオフして信号の電位を安定化させ、以降の回路への
通知を確実に行わせる。

ここで、この二つのトランジスタは定電流特性を示す
ものであるため、抵抗に置き換えても同様な作用が生じ
る。

また、信号発生手段のトランジスタのドレインにイン
バータの入力端が接続されている場合は、このトランジ
スタのドレイン電位を反転した信号が出力される。

信号発生手段がさらに、第４のＮチャネルトランジス
タを有する場合、ゲートにチップイネーブル信号が与え
られたときのみ導通して第２のＰチャネルトランジスタ
のソースと第２の電源端子とを接続する。

電位設定手段が、さらに第５のＮチャネルトランジス
タを有する場合は、ゲートにチップイネーブル信号が与
えられたときのみ導通し、第１のＮチャネルトランジス
タのゲート及びソースと第１の電源端子とを接続する。

（実施例） 以下本発明の一実施例による半導体集積回路につい
て、半導体記憶装置を例にとり図面を参照して説明す
る。第１図に本装置の構成を示す。従来の場合と比較
し、電源変動が生じたことを検出し、ロウアドレスバッ
ファ回路202、カラムアドレスバッファ回路204に通知す
る電源変動検出回路109が新たに付加され、またロウア
ドレスバッファ回路202及びカラムアドレスバッファ回
路204がそのことを通知された場合に、変動が生じてい
る間入力信号の入力を一時停止し、信号線の電位を電源
電圧と同様な変化をさせる変位変化部を各々が備えてい
ることが異なっている。

第２図は、電源変動検出回路109の構成を示したもの
である。この回路の接続関係について説明すると、ソー
ス端子に電源電圧ＶDDを接続されゲート端子に入力信号
▲▼を接続されているＰトランジスタT11のドレ
イン端子と、ソース端子に電源電圧ＶSSを接続されゲー
ト端子に入力信号▲▼を接続されているＮトラン
ジスタT12のドレイン端子とが節点N11に接続されてい
る。ソース端子を電源電圧ＶDDに接続されているＰトラ
ンジスタT13は、ゲート端子とドレイン端子とが共通接
続され、節点N12に接続されている。同様にドレイン端
子を節点N12に接続されているしきい値が負のＮチャネ
ル型Ｄタイプトランジスタ（以下、NDトランジスタと称
する）T14は、ゲート端子とソース端子とが節点N13にお
いて共通接続されている。ＮトランジスタT15は、ドレ
イン端子を節点N13にゲート端子を節点N11にソース端子
を電源電圧ＶSSに接続されている。容量C1は一端が節点
N12に接続され、他端が電源電圧ＶSSに接続されてい
る。

トランジスタT16は、しきい値電圧が0V付近に設置さ
れたＮ型トランジスタ（以下、NIトランジスタと称す
る）であって、ドレイン端子を電源電圧ＶDDにゲート端
子を節点N11に、さらにソース端子を節点N14に接続され
ている。ＰトランジスタT17は、ソース端子を節点N14に
ゲート端子を節点N12にさらにドレイン端子を節点N15に
接続されている。NDトランジスタT18はドレイン端子を
節点N15に、ゲート端子及びソース端子を電源電圧ＶSS
に接続されている。電源電圧ＶDDにソースを接続された
ＰトランジスタT19は、ゲート端子を節点N15に、ドレイ
ン端子を節点N16に接続されている。節点N16にドレイン
端子を接続されNIトランジスタT20は、ゲート端子を節
点N15にソース端子を節点N17にそれぞれ接続されてい
る。また節点N17にドレイン端子を接続されたＮトラン
ジスタT21は、ゲート端子を節点N11にソース端子を電源
電圧ＶSSに接続されている。電源電圧ＶDDをソース端子
に接続されたＰトランジスタT22は、ゲート端子を節点N
16にドレイン端子を節点N18にそれぞれ接続されてい
る。ＮトランジスタT23は、ドレイン端子を節点N18にゲ
ート端子を節点N16に、さらにソース端子を電源電圧ＶS
Sに接続されている。ソース端子を電源電圧ＶDDに接続
されたＰトランジスタT24は、ゲート端子を節点N18にド
レイン端子を節点N19に接続されており、ドレイン端子
を節点N19に接続されたＮトランジスタT25は、ゲート端
子を節点N18にソース端子を電源電圧ＶSSに接続されて
いる。このように、この電源変動検出回路はＰトランジ
スタとＮトランジスタとで構成されたCMOS型回路となっ
ている。

さらに第３図に、電位変化部を備えたアドレスバッフ
ァ回路の構成を示す。入力端子81がＮトランジスタT100
を介して節点N100に接続され、容量C10の一端がこの節
点N100に他端が電源電圧ＶSSに接続されている。またＰ
トランジスタT102及びＮトランジスタT103のゲート端子
は共に節点N100に接続されて初段のゲートを構成し、こ
のゲートの出力が与えられる節点N101にＰトランジスタ
105及びＮトランジスタT106のゲート端子が共通に接続
されて後段のゲートを構成している。

このような構成を有した電源変動検出回路（第２図）
及びアドレスバッファ回路（第３図）の動作について、
それぞれの回路内部の波形の変化を示した第４図及び第
５図を用いて説明する。電源変動検出回路において、節
点N12に接合されている容量C1の一端が電源電圧ＶSSに
接続されているため、電源電圧ＶSSが第４図における時
点t3において負の方向に変化すると、節点N12の電位が
コンデンサC1を介して負の方向に引かれる。これによ
り、節点N12をゲート入力としているＰトランジスタT17
がオンし節点N15を充電する。ここで、ＰトランジスタT
17の導通抵抗を小さくしておくことにより、急速に充電
することが可能である。そして節点N15が充電されてハ
イレベルになり、この信号線N15をゲート入力とするＰ
トランジスタT19がオフ状態にＮトランジスタT20がオン
状態になる。これにより節点N16の電位は、共に導通状
態にあるNIトランジスタT20及びＮトランジスタT21を介
して電源電圧ＶSSへと放電されてロウレベルになる。こ
のトランジスタT20は、しきい値がほぼ0VであるNIトラ
ンジスタを用いることによって、俊敏な反転が可能とな
る。そして節点N16をゲート入力とするＰトランジスタT
22とＮトランジスタT23とで構成されたインバータの出
力が反転し、節点N18の電位はハイレベルとなる。この
節点N18をゲート入力とするＰトランジスタT24及びＮト
ランジスタT25で構成されたインバータの出力が反転
し、節点N19から出力される信号NRはロウレベルとな
る。

このロウレベルの信号NRが、アドレスバッファ回路の
NEトランジスタT100に入力されるとオフし、入力端子81
と節点N100は電気的に切り離され節点N100へのアドレス
信号の入力が停止されて内部へ伝達されなくなる。ここ
で停止されている間、節点N100には放電経路がないた
め、停止される前に入力されていた信号の電位は保持さ
れる。さらに容量C10によって電源電圧ＶSSの負の方向
への変動分だけ節点N100の電位も引かれて変化する。こ
の結果第５図に示されるように、アドレス信号が入力さ
れる初段ゲートの点線で示された節点N100の電位と電源
電位ＶSS（第４図）との電位差が相対的に変わらなくな
る。これにより、後段のゲートの節点N101の電位が一点
鎖線で示された従来の場合と異なり、実線で示された本
実施例のように誤って反転することが防止されることに
なる。

次に、第４図の時点t4において電源電圧ＶSSが正常な
グランドレベルに復帰する頃になると、容量C1が充電さ
れて節点N12の電位も上昇し、ＰトランジスタT17がオフ
となって節点N15の電位がNDトランジスタT18を介して放
電することにより低下し、ＰトランジスタT19がオンしN
IトランジスタT20がオフする。これにより節点N16の電
位はハイレベルとなり、さらにトランジスタT22及びト
ランジスタT23から成るインバータ、さらにトランジス
タT24及びトランジスタT25から成るインバータを介して
節点N19からハイレベルの信号NRが出力される。この結
果、ＮトランジスタT100は再びオン状態となって、節点
N100へアドレス信号が入力されるようになる。

このように本実施例によれば、グランド電源の電圧変
動を検出する電源変動検出回路を付加し、この変動が検
出された場合にアドレスバッファ回路への外部信号の入
力を停止し、信号線（節点N100）の電位を同様に変化さ
せて電位差をなくす電位変化部を加えることによって、
アドレスバッファ回路で誤動作が発生するのが防止され
る。これにより、誤動作に対しマージンの高い信頼性あ
る半導体記憶装置が得られることになる。

上述した実施例は、一例であって本発明を限定するも
のではない。次に、他の実施例について説明する。第６
図は電源変動検出回路の回路構成を示したもので、上述
した第２図のものと比較し、NIトランジスタT16及び節
点N14を削除し、ＰトランジスタT17のソースを電源電圧
ＶDDに接続した点が異なっている。この場合には、Ｐト
ランジスタT17のしきい値電圧をＶthpとした時、ジスタ
T17はゲート端子に接続された節点N12の電位がＶDD−|V
thp｜よりも低くなったときオン状態となり、この電位
はＰトランジスタT17とNDトランジスタT14の電流特性に
よって決定される。そして節点N15の放電速度が適正な
ものとなるように、ＰトランジスタT17のサイズ長を設
定することにより、第８図に表されたような動作を行う
ことができる。

また第３図に示されたアドレスバッファ回路では、ト
ランジスタT100としてエンハンスメント型を用いてい
る。この場合には、信号NRがロウレベルになると完全に
オフ状態となって、電源変動が生じた場合にアドレス信
号の入力を確実に停止することができ、誤動作防止効果
が大きいという長所が得られる。しかし、電源変動が生
じていない正常動作中は節点N100の電位が、トランジス
タT100のしきい値分だけハイレベルの状態から電位が降
下する。このため、入力端子81に電源電圧ＶDDと同様な
レベルの信号が入力されたとしても、節点N100の電位は
下がることになる。トランジスタT100としてデプレッシ
ョン型トランジスタを用いた場合には、このような電位
の降下を防ぎ、正常動作時におけるマージンを向上させ
ることができる。そこで、正常動作時のマージンの向
上、及び電源変動発生時における誤動作の発生防止を共
に達成するには、しきい値電圧の低いエンハンスメント
型トランジスタ、あるいはしきい値電圧の高いデプレッ
ション型トランジスタを用いることが好ましい。

また第３図において、電位変化部として入力端子とア
ドレスバッファ回路の初段のインバータ間における信号
線にNEトランジスタと容量を設けたが、この代わりにア
ドレスバッファ回路の出力にラッチ回路を設け、電源変
動が生じて信号NRがロウレベルとなった時にアドレスデ
ータをラッチし、正規のアドレス信号が内部に伝達され
るようにしてもよい。

上述の実施例では、電源電圧のうちいずれもグランド
電圧ＶSSを基準としているが、電圧ＶDDを基準とした場
合には、この電圧ＶDDが変動した場合にこれを検出し誤
動作の発生を防止する必要がある。この場合には、第２
図及び第３図における各トランジスタに接続された電源
を逆にし、NDトランジスタT14及びT18のゲート電極をソ
ース側からドレイン側の節点に接続すればよい。

〔発明の効果〕

以下説明したように本発明の半導体集積回路は、負の
電源変動が生じるとこれを検出してパルス信号を発生さ
せ、このパルス信号を利用して周辺回路を制御すること
ができる。そして、例えば入力回路等において、外部か
らの信号の入力を停止して、初段ゲートの電位を電源電
位と同様に負の方向へ変化させ、相対的な電位差を一定
に保つことにより誤動作の発生を防止することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路の構成
を示した回路図、第２図は同回路における電源変動検出
回路の構成を示した回路図、第３図はアドレスバッファ
回路の入力部分の構成を示した回路図、第４図は同電源
変動回路において電源変動発生時における各電位の変化
を示す波形図、第５図は同アドレスバッファ回路におい
て電源変動発生時における各電位の変化を示す波形図、
第６図は他の実施例として電源変動検出回路の構成を示
した回路図、第７図は従来の半導体集積回路の構成を示
した回路図、第８図は同回路における出力バッファ回路
の構成を示した回路図、第９図は同出力バッファ回路に
おける各電位の変化を示す波形図、第10図は同アドレス
バッファ回路の構成を示した回路図である。 101……メモリセル、102,202……ロウアドレスバッファ
回路、103……ロウデコーダ回路、104,204……カラムア
ドレスバッファ回路、105……カラムデコーダ回路、106
……▲▼バッファ回路、107……センスアンプ回
路、108……出力バッファ回路、109……電源変動検出回
路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−54094（ＪＰ，Ａ) 特開 昭60−246095（ＪＰ，Ａ) 特開 昭55−157192（ＪＰ，Ａ) 特開 平１−248554（ＪＰ，Ａ) 特開 昭61−242418（ＪＰ，Ａ) 実開 平１−139630（ＪＰ，Ｕ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】外部から供給される電源電圧を用いて動作
   する半導体集積回路において、 第１の電源端子と、この第１の電源端子と容量結合を持
   つ第１のノードと、この第１のノードを所定の電位に設
   定する電位設定手段と、前記第１のノードに接続されこ
   の第１のノードの電位で制御される信号発生手段とを有
   し、前記第１の電源端子の電源電位に負の変動が生じた
   時に、前記容量結合を利用して前記第１のノードの電位
   を負の方向に変化させ、この電位変化により前記信号発
   生手段から周辺回路を制御するためのパルス信号を発生
   させる電源変動検出回路を備え、 前記電位設定手段は、第２の電源端子にソースが接続さ
   れドレインとゲートとが前記第１のノードに共通接続さ
   れたＰチャネルトランジスタを有し、 前記信号発生手段は、第２の電源端子にソースが接続さ
   れゲートが前記第１のノードに接続されドレインは前記
   パルス信号を出力する第２のノードに接続されたＰチャ
   ネルトランジスタを有することを特徴とする半導体集積
   回路。
2. 【請求項２】外部から供給される電源電圧を用いて動作
   する半導体集積回路において、 第１の電源端子と、この第１の電源端子と容量結合を持
   つ第１のノードと、この第１のノードを所定の電位に設
   定する電位設定手段と、前記第１のノードに接続されこ
   の第１のノードの電位で制御される信号発生手段とを有
   し、前記第１の電源端子の電源電位に負の変動が生じた
   時に、前記容量結合を利用して前記第１のノードの電位
   を負の方向に変化させ、この電位変化により前記信号発
   生手段から周辺回路を制御するためのパルス信号を発生
   させる電源変動検出回路を備え、 前記電位設定手段は、前記第１のノードにドレインが接
   続されたソースとが前記第１の電源端子に接続された前
   記第１のノードと前記第１の電源端子との間に電流回路
   を形成するためのトランジスタを有し、 前記信号発生手段は、前記第２のノードにドレインが接
   続されソースが前記第１の電源端子に接続された前記第
   ２のノードと前記第１の電源端子との間に電流回路を形
   成するためのトランジスタを有することを特徴とする半
   導体集積回路。
3. 【請求項３】外部から供給される電源電圧を用いて動作
   する半導体集積回路において、 第１の電源端子との間に容量が設けられた第１のノード
   と、この第１のノードを所定の電位に設定する電位設定
   手段と、前記第１のノードに接続されこの第１のノード
   の電位で制御される信号発生手段とを有し、前記第１の
   電源端子の電位に負の変動が生じた時に前記容量結合を
   利用して前記第１のノードの電位を負の方向に変化さ
   せ、この電位変化により前記信号発生手段からパルス信
   号を発生させる電源変動検出回路を備え、 前記電位設定手段は、第２の電源端子にソースが接続さ
   れドレインとゲートとが前記第１のノードに共通接続さ
   れたＰチャネルトランジスタと、前記第１のノードと前
   記第１の電源端子との間に接続された抵抗とを有し、 前記信号発生手段は、前記第２の電源端子にソースが接
   続されゲートが前記第１のノードに接続されドレインは
   前記第２のノードに接続されたＰチャネルトランジスタ
   と、この第２のノードと前記第１の電源端子との間に接
   続された抵抗とを有し、 前記電源変動検出回路により発生された前記パルス信号
   はトランジスタのゲートに供給され、前記トランジスタ
   は一端を外部信号入力端子に接続され他端を入力回路の
   初段ゲートに接続されていることを特徴する半導体集積
   回路。
4. 【請求項４】外部から供給される電源電圧を用いて動作
   する半導体集積回路において、 第１の電源端子との間に容量が設けられた第１のノード
   と、この第１のノードを所定の電位に設定する電位設定
   手段と、前記第１のノードに接続されこの第１のノード
   の電位で制御される信号発生手段とを有し、前記第１の
   電源端子の電位に負の変動が生じた時に前記容量結合を
   利用して前記第１のノードの電位を負の方向に変化さ
   せ、この電位変化により前記信号発生手段からパルス信
   号を発生させる電源変動検出回路を備え、 前記電位設定手段は、第２の電源端子にソースが接続さ
   れドレインとゲートとが前記第１のノードに共通接続さ
   れた第１のＰチャネルトランジスタと、前記第１のノー
   ドにドレインが接続されゲートとソースとが前記第１の
   電源端子に共通接続された第１のＮチャネルトランジス
   タを有し、 前記信号発生手段は、前記第２の電源端子にソースが接
   続されゲートが前記第１のノードに接続されドレインが
   前記第２のノードに接続された第２のＰチャネルトラン
   ジスタと、この第２のノードにドレインが接続されゲー
   トとソースとが前記第１の電源端子に共通接続された第
   ２のＮチャネルトランジスタと、前記第２のノードに入
   力端を接続されたインバータを構成するものであって、
   この入力端にゲートが接続され前記第２の電源端子にソ
   ースが接続されドレインが第３のノードに接続された第
   ３のＰチャネルトランジスタと、前記入力端にゲートが
   接続され前記第１の電源端子にソースが接続されドレイ
   ンが前記第３のノードに接続された第３のＮチャネルト
   ランジスタとを有し、 前記電源変動検出回路により発生された前記パルス信号
   はトランジスタのゲートに供給され、前記トランジスタ
   は一端を外部信号入力端子に接続され他端を入力回路の
   初段ゲートに接続されていることを特徴とする半導体集
   積回路。
5. 【請求項５】前記信号発生手段はさらに、前記第２の電
   源端子にドレインが接続されゲートにチップイネーブル
   信号を入力され前記第２のＰチャネルトランジスタのソ
   ースにソースが接続された第４のＮチャネルトランジス
   タを有することを特徴とする請求項４記載の半導体集積
   回路。
6. 【請求項６】前記電位設定手段はさらに、前記第１の電
   源端子にソースが接続されゲートに前記チップイネーブ
   ル信号を入力され前記第１のＮチャネルトランジスタの
   ゲート及びソースにドレインが接続された第５のＮチャ
   ネルトランジスタを有することを特徴とする請求項５記
   載の半導体集積回路。