JPH0625062Y2 - 信号入力回路 - Google Patents
信号入力回路Info
- Publication number
- JPH0625062Y2 JPH0625062Y2 JP3653588U JP3653588U JPH0625062Y2 JP H0625062 Y2 JPH0625062 Y2 JP H0625062Y2 JP 3653588 U JP3653588 U JP 3653588U JP 3653588 U JP3653588 U JP 3653588U JP H0625062 Y2 JPH0625062 Y2 JP H0625062Y2
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- Japan
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- mos
- gate
- circuit
- voltage
- fet
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】 (イ)産業上の利用分野 本考案は信号入力回路に関するものである。
(ロ)従来の技術 第２図は従来の信号入力回路を示す回路図であり、符号
及び接続を説明すると、(1)は信号が入力される入力ポ
ート、(2)は、ゲートが接地されると共にソースが抵抗
(3)を介して前記入力ポート(1)と接続された高耐圧用の
Ｐチャンネル形ＭＯＳ−ＦＥＴ（以下Ｐ−ＭＯＳと称
す）、(4)は、ドレインが前記Ｐ−ＭＯＳ(2)のドレイン
と接続されると共にソースが接地されたプルダウン用の
Ｎチャンネル形ＭＯＳ−ＦＥＴ（以下Ｎ−ＭＯＳと称
す）、(5)は、ゲートが前記Ｎ−ＭＯＳ(4)のドレインと
接続されたＰ−ＭＯＳ、(6)は、ゲートが前記Ｎ−ＭＯ
Ｓ(4)のドレインと接続され、且つドレインが前記Ｐ−
ＭＯＳ(5)のドレインと接続されると共にソースが接地
されたＮ−ＭＯＳ、一点鎖線の(7)はインバータ（反転
回路）である。尚、正電圧ＶＣは前記Ｎ−ＭＯＳ(4)の
ゲート及びＰ−ＭＯＳ(5)のドレインに印加される。
及び接続を説明すると、(1)は信号が入力される入力ポ
ート、(2)は、ゲートが接地されると共にソースが抵抗
(3)を介して前記入力ポート(1)と接続された高耐圧用の
Ｐチャンネル形ＭＯＳ−ＦＥＴ（以下Ｐ−ＭＯＳと称
す）、(4)は、ドレインが前記Ｐ−ＭＯＳ(2)のドレイン
と接続されると共にソースが接地されたプルダウン用の
Ｎチャンネル形ＭＯＳ−ＦＥＴ（以下Ｎ−ＭＯＳと称
す）、(5)は、ゲートが前記Ｎ−ＭＯＳ(4)のドレインと
接続されたＰ−ＭＯＳ、(6)は、ゲートが前記Ｎ−ＭＯ
Ｓ(4)のドレインと接続され、且つドレインが前記Ｐ−
ＭＯＳ(5)のドレインと接続されると共にソースが接地
されたＮ−ＭＯＳ、一点鎖線の(7)はインバータ（反転
回路）である。尚、正電圧ＶＣは前記Ｎ−ＭＯＳ(4)の
ゲート及びＰ−ＭＯＳ(5)のドレインに印加される。
(ハ)考案が解決しようとする課題 しかしながら前記(ロ)項記載の従来の技術の場合、高耐
圧ＭＯＳ−ＦＥＴのスレッショルド電位はバックゲート
バイアスによって高く設定され、即ち信号入力回路のス
レッショルド電位は、反転回路のスレッショルド電位に
拘らず高耐圧ＭＯＳ−ＦＥＴのスレッショルド電位に基
いて高く設定されてしまう。従って信号入力回路のスレ
ッショルド電位は高く設定されるのみで低く設定されな
い問題点があった。
圧ＭＯＳ−ＦＥＴのスレッショルド電位はバックゲート
バイアスによって高く設定され、即ち信号入力回路のス
レッショルド電位は、反転回路のスレッショルド電位に
拘らず高耐圧ＭＯＳ−ＦＥＴのスレッショルド電位に基
いて高く設定されてしまう。従って信号入力回路のスレ
ッショルド電位は高く設定されるのみで低く設定されな
い問題点があった。
(ニ)課題を解決するための手段 本考案は、前記問題点を解決する為に成されたものであ
り、その特徴とするところは、入力ポートと、定電圧を
発生する定電圧回路と、ゲートが前記定電圧回路と接続
されると共にドレインソース路が前記入力ポートと接続
され、前記ゲートに前記定電圧が印加されない時、バッ
クゲートバイアスによって高いスレッショルド電圧を有
すると共に、前記ゲートに前記定電圧が印加された時、
低いスレッショルド電圧を有し、前記入力ポートの入力
信号に応じて動作する高耐圧ＭＯＳ−ＦＥＴと、ゲート
が前記高耐圧ＭＯＳ−ＦＥＴのドレインソース路と接続
されると共にドレインソース路が電源及び接地の間に直
列接続された極性が異なる第１及び第２ＭＯＳ−ＦＥＴ
を有し、前記高耐圧ＭＯＳ−ＦＥＴの出力電圧を反転す
る反転回路と、前記定電圧を検出して検出信号を発生す
る検出回路と、前記反転回路を構成する一方のＭＯＳ−
ＦＥＴと並列接続された第３ＭＯＳ−ＦＥＴと、ゲート
が前記検出回路と接続されると共にドレインソース路が
前記第３ＭＯＳ−ＦＥＴと直列接続された第４ＭＯＳ−
ＦＥＴとを有し、前記検出信号に応じて前記第４ＭＯＳ
−ＦＥＴを制御することにより、前記反転回路のスレッ
ショルド電圧を可変する反転補助回路と、を備えた点で
ある。
り、その特徴とするところは、入力ポートと、定電圧を
発生する定電圧回路と、ゲートが前記定電圧回路と接続
されると共にドレインソース路が前記入力ポートと接続
され、前記ゲートに前記定電圧が印加されない時、バッ
クゲートバイアスによって高いスレッショルド電圧を有
すると共に、前記ゲートに前記定電圧が印加された時、
低いスレッショルド電圧を有し、前記入力ポートの入力
信号に応じて動作する高耐圧ＭＯＳ−ＦＥＴと、ゲート
が前記高耐圧ＭＯＳ−ＦＥＴのドレインソース路と接続
されると共にドレインソース路が電源及び接地の間に直
列接続された極性が異なる第１及び第２ＭＯＳ−ＦＥＴ
を有し、前記高耐圧ＭＯＳ−ＦＥＴの出力電圧を反転す
る反転回路と、前記定電圧を検出して検出信号を発生す
る検出回路と、前記反転回路を構成する一方のＭＯＳ−
ＦＥＴと並列接続された第３ＭＯＳ−ＦＥＴと、ゲート
が前記検出回路と接続されると共にドレインソース路が
前記第３ＭＯＳ−ＦＥＴと直列接続された第４ＭＯＳ−
ＦＥＴとを有し、前記検出信号に応じて前記第４ＭＯＳ
−ＦＥＴを制御することにより、前記反転回路のスレッ
ショルド電圧を可変する反転補助回路と、を備えた点で
ある。
(ホ)作用 前記(ニ)項記載の本考案によれば、入力ポートと、高耐
圧ＭＯＳ−ＦＥＴと、入力ポートに入力した信号を高耐
圧ＭＯＳ−ＦＥＴを介して反転する反転回路とを設けた
信号入力回路において、定電圧が定電圧回路から出力さ
れて高耐圧ＭＯＳ−ＦＥＴのゲートに印加されると、高
耐圧ＭＯＳ−ＦＥＴは異なる入力電圧レベルに設定さ
れ、更に定電圧が定電圧回路から出力されて高耐圧ＭＯ
Ｓ−ＦＥＴのゲートに印加されたことが検出回路によっ
て検出されると、入力ポートに入力された信号は、高耐
圧ＭＯＳ−ＦＥＴを介して、反転回路及び該反転回路を
異なるスレッショルド電位に設定する反転補助回路によ
って反転される。
圧ＭＯＳ−ＦＥＴと、入力ポートに入力した信号を高耐
圧ＭＯＳ−ＦＥＴを介して反転する反転回路とを設けた
信号入力回路において、定電圧が定電圧回路から出力さ
れて高耐圧ＭＯＳ−ＦＥＴのゲートに印加されると、高
耐圧ＭＯＳ−ＦＥＴは異なる入力電圧レベルに設定さ
れ、更に定電圧が定電圧回路から出力されて高耐圧ＭＯ
Ｓ−ＦＥＴのゲートに印加されたことが検出回路によっ
て検出されると、入力ポートに入力された信号は、高耐
圧ＭＯＳ−ＦＥＴを介して、反転回路及び該反転回路を
異なるスレッショルド電位に設定する反転補助回路によ
って反転される。
(ヘ)実施例 本考案の一実施例を図面に基いて以下に説明する。
第１図は本考案の信号入力回路を示す回路図であり、符
号及び接続を説明すると、(8)は、入力端子が前記Ｐ−
ＭＯＳ(5)のドレインと接続されたインバータ、(9)は、
入力端子が前記インバータ(8)の出力端子と接続された
インバータ、(10)は、ゲートが前記Ｎ−ＭＯＳ(4)のド
レインと接続されると共にドレインが前記Ｐ−ＭＯＳ
(5)のドレインと接続されたＮ−ＭＯＳ、(11)は、ドレ
インが前記Ｎ−ＭＯＳ(10)のソースと接続されると共に
ソースが接地されたＮ−ＭＯＳ、一点鎖線の(12)は反転
補助回路、(13)(14)は直列接続されると共に接地された
分圧抵抗、(15)はＰ−ＭＯＳ(2)のゲート及び接地間に
接続されたコンデンサ、一点鎖線の(16)は定電圧回路、
(17)は、ゲートが前記分圧抵抗(13)(14)の分圧点と接続
されると共にドレインが接地されたＰ−ＭＯＳ、(18)
は、ドレインが前記Ｐ−ＭＯＳ(17)のソースと接続され
たＰ−ＭＯＳ、(19)は、ゲートが前記Ｐ−ＭＯＳ(18)の
ゲートと接続され、且つドレインが前記Ｐ−ＭＯＳ(17)
のソースと接続されると共にソースが接地されたＮ−Ｍ
ＯＳ、(20)は、入力端子が前記Ｐ−ＭＯＳ(17)のソース
と接続されたインバータ、(21)は、入力端子が前記イン
バータ(20)の出力端子と接続されたインバータ、(22)
は、入力端子が前記インバータ(21)の入力端子と接続さ
れると共に出力端子が前記Ｎ−ＭＯＳ(11)のゲートと接
続されたインバータ、一点鎖線の(23)は検出回路であ
り、第１図及び第２図の同一素子には同一符号を付して
ある。尚、正電圧ＶＣはＮ−ＭＯＳ(4)のドレイン及び
Ｐ−ＭＯＳ(5)(18)のソースに印加される。またマイク
ロコンピュータのスタンバイ時に、ＣＳＴＯＰ信号は
「１」に保持される。またＰ−ＭＯＳ(17)は、ゲートが
「０」に保持されてオフし、且つゲートが負電位に保持
されてオンする様に、Ｐ−ＭＯＳ(17)(18)及びＮ−ＭＯ
Ｓ(19)のサイズは決定されている。
号及び接続を説明すると、(8)は、入力端子が前記Ｐ−
ＭＯＳ(5)のドレインと接続されたインバータ、(9)は、
入力端子が前記インバータ(8)の出力端子と接続された
インバータ、(10)は、ゲートが前記Ｎ−ＭＯＳ(4)のド
レインと接続されると共にドレインが前記Ｐ−ＭＯＳ
(5)のドレインと接続されたＮ−ＭＯＳ、(11)は、ドレ
インが前記Ｎ−ＭＯＳ(10)のソースと接続されると共に
ソースが接地されたＮ−ＭＯＳ、一点鎖線の(12)は反転
補助回路、(13)(14)は直列接続されると共に接地された
分圧抵抗、(15)はＰ−ＭＯＳ(2)のゲート及び接地間に
接続されたコンデンサ、一点鎖線の(16)は定電圧回路、
(17)は、ゲートが前記分圧抵抗(13)(14)の分圧点と接続
されると共にドレインが接地されたＰ−ＭＯＳ、(18)
は、ドレインが前記Ｐ−ＭＯＳ(17)のソースと接続され
たＰ−ＭＯＳ、(19)は、ゲートが前記Ｐ−ＭＯＳ(18)の
ゲートと接続され、且つドレインが前記Ｐ−ＭＯＳ(17)
のソースと接続されると共にソースが接地されたＮ−Ｍ
ＯＳ、(20)は、入力端子が前記Ｐ−ＭＯＳ(17)のソース
と接続されたインバータ、(21)は、入力端子が前記イン
バータ(20)の出力端子と接続されたインバータ、(22)
は、入力端子が前記インバータ(21)の入力端子と接続さ
れると共に出力端子が前記Ｎ−ＭＯＳ(11)のゲートと接
続されたインバータ、一点鎖線の(23)は検出回路であ
り、第１図及び第２図の同一素子には同一符号を付して
ある。尚、正電圧ＶＣはＮ−ＭＯＳ(4)のドレイン及び
Ｐ−ＭＯＳ(5)(18)のソースに印加される。またマイク
ロコンピュータのスタンバイ時に、ＣＳＴＯＰ信号は
「１」に保持される。またＰ−ＭＯＳ(17)は、ゲートが
「０」に保持されてオフし、且つゲートが負電位に保持
されてオンする様に、Ｐ−ＭＯＳ(17)(18)及びＮ−ＭＯ
Ｓ(19)のサイズは決定されている。
ｉ）マイクロコンピュータが駆動されて「０」のＣＳＴ
ＯＰ信号がＰ−ＭＯＳ(18)及びＮ−ＭＯＳ(19)のゲート
に入力されると、Ｐ−ＭＯＳ(18)は、ゲートが「０」に
保持されてオンし、Ｎ−ＭＯＳ(19)は、ゲートが「０」
に保持されてオフする。負電圧ＶＰが定電圧回路(16)に
印加されないと、Ｐ−ＭＯＳ(17)は、ゲートが「０」に
保持されてオフし、Ｎ−ＭＯＳ(11)は、ゲートがインバ
ータ(22)から出力された「０」の検出信号に保持されて
オフし、故にＰ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッ
ショルド電位は、Ｎ−ＭＯＳ(6)(10)が電気的に並列接
続されずに高く設定される。一方、負電圧ＶＰが定電圧
回路(16)に印加されないと、Ｐ−ＭＯＳ(2)のスレッシ
ョルド電位はバックゲートバイアスによって高く設定さ
れる。従って信号入力回路のスレッショルド電位は、Ｐ
−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッショルド電位に
拘らずＰ−ＭＯＳ(2)のスレッショルド電位に基づいて
高く設定される。
ＯＰ信号がＰ−ＭＯＳ(18)及びＮ−ＭＯＳ(19)のゲート
に入力されると、Ｐ−ＭＯＳ(18)は、ゲートが「０」に
保持されてオンし、Ｎ−ＭＯＳ(19)は、ゲートが「０」
に保持されてオフする。負電圧ＶＰが定電圧回路(16)に
印加されないと、Ｐ−ＭＯＳ(17)は、ゲートが「０」に
保持されてオフし、Ｎ−ＭＯＳ(11)は、ゲートがインバ
ータ(22)から出力された「０」の検出信号に保持されて
オフし、故にＰ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッ
ショルド電位は、Ｎ−ＭＯＳ(6)(10)が電気的に並列接
続されずに高く設定される。一方、負電圧ＶＰが定電圧
回路(16)に印加されないと、Ｐ−ＭＯＳ(2)のスレッシ
ョルド電位はバックゲートバイアスによって高く設定さ
れる。従って信号入力回路のスレッショルド電位は、Ｐ
−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッショルド電位に
拘らずＰ−ＭＯＳ(2)のスレッショルド電位に基づいて
高く設定される。
まず高レベル信号が入力ポート(1)に入力されると、高
レベル信号は抵抗(3)を介してＰ−ＭＯＳ(2)のソースに
入力される。ここでＰ−ＭＯＳ(2)のソース電位がスレ
ッショルド電位未満ならば、Ｐ−ＭＯＳ(2)がオフする
ことから、Ｐ−ＭＯＳ(5)は、ゲートがＮ−ＭＯＳ(4)か
ら出力された「０」の信号に保持されてオンし、且つＮ
−ＭＯＳ(6)は、ゲートがＮ−ＭＯＳ(4)から出力された
「０」に保持されてオフし、従って「１」の信号がＰ−
ＭＯＳ(5)及びインバータ(8)(9)を介して出力される。
更にここでＰ−ＭＯＳ(2)のソース電位がスレッショル
ド電位以上ならば、Ｐ−ＭＯＳ(2)がオンすることか
ら、Ｐ−ＭＯＳ(5)は、ゲートが「１」に保持されてオ
フし、且つＮ−ＭＯＳ(6)は、ゲートが「１」に保持さ
れてオンし、従って「０」の信号がＮ−ＭＯＳ(6)及び
インバータ(8)(9)を介して出力される。
レベル信号は抵抗(3)を介してＰ−ＭＯＳ(2)のソースに
入力される。ここでＰ−ＭＯＳ(2)のソース電位がスレ
ッショルド電位未満ならば、Ｐ−ＭＯＳ(2)がオフする
ことから、Ｐ−ＭＯＳ(5)は、ゲートがＮ−ＭＯＳ(4)か
ら出力された「０」の信号に保持されてオンし、且つＮ
−ＭＯＳ(6)は、ゲートがＮ−ＭＯＳ(4)から出力された
「０」に保持されてオフし、従って「１」の信号がＰ−
ＭＯＳ(5)及びインバータ(8)(9)を介して出力される。
更にここでＰ−ＭＯＳ(2)のソース電位がスレッショル
ド電位以上ならば、Ｐ−ＭＯＳ(2)がオンすることか
ら、Ｐ−ＭＯＳ(5)は、ゲートが「１」に保持されてオ
フし、且つＮ−ＭＯＳ(6)は、ゲートが「１」に保持さ
れてオンし、従って「０」の信号がＮ−ＭＯＳ(6)及び
インバータ(8)(9)を介して出力される。
次に信号が入力ポート(1)に入力されないと、Ｐ−ＭＯ
Ｓ(2)がオフすることから、前述と同様に「１」の信号
がＰ−ＭＯＳ(5)及びインバータ(8)(9)を介して出力さ
れる。
Ｓ(2)がオフすることから、前述と同様に「１」の信号
がＰ−ＭＯＳ(5)及びインバータ(8)(9)を介して出力さ
れる。
ii）マイクロコンピュータが駆動された状態で、負電圧
ＶＰが分圧抵抗(13)(14)によって分圧されてＰ−ＭＯＳ
(17)のゲートに印加されると、Ｐ−ＭＯＳ(17)は、ゲー
トが分圧抵抗(13)(14)の分圧点に生じた負電位に保持さ
れてオンし、Ｎ−ＭＯＳ(11)は、ゲートがインバータ(2
2)から出力された「１」の検出信号に保持されてオン
し、故にＰ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッショ
ルド電位は、Ｎ−ＭＯＳ(6)(10)が電気的に並列接続さ
れて低く設定される。一方、負電圧ＶＰが分圧抵抗(13)
(14)によって分圧されてＰ−ＭＯＳ(2)のゲートに印加
されると、Ｐ−ＭＯＳ(2)の入力電圧レベルは、ゲート
が分圧抵抗(13)(14)の分圧点に生じた負電位に保持され
ることによって低く設定され、例えＰ−ＭＯＳ(2)のス
レッショルド電位がバックゲートバイアスによって高く
設定されても、Ｐ−ＭＯＳ(2)の絶対的な入力電圧レベ
ルは、Ｐ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッショル
ド電位に基づいて低く設定される。
ＶＰが分圧抵抗(13)(14)によって分圧されてＰ−ＭＯＳ
(17)のゲートに印加されると、Ｐ−ＭＯＳ(17)は、ゲー
トが分圧抵抗(13)(14)の分圧点に生じた負電位に保持さ
れてオンし、Ｎ−ＭＯＳ(11)は、ゲートがインバータ(2
2)から出力された「１」の検出信号に保持されてオン
し、故にＰ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッショ
ルド電位は、Ｎ−ＭＯＳ(6)(10)が電気的に並列接続さ
れて低く設定される。一方、負電圧ＶＰが分圧抵抗(13)
(14)によって分圧されてＰ−ＭＯＳ(2)のゲートに印加
されると、Ｐ−ＭＯＳ(2)の入力電圧レベルは、ゲート
が分圧抵抗(13)(14)の分圧点に生じた負電位に保持され
ることによって低く設定され、例えＰ−ＭＯＳ(2)のス
レッショルド電位がバックゲートバイアスによって高く
設定されても、Ｐ−ＭＯＳ(2)の絶対的な入力電圧レベ
ルは、Ｐ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッショル
ド電位に基づいて低く設定される。
まず低レベル信号が入力ポート(1)に入力されると、低
レベル信号は抵抗(3)及びＰ−ＭＯＳ(2)を介してＰ−Ｍ
ＯＳ(5)及びＮ−ＭＯＳ(6)のゲートに入力される。ここ
でＰ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)(10)のゲート電位が
Ｐ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッショルド電位
未満ならば、Ｐ−ＭＯＳ(5)は、ゲートがＮ−ＭＯＳ(4)
から出力された「０」の信号に保持されてオンし、且つ
Ｎ−ＭＯＳ(6)(10)は、ゲートがＮ−ＭＯＳ(4)から出力
された「０」の信号に保持されてオフし、従って「１」
の信号がＰ−ＭＯＳ(5)及びインバータ(8)(9)を介して
出力される。更にここでＰ−ＭＯＳ(5)及びＮ−ＭＯＳ
(6)(10)のゲート電位がＰ−ＭＯＳ(5)及びＮ−ＭＯＳ
(6)のスレッショルド電位以上ならば、Ｐ−ＭＯＳ(5)
は、ゲートが「１」に保持されてオフし、且つＮ−ＭＯ
Ｓ(6)(10)は、ゲートが「１」に保持されてオンし、従
って「０」の信号がＮ−ＭＯＳ(6)(10)(12)及びインバ
ータ(8)(9)を介して出力される。
レベル信号は抵抗(3)及びＰ−ＭＯＳ(2)を介してＰ−Ｍ
ＯＳ(5)及びＮ−ＭＯＳ(6)のゲートに入力される。ここ
でＰ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)(10)のゲート電位が
Ｐ−ＭＯＳ(5)及びＮ−ＭＯＳ(6)のスレッショルド電位
未満ならば、Ｐ−ＭＯＳ(5)は、ゲートがＮ−ＭＯＳ(4)
から出力された「０」の信号に保持されてオンし、且つ
Ｎ−ＭＯＳ(6)(10)は、ゲートがＮ−ＭＯＳ(4)から出力
された「０」の信号に保持されてオフし、従って「１」
の信号がＰ−ＭＯＳ(5)及びインバータ(8)(9)を介して
出力される。更にここでＰ−ＭＯＳ(5)及びＮ−ＭＯＳ
(6)(10)のゲート電位がＰ−ＭＯＳ(5)及びＮ−ＭＯＳ
(6)のスレッショルド電位以上ならば、Ｐ−ＭＯＳ(5)
は、ゲートが「１」に保持されてオフし、且つＮ−ＭＯ
Ｓ(6)(10)は、ゲートが「１」に保持されてオンし、従
って「０」の信号がＮ−ＭＯＳ(6)(10)(12)及びインバ
ータ(8)(9)を介して出力される。
次に信号が入力ポート(1)に入力されないと、前述と同
様に「１」の信号がＰ−ＭＯＳ(5)及びインバータ(8)
(9)を介して出力される。
様に「１」の信号がＰ−ＭＯＳ(5)及びインバータ(8)
(9)を介して出力される。
(ト)考案の効果 本考案によれば、信号入力回路は用途に応じて異なるス
レッショルド電位に設定される利点が得られる。
レッショルド電位に設定される利点が得られる。
第１図は本考案の信号入力回路を示す回路図、第２図は
従来の信号入力回路を示す回路図である。 (1)…入力ポート、(2)…Ｐ−ＭＯＳ、(7)…第１の反転
回路、(12)…第２の反転回路、(16)…定電圧回路、(23)
…検出回路。
従来の信号入力回路を示す回路図である。 (1)…入力ポート、(2)…Ｐ−ＭＯＳ、(7)…第１の反転
回路、(12)…第２の反転回路、(16)…定電圧回路、(23)
…検出回路。
Claims (1)
- 【請求項１】入力ポートと、定電圧を発生する定電圧回
路と、ゲートが前記定電圧回路と接続されると共にドレ
インソース路が前記入力ポートと接続され、前記ゲート
に前記定電圧が印加されない時、バックゲートバイアス
によって高いスレッショルド電圧を有すると共に、前記
ゲートに前記定電圧が印加された時、低いスレッショル
ド電圧を有し、前記入力ポートの入力信号に応じて動作
する高耐圧ＭＯＳ−ＦＥＴと、ゲートが前記高耐圧ＭＯ
Ｓ−ＦＥＴのドレインソース路と接続されると共にドレ
インソース路が電源及び接地の間に直列接続された極性
が異なる第１及び第２ＭＯＳ−ＦＥＴを有し、前記高耐
圧ＭＯＳ−ＦＥＴの出力電圧を反転する反転回路と、前
記定電圧を検出して検出信号を発生する検出回路と、前
記反転回路を構成する一方のＭＯＳ−ＦＥＴと並列接続
された第３ＭＯＳ−ＦＥＴと、ゲートが前記検出回路と
接続されると共にドレインソース路が前記第３ＭＯＳ−
ＦＥＴと直列接続された第４ＭＯＳ−ＦＥＴとを有し、
前記検出信号に応じて前記第４ＭＯＳ−ＦＥＴを制御す
ることにより、前記反転回路のスレッショルド電圧を可
変する反転補助回路と、を備えたことを特徴とする信号
入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3653588U JPH0625062Y2 (ja) | 1988-03-18 | 1988-03-18 | 信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3653588U JPH0625062Y2 (ja) | 1988-03-18 | 1988-03-18 | 信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01139630U JPH01139630U (ja) | 1989-09-25 |
| JPH0625062Y2 true JPH0625062Y2 (ja) | 1994-06-29 |
Family
ID=31263133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3653588U Expired - Lifetime JPH0625062Y2 (ja) | 1988-03-18 | 1988-03-18 | 信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625062Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531809B2 (ja) * | 1989-11-08 | 1996-09-04 | 株式会社東芝 | 半導体集積回路 |
-
1988
- 1988-03-18 JP JP3653588U patent/JPH0625062Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01139630U (ja) | 1989-09-25 |
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