JP2833100B2 - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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- JP2833100B2 JP2833100B2 JP2534890A JP2534890A JP2833100B2 JP 2833100 B2 JP2833100 B2 JP 2833100B2 JP 2534890 A JP2534890 A JP 2534890A JP 2534890 A JP2534890 A JP 2534890A JP 2833100 B2 JP2833100 B2 JP 2833100B2
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- Japan
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- load
- current
- power
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- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、負荷電流の検出精度を改良した電力用半導
体装置に関する。
体装置に関する。
電力用の半導体素子に流れる負荷電流を検出する回路
として、例えば、米国特許No.4553084号に開示された回
路が知られている。 上記回路は、第２図に示すように、負荷電流駆動用の
パワーMOSトランジスタ51に、電流検出用のパワーMOSト
ランジスタ52をカレントミラー接続して、負荷電流ILの
1/n（ｎは、例えば“2000"程度）を、検出電流IDとして
取り出し、これを、抵抗値が既知の電流検出用抵抗RDに
流し、その両端の電位差を検出する等して、負荷電流IL
を検出する回路である。
として、例えば、米国特許No.4553084号に開示された回
路が知られている。 上記回路は、第２図に示すように、負荷電流駆動用の
パワーMOSトランジスタ51に、電流検出用のパワーMOSト
ランジスタ52をカレントミラー接続して、負荷電流ILの
1/n（ｎは、例えば“2000"程度）を、検出電流IDとして
取り出し、これを、抵抗値が既知の電流検出用抵抗RDに
流し、その両端の電位差を検出する等して、負荷電流IL
を検出する回路である。
【発明が解決しようとする問題点】 前述の米国特許No.4553084号の回路は、パワーMOSト
ランジスタ51と、パワーMOSトランジスタ52のGS間（ゲ
ート・ソース間）電圧に、検出電圧分の差が生じて、前
記カレントミラーの比ｎにズレが発生するため、検出精
度が悪いという問題点を有する。 また、電流検出用抵抗RDを同一チップ上に構成しよう
とすると、設計抵抗値からの偏差が、個々のチップにつ
いてバラツキがちであるため、チップの外部に接続した
いという要請がある。しかし、その場合には、そのまま
では、チップの外部接続用端子数が増加してしまうとい
う問題が発生する。 本発明は、上述の問題点に鑑みて成されたものであ
り、精度の良い検出を可能とすると共に、電流検出用抵
抗を外部接続する場合にも、チップの端子数の増加がな
い装置を提供することを目的としている。
ランジスタ51と、パワーMOSトランジスタ52のGS間（ゲ
ート・ソース間）電圧に、検出電圧分の差が生じて、前
記カレントミラーの比ｎにズレが発生するため、検出精
度が悪いという問題点を有する。 また、電流検出用抵抗RDを同一チップ上に構成しよう
とすると、設計抵抗値からの偏差が、個々のチップにつ
いてバラツキがちであるため、チップの外部に接続した
いという要請がある。しかし、その場合には、そのまま
では、チップの外部接続用端子数が増加してしまうとい
う問題が発生する。 本発明は、上述の問題点に鑑みて成されたものであ
り、精度の良い検出を可能とすると共に、電流検出用抵
抗を外部接続する場合にも、チップの端子数の増加がな
い装置を提供することを目的としている。
本発明は、電流出力側が負荷に直列に接続される負荷
駆動用パワーデバイスと、該デバイスにカレントミラー
接続された負荷電流検出用パワーデバイスと、２つのパ
ワーデバイスの電流出力側の電位の大小に応じた信号を
出力する比較手段とを有し、さらに、負荷電流検出用パ
ワーデバイスの電流出力側に直列に、かつ、前記負荷に
並列に接続された電流検出用抵抗と、電流検出用抵抗に
直列に、かつ、前記負荷に並列に接続されたパワーデバ
イスオン・オフ用のスイッチング手段とを有する電力用
半導体装置である。 本発明の装置では、上述のように負荷と電流検出用抵
抗とが並列に接続されるため、負荷電流は検出電流に影
響を与えず互いに独立している。 また、パワートランジスタオン・オフ用のスイッチン
グ手段が、電流検出用抵抗に直列に接続されているた
め、電流検出用抵抗を外部接続する場合にも、チップの
端子数の増加はない。
駆動用パワーデバイスと、該デバイスにカレントミラー
接続された負荷電流検出用パワーデバイスと、２つのパ
ワーデバイスの電流出力側の電位の大小に応じた信号を
出力する比較手段とを有し、さらに、負荷電流検出用パ
ワーデバイスの電流出力側に直列に、かつ、前記負荷に
並列に接続された電流検出用抵抗と、電流検出用抵抗に
直列に、かつ、前記負荷に並列に接続されたパワーデバ
イスオン・オフ用のスイッチング手段とを有する電力用
半導体装置である。 本発明の装置では、上述のように負荷と電流検出用抵
抗とが並列に接続されるため、負荷電流は検出電流に影
響を与えず互いに独立している。 また、パワートランジスタオン・オフ用のスイッチン
グ手段が、電流検出用抵抗に直列に接続されているた
め、電流検出用抵抗を外部接続する場合にも、チップの
端子数の増加はない。
以下、本発明の実施例を、第１図に即して説明する。 図示の回路は、同一チップ上に構成された負荷電流駆
動用のパワーMOSトランジスタ11、電流検出用のパワーM
OSトランジスタ12、コンパレータ14、コンパレータ15、
プルアップ抵抗18、及び、駆動回路16と、上記チップに
外部接続された負荷RL、電流検出用抵抗RD、及び、スイ
ッチング用のNPNトランジスタ17とから構成される。 パワーMOSトランジスタ12は、パワーMOSトランジスタ
11にカレントミラー接続されており、該２つのトランジ
スタ11、12のゲートには、駆動回路16からの駆動信号が
印加されるように構成されている。 また、パワーMOSトランジスタ11のソースは、前記チ
ップのOUT端子を介して負荷RLの一端に接続されてお
り、該負荷RLの他端は接地されている。一方、パワーMO
Sトランジスタ12のソースは、前記チップのSENSE/IN端
子を介して電流検出用抵抗RDの一端に接続されており、
該検出用抵抗RDの他端は、NPNトランジスタ17を介して
接地されている。 さらに、パワーMOSトランジスタ11のソース側は、コ
ンパレータ14の反転入力端子にも接続され、一方、パワ
ーMOSトランジスタ12のソース側は、コンパレータ14の
非反転入力端子にも接続されている。 前述のように、MOSトランジスタ11、12はカレントミ
ラー接続されており、その比ｎの大きさは、本実施例で
は、 ｎ＝2000＝IL/ID に設定されている。即ち、上記２つのMOSトランジスタ1
1、12がONした場合には、電流検出用抵抗RDに、負荷電
流ILの1/2000の値の検出電流IDが流れる。 また、このとき、実施例装置のように、 RD/RL＝2000 に設定すると、負荷電流ILが正常（＝負荷が正常）であ
る場合には、上記２つのMOSトランジスタ11、12のソー
ス電位が、略平衡状態となる筈である。 したがって、DIAG端子からチップ外部へ出力されるコ
ンパレータ14の出力をモニタすることにより、負荷電流
ILの正常／異常を、換言すれば、負荷RLの正常／異常を
判定することができる。なお、コンパレータ14ととも
に、該コンパレータ14と同様にして、検出レベルの異な
る複数個のコンパレータを接続した場合には、複数パタ
ーンの電流検出が可能となる。 また、本実施例装置の回路に於いて、パワーMOSトラ
ンジスタ12のソース側は、コンパレータ15の反転入力端
子にも接続されている。さらに、該反転入力端子にはプ
ルアップ抵抗18の一端が接続されるとともに、該プルア
ップ抵抗18の他端は電源VDDに接続されている。 次に、NPNトランジスタ17の作用について説明する。 まず、パワーMOSトランジスタ12のOFF時に於いて、コ
ンパレータ15の反転入力端子には、電源電圧VDDが入力
している。なお、コンパレータ15の非反転入力端子に
は、所定値の基準電圧VREFが入力されている。 いま、スイッチング用のNPNトランジスタ17のベース
にオン信号（信号Siのハイレベル状態）が入力されて、
該トランジスタ17がターンオンすると、コンパレータ15
の反転入力端子の入力電圧値が低下して、基準電圧VREF
との大小関係が反転する。このため、コンパレータ15の
出力信号は、ロウレベルからハイレベルとなり、駆動回
路16に入力する。 これにより、駆動回路16は、前記２つのパワーMOSト
ランジスタ11、12に対して駆動信号を出力し、パワーMO
Sトランジスタ11、12を駆動する。即ち、NPNトランジス
タ17へのON信号により、パワーMOSトランジスタ11、12
をONさせることができる。 なお、パワーMOSトランジスタ11、12がONすると、検
出抵抗RDには検出電流IDが流れるため、再びコンパレー
タ15の反転入力端子への入力電圧値が上昇する。 また、駆動回路16への入力信号は、NPNトランジスタ1
7への入力信号Siの立ち上がりに同期して、ロー、ハ
イ、ローと変化する。 なお、上述の実施例では、スイッチング手段としてNP
Nトランジスタ17を用いているが、これは他の手段、例
えば、MOSFET,リレー等で構成してもよい。また、上述
の実施例では、負荷電流検出抵抗RD、NPNトランジスタ1
7をチップ外部に接続しているが、これは、チップ内部
に構成してもよい。 又、パワーMOSトランジスタ11、12は、IGBT（絶縁ゲ
ート型バイポーラトランジスタ）でも構成可能である。
動用のパワーMOSトランジスタ11、電流検出用のパワーM
OSトランジスタ12、コンパレータ14、コンパレータ15、
プルアップ抵抗18、及び、駆動回路16と、上記チップに
外部接続された負荷RL、電流検出用抵抗RD、及び、スイ
ッチング用のNPNトランジスタ17とから構成される。 パワーMOSトランジスタ12は、パワーMOSトランジスタ
11にカレントミラー接続されており、該２つのトランジ
スタ11、12のゲートには、駆動回路16からの駆動信号が
印加されるように構成されている。 また、パワーMOSトランジスタ11のソースは、前記チ
ップのOUT端子を介して負荷RLの一端に接続されてお
り、該負荷RLの他端は接地されている。一方、パワーMO
Sトランジスタ12のソースは、前記チップのSENSE/IN端
子を介して電流検出用抵抗RDの一端に接続されており、
該検出用抵抗RDの他端は、NPNトランジスタ17を介して
接地されている。 さらに、パワーMOSトランジスタ11のソース側は、コ
ンパレータ14の反転入力端子にも接続され、一方、パワ
ーMOSトランジスタ12のソース側は、コンパレータ14の
非反転入力端子にも接続されている。 前述のように、MOSトランジスタ11、12はカレントミ
ラー接続されており、その比ｎの大きさは、本実施例で
は、 ｎ＝2000＝IL/ID に設定されている。即ち、上記２つのMOSトランジスタ1
1、12がONした場合には、電流検出用抵抗RDに、負荷電
流ILの1/2000の値の検出電流IDが流れる。 また、このとき、実施例装置のように、 RD/RL＝2000 に設定すると、負荷電流ILが正常（＝負荷が正常）であ
る場合には、上記２つのMOSトランジスタ11、12のソー
ス電位が、略平衡状態となる筈である。 したがって、DIAG端子からチップ外部へ出力されるコ
ンパレータ14の出力をモニタすることにより、負荷電流
ILの正常／異常を、換言すれば、負荷RLの正常／異常を
判定することができる。なお、コンパレータ14ととも
に、該コンパレータ14と同様にして、検出レベルの異な
る複数個のコンパレータを接続した場合には、複数パタ
ーンの電流検出が可能となる。 また、本実施例装置の回路に於いて、パワーMOSトラ
ンジスタ12のソース側は、コンパレータ15の反転入力端
子にも接続されている。さらに、該反転入力端子にはプ
ルアップ抵抗18の一端が接続されるとともに、該プルア
ップ抵抗18の他端は電源VDDに接続されている。 次に、NPNトランジスタ17の作用について説明する。 まず、パワーMOSトランジスタ12のOFF時に於いて、コ
ンパレータ15の反転入力端子には、電源電圧VDDが入力
している。なお、コンパレータ15の非反転入力端子に
は、所定値の基準電圧VREFが入力されている。 いま、スイッチング用のNPNトランジスタ17のベース
にオン信号（信号Siのハイレベル状態）が入力されて、
該トランジスタ17がターンオンすると、コンパレータ15
の反転入力端子の入力電圧値が低下して、基準電圧VREF
との大小関係が反転する。このため、コンパレータ15の
出力信号は、ロウレベルからハイレベルとなり、駆動回
路16に入力する。 これにより、駆動回路16は、前記２つのパワーMOSト
ランジスタ11、12に対して駆動信号を出力し、パワーMO
Sトランジスタ11、12を駆動する。即ち、NPNトランジス
タ17へのON信号により、パワーMOSトランジスタ11、12
をONさせることができる。 なお、パワーMOSトランジスタ11、12がONすると、検
出抵抗RDには検出電流IDが流れるため、再びコンパレー
タ15の反転入力端子への入力電圧値が上昇する。 また、駆動回路16への入力信号は、NPNトランジスタ1
7への入力信号Siの立ち上がりに同期して、ロー、ハ
イ、ローと変化する。 なお、上述の実施例では、スイッチング手段としてNP
Nトランジスタ17を用いているが、これは他の手段、例
えば、MOSFET,リレー等で構成してもよい。また、上述
の実施例では、負荷電流検出抵抗RD、NPNトランジスタ1
7をチップ外部に接続しているが、これは、チップ内部
に構成してもよい。 又、パワーMOSトランジスタ11、12は、IGBT（絶縁ゲ
ート型バイポーラトランジスタ）でも構成可能である。
以上、本発明は、負荷駆動用パワーデバイスと負荷電
流検出用パワーデバイスとがカレントミラー接続されて
おり、さらに、負荷電流検出用パワーデバイスに直列
に、かつ、負荷に並列に電流検出用抵抗が接続され、ま
た、電流検出用抵抗に直列にスイッチング手段が接続さ
れた電力用半導体装置である。 本発明の装置では、前述のように負荷と電流検出用抵
抗とが並列に接続されるため、２つのパワーデバイスの
GS間に、検出電圧による差は発生せず、精度の良い検出
ができる。 また、パワーデバイスオン・オフ用のスイッチング手
段が電流検出用の抵抗に直列に接続され、両者の端子を
共用できるため、電流検出用抵抗をチップの外部に構成
する場合にも、チップの端子数の増加はない。
流検出用パワーデバイスとがカレントミラー接続されて
おり、さらに、負荷電流検出用パワーデバイスに直列
に、かつ、負荷に並列に電流検出用抵抗が接続され、ま
た、電流検出用抵抗に直列にスイッチング手段が接続さ
れた電力用半導体装置である。 本発明の装置では、前述のように負荷と電流検出用抵
抗とが並列に接続されるため、２つのパワーデバイスの
GS間に、検出電圧による差は発生せず、精度の良い検出
ができる。 また、パワーデバイスオン・オフ用のスイッチング手
段が電流検出用の抵抗に直列に接続され、両者の端子を
共用できるため、電流検出用抵抗をチップの外部に構成
する場合にも、チップの端子数の増加はない。
第１図は本発明の実施例にかかる電力用半導体装置の回
路構成図、第２図は従来の電力用半導体装置の回路構成
図である。 11……負荷駆動用MOSパワートランジスタ 12……負荷電流検出用パワーMOSトランジスタ RL……負荷、RD……負荷電流検出用抵抗 17……スイッチング用NPNトランジスタ
路構成図、第２図は従来の電力用半導体装置の回路構成
図である。 11……負荷駆動用MOSパワートランジスタ 12……負荷電流検出用パワーMOSトランジスタ RL……負荷、RD……負荷電流検出用抵抗 17……スイッチング用NPNトランジスタ
Claims (1)
- 【請求項１】電流出力側が負荷に直列に接続される負荷
駆動用パワーデバイスと、該負荷駆動用パワーデバイス
にカレントミラー接続された負荷電流検出用パワーデバ
イスと、前記２つのパワーデバイスの電流出力側の電位
をそれぞれ入力して比較し、その大小に応じた信号を出
力する比較手段とを有する電力用半導体装置であって、 前記負荷電流検出用パワーデバイスの電流出力側に直列
に、かつ、前記負荷に並列に接続された電流検出用抵抗
と、 前記電流検出用抵抗に直列に、かつ、前記負荷に並列に
接続され、前記２つのパワーデバイスをオン・オフさせ
るスイッチング手段と、 を有する電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2534890A JP2833100B2 (ja) | 1990-02-05 | 1990-02-05 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2534890A JP2833100B2 (ja) | 1990-02-05 | 1990-02-05 | 電力用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229314A JPH03229314A (ja) | 1991-10-11 |
| JP2833100B2 true JP2833100B2 (ja) | 1998-12-09 |
Family
ID=12163373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2534890A Expired - Fee Related JP2833100B2 (ja) | 1990-02-05 | 1990-02-05 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833100B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785106B2 (en) | 2001-01-16 | 2004-08-31 | Denso Corporation | Integrate circuit device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0915271A (ja) * | 1995-04-24 | 1997-01-17 | Advantest Corp | 過電流検出回路 |
| JP7368148B2 (ja) * | 2019-09-06 | 2023-10-24 | 株式会社東芝 | 電源回路及び無線通信装置 |
-
1990
- 1990-02-05 JP JP2534890A patent/JP2833100B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785106B2 (en) | 2001-01-16 | 2004-08-31 | Denso Corporation | Integrate circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03229314A (ja) | 1991-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |