JPH0746113B2 - Ｃｍｏｓパワ−オン検出回路 - Google Patents

Ｃｍｏｓパワ−オン検出回路

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JPH0746113B2
JPH0746113B2 JP61142440A JP14244086A JPH0746113B2 JP H0746113 B2 JPH0746113 B2 JP H0746113B2 JP 61142440 A JP61142440 A JP 61142440A JP 14244086 A JP14244086 A JP 14244086A JP H0746113 B2 JPH0746113 B2 JP H0746113B2
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mos transistor
current
cmos
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アンドレアス・ラズニヤツク
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モトロ−ラ・インコ−ポレ−テツド
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    • G01—MEASURING; TESTING
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は上昇する供給電位が所定値又は最大値に達する
時を示すCMOSパワーオン検出回路に関する。
〔従来の技術〕
特開昭60−222777号公報の発明の名称「CMOSパワーオン
検出回路」（英国特許出願第8406687号、米国特許第4,6
49,292号明細書，欧州特許第0156560B1号明細書）に
は、回路のトランジスタの最大しきい電圧を超えると出
力の表示を与えるCMOSパワーオン検出回路について記載
されている。
この出願の回路は供給電位が２つのしきい電位の和を超
えた時のみ検出が行われ、検出後は回路によって電流が
消費されない検出回路を提供することができる。
しかし、最大しきい電圧を超えた場合のパワーオン検出
は或る場合には不利となりうる。例えば、一部の論理回
路はしきい電圧を少し超える供給電位では正確に動作し
ない。そのような場合には、上述した出願のパワーオン
検出回路は、回路が完全に動作していない供給電位の上
昇の時点においてパワーオン表示を与える。
〔発明が解決しようとする課題〕
本発明は上述した欠点を軽減するCMOSパワーオン検出回
路を提供しようとするものである。
〔課題を解決するための手段〕
本発明の構成は以下に示す通りである。即ち、第１およ
び第２供給線（10,20）と、 第１および第２供給線の間に直列に接続されたCMOS構成
の第１および第2MOSトランジスタ（Q3,Q4）とを含み、 前記CMOS構成の第１および第2MOSトランジスタ（Q3,
Q4）のドレイン電極は共通に接続されて第１のノード
（Ｃ）を形成し、第1MOSトランジスタ（Q3）のゲート電
極は供給電位が上昇するにつれて第1MOSトランジスタ
（Q3）の第１の飽和電流が増加するように接続されてお
り、 上昇する供給電位（VDD）に応答して充電電流（10）を
発生させる容量性手段（C0）と、第2MOSトランジスタ
（Q4）のゲート電極を駆動して充電電流（I0）の選択可
能な所定のＮ倍の第２の飽和電流を供給する手段（Q1,Q
2）とを含み、 所定値又は最大値を達成した供給電位（VDD）の表示
を、第１及び第２の飽和電流の相対値に依存して、前記
ノードにおける所定の電位変化によって提供し、前記所
定値は容量性手段（C0）のキャパシタンス及び所定の倍
数Ｎに依存することを特徴とするCMOSパワーオン検出回
路としての構成を有する。
或いはまた、容量性手段（C0）における充電電流（I0）
が、第１および第２供給線（10,20）の間で容量性手段
と直列に接続され、その間で第２ノード（Ａ）を形成す
る第１ダイオード手段（Q0）を介して発生されることを
特徴とするCMOSパワーオン検出回路としのて構成を有す
る。
或いはまた、第１ダイオード手段（Q0）はそのゲート電
極を第２ノードに接続させている第3MOSトランジスタに
よって形成されることを特徴とするCMOSパワーオン検出
回路としての構成を有する。
或いはまた、第2MOSトランジスタ（Q4）のゲート電極を
駆動させる手段は電流ミラー手段（Q1,Q2）を含み、第2
MOSトランジスタを導通した電流が容量性手段（C0）に
おける充電電流（I0）の所定倍数であることを特徴とす
るCMOSパワーオン検出回路としての構成を有する。
或いはまた、電流ミラー手段は第１および第２供給線
（10,20）の間に直列に結合され、その間に第３ノード
（Ｂ）を有する更なるMOSトランジスタ（Q1）および第
２ダイオード手段（Q2）を含み、第３ノードは第2MOSト
ランジスタ（Q4）のゲート電極に接続され、更なるMOS
トランジスタ（Q1）のゲート電極には第２ノード（Ａ）
に接続されていることを特徴とするCMOSパワーオン検出
回路としての構成を有する。
或いはまた、第１ダイオード手段がMOSトランジスタ（Q
0）によって形成されており、そのゲート電極は第２ノ
ードに接続され、また、前記MOSトランジスタ及び更な
るMOSトランジスタ（Q0,Q1）が同じ導電型を有すること
を特徴とするCMOSパワーオン検出回路としての構成を有
する。
或いはまた、電流ミラー手段は複数の電流ミラーを含む
ことを特徴とするCMOSパワーオン検出回路としての構成
を有する。
或いはまた、出力手段は反転手段（Q5,Q6,Q7,Q8）を含
み、前記CMOS構成の第１および第2MOSトランジスタ
（Q3,Q4）の間で前記ノード（Ｃ）に接続されているこ
とを特徴とするCMOSパワーオン検出回路としての構成を
有する。
或いはまた、反転手段は２つのCMOSインバータ（Q5,Q6
及びQ7,Q8）によって形成されていることを特徴とするC
MOSパワーオン検出回路としての構成を有する。
或いはまた、前記ノード（Ｃ）における電位変化に応答
して、前記表示後に回路による電流消費を減少させる追
加手段と（Q9,Q10）が備えられていることを特徴とする
CMOSパワーオン検出回路としての構成を有する。
或いはまた、追加手段（Q9,Q10）は電流ミラー手段
（Q1,Q2）における電流を終了させる手段を含むことを
特徴とするCMOSパワーオン検出回路。としての構成を有
する。
〔発明の概要〕
上昇する供給電位を用いてコンデンサを充電し、コンデ
ンサの電圧を１つ又は複数の電流ミラーによって結合し
て１対の並列接続されたCMOS構成のMOSトランジスタの
うちの１つを駆動させ、MOSトランジスタ間のノードに
おける電位変化がパワーオン表示を与えるCMOSパワーオ
ン検出回路を説明している。
〔実施例〕
本発明の１実施例においては、電流ミラーは第１および
第２供給線の間に並列に結合され、その間に第３ノード
を有する第4MOSトランジスタと第２ダイオード手段とを
含み、第３ノードは第2MOSトランジスタのゲート電極に
接続され、第4MOSトランジスタのゲート電極は第２ノー
ドに接続され、できれば第３および第4MOSトランジスタ
は同じ導電型であることが好ましい。
電流ミラー手段は複数の電流ミラーを含むことが好まし
い。
第２ダイオードはそのゲート電極を第３ノードに接続さ
せている第5MOSトランジスタによって形成してもよい。
出力手段は前記ノードに結合させてもよく、出力手段は
反転手段を含むと便利である。
一般的には反転手段は２つのCMOSインバータによって形
成される。
前記ノードにおける所定電位変化に応答して、前記表示
後に回路による電流消費を減少させる追加手段を備える
ことが好ましい。
その追加手段は電流ミラー手段における電流を終止させ
る手段を含んでいてもよい。
下記の図面を参照して本発明の典型的な実施例を下記に
説明する。
第１図は本発明によるCMOSパワーオン検出回路の好まし
い実施例を示す。
第２図は第１図の回路についての供給電位VDDの経時的
上昇を示すグラフである。
さて第１図を参照すると、回路は第１供給線10および第
２供給線20を含み、第１供給線10は供給電位VDDを受取
り、第２供給線20は基準線であり、供給電圧VDDは基準
線に関して正である。
コンデンサC0は第１端末を第２供給線20に接続させ、そ
の第２端末をノードＡにおいてｐチャネルMOSトランジ
スタQ0のドレイン電極に接続させており、このｐチャネ
ルMOSトランジスタQ0はそのドレイン電極をそのゲート
電極に接続させてダイオードを形成し、そのソース電極
を第１供給線10に接続させている。
CMOS構成のMOSトランジスタQ1およびQ2が第１供給線10
および第２供給線20の間に並列に接続され、MOSトラン
ジスタQ1およびQ2のソース電極は第１供給線10および第
２供給線20にそれぞれ接続され、それらのドレイン電極
は一緒に結合されてノードＢを作っている。ｎチャネル
MOSトランジスタQ2はまたそのゲート電極をノードＢに
おいてそのドレイン電極に接続させてダイオードを形成
し、ｐチャネルMOSトランジスタQ1のゲートはMOSトラン
ジスタQ0のゲートに接続されている。
ｐチャネルMOSトランジスタQ3とｎチャネルMOSトランジ
スタQ4によって形成されている更に別のCMOS構成のMOS
トランジスタが第１供給線10および第２供給線20の間に
並列で接続され、MOSトランジスタQ3およびQ4のソース
電極は第１供給線10および第２供給線20にそれぞれ接続
され、それらのMOSトランジスタのドレイン電極は一緒
に結合されてノードＣを作っている。MOSトランジスタQ
4のゲート電極はMOSトランジスタQ2のゲート電極に接続
され、MOSトランジスタQ3のゲート電極は第２供給線20
に接続されている。
さて第１図と第２図とを一緒に参照すると、第１供給線
10に印加される瞬時供給電圧VDDは、その印加後時刻T0
において最大値VDD0に達するまで時間とともに上昇す
る。この上昇する供給電位は下記により表わすことがで
きる。即ち、 VDD＝Ｓ・Ｔ但しＳ＝VDD0/T0 ｐチャネルMOSトランジスタQ0のしきい電圧VTを越える
と、コンデンサC0は電流I0によりダイオード接続された
MOSトランジスタQ0を介して充電される。但し、I0＝Ｓ
・C0 ２つの電流ミラーによって形成されCMOS構成のMOSトラ
ンジスタQ1およびQ2を含む電流ミラー回路の動作によ
り、トランジスタQ4のゲート電極はコンデンサC0の瞬時
電圧から誘導された電圧によって駆動され、MOSトラン
ジスタQ4はコンデンサC0の充電電流の倍数Ｎである飽和
電流を通過させることができる。
従って、MOSトランジスタQ4のこの飽和状態の電流I4は
下記のように表わすことができる。即ち、 I4＝Ｎ・I0 但し、Ｎは所定の乗数である。
電流I4が電流I3〔但し、I3＝K3（VDD−VT）２〕より大
である限りにおいては、K3はトランジスタQ3のパラメー
タに依存して一定であるので、トランジスタQ3およびQ4
間のノードＣの電圧は供給線20の電位の近くに、即ちほ
ぼ0Vに保持される。
電流I3は供給電位がその最大値において安定する時点以
前の時点において電流I4を上回ることができる。
この場合にはＮ・Ｓ・C0＝K3（VDD−VT）２であると電
流I3を越える状態の電流I4に達し、 であるとノードＣにおける電位はVDDに変化する。
この方法により、回路は上昇する供給電位VDDが所定値
に達するとノードＣにおける電位を零からVDDに急速に
変えることによってパワーオン表示を与える。
状態Ｎ・Ｓ・C0＝K3（VDD−VT）２に達する前に供給電
位VDDがその最大値VDD0に達すると、コンデンサC0を充
電させる電流I0は減少し、下記の式によって表わすこと
ができる。即ち、 但し、K0は式I0＝K0（Ｖ−VT）２によって定義される定
数である。
電流I4は下記の式によって与えられる時刻Ｔにおいて電
流I3より小さくなる。即ち、 この時点においてMOSトランジスタQ3はMOSトランジスタ
Q4より強力に伝導し、ノードＣにおける電圧は供給電位
VDDのそれに切換わる。
この結果ノードＣにおける0VからVDDへの電位の変化
は、供給電圧が上昇をやめたという表示を与える。
上述したように、回路は上昇する供給電圧が所定値に達
した時、又は供給電位VDDが最大値に達してしばらくし
てからノードＣにおける電位変化によってパワーオン表
示を与える。
回路から適当な出力信号を与えるために、トランジスタ
Q3とQ4の間のノードＣは２つの並列接続されたCMOSイン
バータによって出力端子30に結合されている。第１のCM
OSインバータはｐチャネルMOSトランジスタQ5とｎチャ
ネルMOSトランジスタQ6によって形成され、これらのMOS
トランジスタは第１供給線10および第２供給線20の間に
並列で接続され、それらのドレインを一緒に接続させて
ノードＤを作っている。MOSトランジスタQ5およびQ6の
ゲート電極は一緒に接続され、ノードＣに接続されてい
る。第２のCMOSインバータは第１供給線10および第２供
給線20の間に接続されたｐチャネルMOSトランジスタQ7
およびｎチャネルMOSトランジスタQ8によって与えら
れ、これらのMOSトランジスタのゲート電極はノードＤ
に接続され、これらのMOSトランジスタをドレイン電極
はノードＥにおいて一緒に接続され、出力端子30に接続
されている。ノードＣおける電圧がVDDにまで上昇して
パワーオンを示すと、出力端子30における電位もまたV
DDになる。
出力端子30におけるパワーオン検出信号を与えた後に回
路による消費電流を少なくするために、ノードＤはｐチ
ャネルMOSトランジスタQ9のゲート電極に接続され、そ
のソース電極は第１供給線10に接続され、そのドレイン
電極はMOSトランジスタQ1のゲート電極に接続されてい
る。同様に、ノードＣはｎチャネルMOSトランジスタQ10
のゲート電極に接続され、このMOSトランジスタQ10のソ
ース電極は第２供給線20に接続され、このMOSトランジ
スタQ10のドレイン電極はMOSトランジスタQ4のゲート電
極に接続されている。
ノードＣにおける電位が供給電位VDDに等しくなると、M
OSトランジスタQ9およびQ10はオンになり、それによりM
OSトランジスタQ1およびQ4を流れる電流はカットされる
ので、パワー上昇が終るとパワーオン検出回路は電流の
消費をやめる。
だが第１供給線10に印加された供給電位の上昇の検出が
ひとたび回路によって行われると、回路は切換えられた
状態に留まり、出力端子30は供給電位がしきい電圧VT以
下にさがるまでVDDに等しい表示出力電圧を与える。
本発明を例をあげて説明したが、本発明の範囲を逸脱す
ることなく変形を行うことができる。例えば、説明した
実施例ではトランジスタQ4は２つの電流ミラーを介して
コンデンサC0に生じた充電電流により駆動されるが、こ
れは絶対に必要というのではなく、これより多い、又は
少ないミラーを用いてもよい。所望するならば電流ミラ
ーは使用する必要はなく、その場合にはトランジスタQ0
とQ4を同じ導電型としそれらのゲート電極は一緒に接続
させる。
【図面の簡単な説明】
第１図は、本発明の実施例としてのCMOSパワーオン検出
回路の回路構成図、 第２図は、第１図のCMOSパワーオン検出回路における供
給電位VDDの経時的上昇を示すグラフである。 10……第１供給線 20……第２供給線 30……出力端子

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】第１および第２供給線（10,20）と、 第１および第２供給線の間に直列に接続されたCMOS構成
    の第１および第2MOSトランジスタ（Q3,Q4）とを含み、 前記CMOS構成の第１および第2MOSトランジスタ（Q3,
    Q4）のドレイン電極は共通に接続されて第１のノード
    （Ｃ）を形成し、第1MOSトランジスタ（Q3）のゲート電
    極は供給電位が上昇するにつれて第1MOSトランジスタ
    （Q3）の第１の飽和電流が増加するように接続されてお
    り、 上昇する供給電位（VDD）に応答して充電電流（10）を
    発生させる容量性手段（C0）と、第2MOSトランジスタ
    （Q4）のゲート電極を駆動して充電電流（I0）の選択可
    能な所定のＮ倍の第２の飽和電流を供給する手段（Q1,Q
    2）とを含み、 所定値又は最大値を達成した供給電位（VDD）の表示
    を、第１及び第２の飽和電流の相対値に依存して、前記
    ノードにおける所定の電位変化によって提供し、前記所
    定値は容量性手段（C0）のキャパシタンス及び所定の倍
    数Ｎに依存することを特徴とするCMOSパワーオン検出回
    路。
  2. 【請求項２】容量性手段（C0）における充電電流（I0）
    が、第１および第２供給線（10,20）の間で容量性手段
    と直列に接続され、その間で第２ノード（Ａ）を形成す
    る第１ダイオード手段（Q0）を介して発生されることを
    特徴とする特許請求の範囲第１項記載のCMOSパワーオン
    検出回路。
  3. 【請求項３】第１ダイオード手段（Q0）はそのゲート電
    極を第２ノードに接続させている第3MOSトランジスタに
    よって形成されることを特徴とする特許請求の範囲第２
    項記載のCMOSパワーオン検出回路。
  4. 【請求項４】第2MOSトランジスタ（Q4）のゲート電極を
    駆動させる手段は電流ミラー手段（Q1,Q2）を含み、第2
    MOSトランジスタを導通した電流が容量性手段（C0）に
    おける充電電流（I0）の所定倍数であることを特徴とす
    る特許請求の範囲第１項，第２項，第３項の内、いずれ
    か１項記載のCMOSパワーオン検出回路。
  5. 【請求項５】電流ミラー手段は第１および第２供給線
    （10,20）の間に直列に結合され、その間に第３ノード
    （Ｂ）を有する更なるMOSトランジスタ（Q1）および第
    ２ダイオード手段（Q2）を含み、第３ノードは第2MOSト
    ランジスタ（Q4）のゲート電極に接続され、更なるMOS
    トランジスタ（Q1）のゲート電極には第２ノード（Ａ）
    に接続されていることを特徴とする特許請求の範囲第４
    項記載のCMOSパワーオン検出回路。
  6. 【請求項６】第１ダイオード手段がMOSトランジスタ（Q
    0）によって形成されており、そのゲート電極は第２ノ
    ードに接続され、また、前記MOSトランジスタ及び更な
    るMOSトランジスタ（Q0,Q1）が同じ導電型を有すること
    を特徴とする特許請求の範囲第５項記載のCMOSパワーオ
    ン検出回路。
  7. 【請求項７】電流ミラー手段は複数の電流ミラーを含む
    ことを特徴とする特許請求の範囲第４項乃至第６項の
    内、いずれか１項記載のCMOSパワーオン検出回路。
  8. 【請求項８】出力手段は反転手段（Q5,Q6,Q7,Q8）を含
    み、前記CMOS構成の第１および第2MOSトランジスタ
    （Q3,Q4）の間で前記ノード（Ｃ）に接続されているこ
    とを特徴とする特許請求の範囲第１項乃至第７項の内、
    いずれか１項記載のCMOSパワーオン検出回路。
  9. 【請求項９】反転手段は２つのCMOSインバータ（Q5,Q6
    及びQ7,Q8）によって形成されていることを特徴とする
    特許請求の範囲第８項記載のCMOSパワーオン検出回路。
  10. 【請求項１０】前記ノード（Ｃ）における電位変化に応
    答して、前記表示後に回路による電流消費を減少させる
    追加手段と（Q9,Q10）が備えられていることを特徴とす
    る特許請求の範囲第１項乃至第９項の内、いずれか１項
    記載のCMOSパワーオン検出回路。
  11. 【請求項１１】追加手段（Q9,Q10）は電流ミラー手段
    （Q1,Q2）における電流を終了させる手段を含むことを
    特徴とする特許請求の範囲第10項記載のCMOSパワーオン
    検出回路。
JP61142440A 1985-06-18 1986-06-18 Ｃｍｏｓパワ−オン検出回路 Expired - Lifetime JPH0746113B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8515434A GB2176959B (en) 1985-06-18 1985-06-18 Cmos power-on detection circuit
GB8515434 1985-06-18

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Publication Number Publication Date
JPS62254073A JPS62254073A (ja) 1987-11-05
JPH0746113B2 true JPH0746113B2 (ja) 1995-05-17

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ID=10580932

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Application Number Title Priority Date Filing Date
JP61142440A Expired - Lifetime JPH0746113B2 (ja) 1985-06-18 1986-06-18 Ｃｍｏｓパワ−オン検出回路

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EP (1) EP0206084B1 (ja)
JP (1) JPH0746113B2 (ja)
KR (1) KR950001086B1 (ja)
DE (1) DE3686001T2 (ja)
GB (1) GB2176959B (ja)
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