JP2000252808A - 集積回路 - Google Patents

集積回路

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Abstract

(57)【要約】 【課題】 スタンバイ消費電流を低減し、かつ、いかな
る電源電圧の立ち上がり速度に対しても正しくリセット
信号を出力することのできる集積回路を提供する。 【解決手段】 電源電圧の立ち上がりが速い場合、電源
投入時はリセット信号をＬｏｗとし、ＰＭＯＳトランジ
スタＴ１をＯＮさせて、ノードＮ１をＨｉｇｈにする。
ノードＮ１はＮＭＯＳトランジスタＴ２を介してアース
ラインＶＳＳにも接続されているので、電源電圧が所定
値以上になるとＮＭＯＳトランジスタＴ２がＯＮするた
め、抵抗Ｒ１の値を小さく設定することにより、ノード
Ｎ１を遅延することなくＨｉｇｈからＬｏｗへと変化さ
せる。この変化によりノードＮ２をＨｉｇｈとし、ノー
ドＮ３をＨｉｇｈとしておいて、リセット信号をＨｉｇ
ｈとする。また、リセット信号がＨｉｇｈの間はＰＭＯ
ＳトランジスタＴ１をＯＦＦさせて電流を遮断する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
より詳細には、電源電圧の遷移を検知してリセット信号
を出力する集積回路に関するものである。
【０００２】
【従来の技術】電源電圧の立ち上がりおよび立ち下がり
を検知してリセット信号を出力する電源検出回路として
の従来の集積回路３１を図７に示す。
【０００３】同図において、電源ラインＶＤＤとアース
ラインＶＳＳとの間に抵抗Ｒ４とＲ５とが直列に接続さ
れ、両抵抗の接続点（ノードＮ１２）がＮＭＯＳトラン
ジスタＴ１６のゲートに接続されている。ＮＭＯＳトラ
ンジスタＴ１６のソースはアースラインＶＳＳに接続さ
れており、ドレインは抵抗Ｒ６を介して電源ラインＶＤ
Ｄに接続されている。また、ＮＭＯＳトランジスタＴ１
６と抵抗Ｒ６との接続点（ノードＮ１３）はＰＭＯＳト
ランジスタＴ１７およびＮＭＯＳトランジスタＴ１８の
ゲートに接続されている。
【０００４】ＰＭＯＳトランジスタＴ１７のソースは電
源ラインＶＤＤに、ドレインはＮＭＯＳトランジスタＴ
１８のドレインにそれぞれ接続されており、ＮＭＯＳト
ランジスタＴ１８のソースはアースラインＶＳＳに接続
されている。ＰＭＯＳトランジスタＴ１７とＮＭＯＳト
ランジスタＴ１８との接続点（ノードＮ３）はリセット
信号が出力されるリセット端子である。
【０００５】電源検出回路のスタンバイ消費電流を減少
させるために、通常、電源検出回路に用いる抵抗は大き
い値に設定され、上記集積回路３１においては、例えば
抵抗Ｒ４・Ｒ５は約５４０００ｋΩ、抵抗Ｒ６は約７５
０００ｋΩである。
【０００６】このように抵抗値が比較的大きく設定され
ている集積回路３１の動作を、電源電圧の立ち上がりが
遅い場合と速い場合とについて、図８および図９に示す
タイミングチャートを用いて説明する。なお、同図にお
いて、縦軸を電圧、横軸を時間とし、破線を電源電圧と
する。
【０００７】まず、電源電圧の立ち上がりが１ｍｓより
長期間で行われるような遅い場合について説明する。図
８に示すように、電源電圧の立ち上がり時には、ノード
Ｎ１２の電圧は電源電圧の変化に追従して、抵抗Ｒ４・
Ｒ５による電源電圧の分圧値を示しながら上昇する。ノ
ードＮ１２の電圧がＮＭＯＳトランジスタＴ１６のしき
い値に達するまでは、ノードＮ１３の電圧は、ＮＭＯＳ
トランジスタＴ１６がＯＦＦであることから抵抗Ｒ６を
介して電源電圧と同一の値をとりながら上昇する。ノー
ドＮ１３の電圧がＮＭＯＳトランジスタＴ１８のしきい
値に達すると、ＰＭＯＳトランジスタＴ１７はＯＦＦ、
ＮＭＯＳトランジスタＴ１８はＯＮとなるので、ノード
Ｎ３の電圧、すなわちリセット信号は電源投入直後のフ
ローティングからＬｏｗレベルに確定する。
【０００８】次いで、ノードＮ１２の電圧が上昇してＮ
ＭＯＳトランジスタＴ１６のしきい値を越えると、ＮＭ
ＯＳトランジスタＴ１６がＯＮするため、ノードＮ１３
の電圧はＬｏｗレベルに変化する。この変化に伴ってＰ
ＭＯＳトランジスタＴ１７がＯＮ、ＮＭＯＳトランジス
タＴ１８がＯＦＦとなるため、リセット信号はＬｏｗレ
ベルからＨｉｇｈレベルに変化する。
【０００９】その後、電源電圧が定常値の間はノードＮ
３の電圧はＨｉｇｈレベルに保持され、電源電圧が立ち
下がり始めるときは、ＰＭＯＳトランジスタＴ１７がＯ
ＮのままであるのでノードＮ３の電圧は電源電圧と同一
の値をとりながら低下する。そして、ノードＮ１２の電
圧がＮＭＯＳトランジスタＴ１６のしきい値より低下す
ると、ＮＭＯＳトランジスタＴ１６がＯＦＦし、ノード
Ｎ１３の電圧が電源電圧と同一の値に引き上げられてＨ
ｉｇｈレベルになるので、ＮＭＯＳトランジスタＴ１８
がＯＮ、ＰＭＯＳトランジスタＴ１７がＯＦＦとなり、
ノードＮ３の電圧はＬｏｗレベルとなる。
【００１０】このように、電源電圧の立ち上がりが遅い
場合は、集積回路３１は電源電圧の立ち上がりおよび立
ち下がりを検知して、電源電圧が所定の値に達する期間
のみリセット端子（ノードＮ３）からＨｉｇｈレベルの
信号、すなわちパルスをリセット信号として出力するこ
とができる。
【００１１】一方、電源電圧の立ち上がりが１００μｓ
より短期間で行われるような速い場合については、図９
に示すように、電源電圧の立ち上がり時にノードＮ１２
の電圧が電源電圧の変化に対して遅延して緩やかに上昇
するためにＬｏｗレベルの間が長く、その間ノードＮ１
３の電圧も電源電圧から遅延して緩やかに上昇する。こ
のとき、ノードＮ１３の電圧は上昇してもＬｏｗレベル
領域に留まっている。次いで、ノードＮ１２の電圧がＮ
ＭＯＳトランジスタＴ１６のしきい値を越えると、ＮＭ
ＯＳトランジスタＴ１６がＯＮになり、ノードＮ１３の
電圧はより低い値に変化する。従って、電源電圧の立ち
上がり期間を通してＮＭＯＳトランジスタＴ１８はＯＦ
Ｆであり、ノードＮ３の電圧はＰＭＯＳトランジスタＴ
１７がＯＮになるまではフローティング、ＯＮになった
後は電源電圧と同一の値をとりながら上昇することにな
る。
【００１２】このように、電源電圧の立ち上がりが速い
場合は、立ち上がり時にリセット信号が電源電圧と同電
位となってＨｉｇｈレベルから始まるので、集積回路３
１はＬｏｗレベルを認識することができず、リセット信
号の立ち上がりを制御することができない。
【００１３】電源電圧が速く立ち下がることは通常あり
得ないので、立ち下がり時にはノードＮ１２・Ｎ１３・
Ｎ３のいずれの電圧も電源電圧の立ち下がりが遅い場合
の説明と同一の変化となる。従って、集積回路３１はリ
セット信号の立ち下がりについては制御することができ
る。
【００１４】なお、リセット信号を出力するその他の集
積回路として、特開平５−２５８０８５号公報に開示さ
れているように、電源電圧の立ち上がり・立ち下がりが
速い場合にもリセットがかかりやすいようにしたもの、
特開平５−２８３９９７号公報に開示されているよう
に、高電圧源と低電圧源とを有する構成において低電圧
源の電圧低下が起こっても高電圧源系の回路が誤動作し
ないようにしたものや、特開平５−３２６８２５号公報
に開示されているように、電源電圧が設定値以下になる
と電源の供給を遮断して外来ノイズによる破壊を防止す
るようにしたもの、さらには特開昭６１−１１８０１９
号公報に開示されているように、電源電圧が内部回路の
動作下限電圧に達したことを検出して内部回路のクリア
時間を設定することによりクリア動作の安定性を確保す
るようにしたものなどがある。
【００１５】
【発明が解決しようとする課題】上述したように、従来
の集積回路３１では、電源電圧が速く立ち上がる場合に
リセット信号の立ち上がりを制御することができないの
で、この集積回路３１を用いてリセットをかける回路が
正常に初期化されないおそれがある。そこで、いかなる
電源電圧の立ち上がり速度に対しても正常にリセット動
作が行われるように、抵抗Ｒ４・Ｒ５・Ｒ６の値を小さ
く設定すると、被リセット回路が信号の読み出し、書き
込み、消去などの命令を受け付け可能となるスタンバイ
時において、集積回路３１のスタンバイ消費電流（電源
ラインＶＤＤから抵抗Ｒ４・Ｒ５を通してアースライン
ＶＳＳに流れる電流、および電源ラインＶＤＤから抵抗
Ｒ６、ＮＭＯＳトランジスタＴ１６を通してアースライ
ンＶＳＳに流れる電流）が増大してしまうという問題が
起こる。
【００１６】また、特開平５−２５８０８５号公報の集
積回路は電源電圧の立ち上がりが速いときにも正常にリ
セット信号を生成することができるが、上記スタンバイ
消費電流を抑制する構成ではない。さらに、前述したそ
の他の公報では電源電圧の立ち上がり速度による問題は
考慮されていない。
【００１７】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、スタンバイ消費電流を低
減し、かつ、いかなる電源電圧の立ち上がり速度に対し
ても正しくリセット信号を出力することのできる集積回
路を提供することにある。
【００１８】
【課題を解決するための手段】請求項１に係る発明の集
積回路は、上記課題を解決するために、電源電圧が投入
されると所定期間高電位レベルとなるパルスのリセット
信号を生成する集積回路において、上記電源電圧の立ち
下がりを検出する第１電源電圧検出回路と、上記電源電
圧の立ち上がりを検出する第２電源電圧検出回路と、上
記第１電源電圧検出回路の検出結果と上記第２電源電圧
検出回路の検出結果とに基づいて立ち上がりおよび立ち
下がりのタイミングが制御される上記リセット信号を生
成するリセット信号生成回路とを備え、上記第２電源電
圧検出回路は上記リセット信号生成回路が上記リセット
信号を生成する間に上記第２電源電圧検出回路に流れる
電流を遮断する電流遮断回路を有していることを特徴と
している。
【００１９】上記の発明によれば、電源電圧の立ち下が
り検出用の第１電源電圧検出回路と、電源電圧の立ち上
がり検出用の第２電源電圧検出回路との２つを設けてお
き、これらの検出結果によってリセット信号の立ち上が
りおよび立ち下がりを制御する。さらに、第２電源電圧
検出回路を立ち上がりが速い電源電圧にも対応すること
ができるような構成とするために、例えば内部を流れる
電流の経路に設けた抵抗を小さい値に設定せざるを得な
いなど、従来の立ち上がり検出用回路に付随した消費電
流増大の問題を、リセット信号生成中に電流を遮断する
電流遮断回路を設けることで解決する。
【００２０】この結果、スタンバイ消費電流を低減し、
かつ、いかなる電源電圧の立ち上がり速度に対しても正
しくリセット信号を出力することのできる集積回路を提
供することができる。
【００２１】請求項２に係る発明の集積回路は、上記課
題を解決するために、請求項１に記載の集積回路におい
て、上記第２電源電圧検出回路は、立ち上がり期間に上
記電源電圧が所定値を越えると電圧レベルが変化するこ
とにより立ち上がりを検出する立ち上がり検出端子を有
することを特徴としている。
【００２２】上記の発明によれば、第２電源電圧検出回
路において、電源電圧投入後の立ち上がり期間中、電源
電圧が所定値を越える際に立ち上がり検出端子の電圧レ
ベルがＨｉｇｈレベルからＬｏｗレベル、またはＬｏｗ
レベルからＨｉｇｈレベルに変化することにより、電源
電圧が立ち上がったことを検出する。従って、この検出
結果に基づいた第２電源電圧検出回路の出力と、第１電
源電圧検出回路の出力とを用いることにより、いかなる
電源電圧の立ち上がり速度に対してもリセット信号生成
回路で適切なリセット信号を生成することができる。
【００２３】請求項３に係る発明の集積回路は、上記課
題を解決するために、請求項２に記載の集積回路におい
て、上記立ち上がり検出端子は、一端が上記電源電圧の
高電圧側の印加ラインに接続されたコンデンサの他端
と、一端が上記電源電圧の低電圧側の印加ラインに接続
されるとともに上記電源電圧がスイッチングＯＮレベル
に達するまでは遮断状態となりスイッチングＯＮレベル
に達すると導通状態となる第１スイッチング素子の他端
との接続点であり、一端が上記電源電圧の高電圧側の印
加ラインに接続されるとともに、上記リセット信号の非
生成時中に遮断状態から導通状態へスイッチングし、上
記電流遮断回路として上記リセット信号の生成時に導通
状態から遮断状態へスイッチングする第２スイッチング
素子の他端が抵抗を介して上記立ち上がり検出端子に接
続されていることを特徴としている。
【００２４】上記の発明によれば、電源電圧がスイッチ
ングＯＮレベルに達するまでは第１スイッチング素子が
遮断状態であり、またこのとき例えば第２スイッチング
素子が遮断状態であるとすれば、立ち上がり検出端子の
電圧はコンデンサを介して電源電圧と同一になり、電源
電圧がスイッチングＯＮレベルに達する直前の立ち上が
り検出端子の状態をＨｉｇｈレベルとすることができ
る。
【００２５】電源電圧がスイッチングＯＮレベルに達す
ると第１スイッチング素子が導通状態となり、またこの
とき例えば第２スイッチング素子も導通状態となるとす
れば、立ち上がり検出端子は、電源電圧の低電圧側の印
加ラインに接続されるとともに、抵抗を挿んで電源電圧
の高電圧側の印加ラインに接続されてその電圧が徐々に
低下するので、この状態をＬｏｗレベルとすることがで
きる。立ち上がり検出端子の電圧がＬｏｗレベルになっ
たことを用いてリセット信号を生成している間、第１ス
イッチング素子は導通状態であるので、立ち上がり検出
端子はＬｏｗレベルを維持する。
【００２６】またリセット信号の生成時には、電流遮断
回路としての第２スイッチング素子が遮断状態となるの
で、電源電圧の高電圧側の印加ラインから電源電圧の低
電圧側の印加ラインへ流れる電流がなくなる。
【００２７】従って、抵抗の値を小さく設定することに
より、電源電圧の立ち上がりが遅い場合にも速い場合に
も、電源電圧が所定値を越える際に遅延することなく電
圧レベルが変化する立ち上がり検出端子を実現すること
ができ、これによる検出結果に基づいてリセット信号の
立ち上がりを制御することができる。また、リセット信
号の生成時に電源電圧の高電圧側の印加ラインから電源
電圧の低電圧側の印加ラインへ流れる電流がなくなるた
め、抵抗の値を小さく設定してもスタンバイ消費電流を
低減することができる。
【００２８】請求項４に係る発明の集積回路は、上記課
題を解決するために、請求項２に記載の集積回路におい
て、上記立ち上がり検出端子は、一端が抵抗を介して上
記電源電圧の高電圧側の印加ラインに接続されるととも
にスイッチングＯＮレベルに達するまでは遮断状態とな
りスイッチングＯＮレベルに達すると導通状態となる第
１スイッチング素子の他端と、一端が上記電源電圧の低
電圧側の印加ラインに接続されるとともにスイッチング
制御端子の電圧がスイッチングＯＮレベルに達するまで
は遮断状態となりスイッチングＯＮレベルに達すると導
通状態となる第２スイッチング素子の他端との接続点で
あり、上記第１スイッチング素子のスイッチングＯＮレ
ベルは上記立ち上がり検出端子の電圧で決定されるとと
もに上記第１スイッチング素子は一端と他端との間に寄
生容量を有しており、上記スイッチング制御端子は、一
端が上記電源電圧の低電圧側の印加ラインに接続された
コンデンサの他端と、一端が上記電源電圧の高電圧側の
印加ラインに接続されるとともに上記電源電圧がスイッ
チングＯＮレベルに達するまでは遮断状態となりスイッ
チングＯＮレベルに達すると導通状態となる第３スイッ
チング素子の他端との接続点であり、一端が上記電源電
圧の低電圧側の印加ラインに接続されるとともに上記リ
セット信号の非生成時中に遮断状態から導通状態へスイ
ッチングし上記電流遮断回路として上記リセット信号の
生成時に導通状態から遮断状態へスイッチングする第４
スイッチング素子の他端が抵抗を介して上記スイッチン
グ制御端子に接続されており、一端が上記電源電圧の高
電圧側の印加ラインに接続されるとともに上記リセット
信号の非生成時に導通状態から遮断状態へスイッチング
し上記リセット信号の生成時に遮断状態から導通状態へ
スイッチングする第５スイッチング素子の他端が上記ス
イッチング制御端子に接続されていることを特徴として
いる。
【００２９】上記の発明によれば、電源投入時にはスイ
ッチング制御端子の電圧はコンデンサを介して電源電圧
の低電圧側の印加ラインと同一の低電圧となる。このと
き第１ないし第５スイッチング素子は遮断状態であるの
で、立ち上がり検出端子の電圧は第１スイッチング素子
の寄生容量により、電源電圧の高電圧側の印加ラインと
同様に上昇する。次いで電源電圧が第３スイッチング素
子のスイッチングＯＮレベルに達すると第３スイッチン
グ素子が導通状態となり、またこのとき例えば第４スイ
ッチング素子が導通状態になるとすれば、スイッチング
制御端子の電圧は電源電圧の上昇に伴って徐々に上昇す
る。スイッチング制御端子の電圧が第２スイッチング素
子のスイッチングＯＮレベルに達するまでは、立ち上が
り検出端子の電圧は上昇し続けるので、第２スイッチン
グ素子が導通状態になる直前の立ち上がり検出端子の状
態をＨｉｇｈレベルとすることができる。
【００３０】スイッチング制御端子の電圧が第２スイッ
チング素子のスイッチングＯＮレベルに達して第２スイ
ッチング素子が導通状態になると、立ち上がり検出端子
は第２スイッチング素子を通して電源電圧の低電圧側の
印加ラインに接続されるので、立ち上がり検出端子の電
圧は徐々に低下する。電源電圧が所定値を越えて上昇す
ると立ち上がり検出端子の電圧はさらに低下するので、
このときの立ち上がり検出端子の状態をＬｏｗレベルと
することができる。そして、立ち上がり検出端子の電圧
がＬｏｗレベルになったことを用いてリセット信号を生
成すると、第５スイッチング素子が導通状態となり、ス
イッチング制御端子が電源電圧の高電圧側の印加ライン
に接続されてＨｉｇｈレベルを維持する、すなわち立ち
上がり検出端子がＬｏｗレベルを維持する。
【００３１】また、立ち上がり検出端子の電圧がＬｏｗ
レベルになることにより第１スイッチング素子は遮断状
態になり、リセット信号生成時には電流遮断回路として
の第４スイッチング素子が遮断状態となるので、電源電
圧の高電圧側の印加ラインから電源電圧の低電圧側の印
加ラインへ流れる電流がなくなる。
【００３２】従って、抵抗の値を小さく設定することに
より、電源電圧の立ち上がりが遅い場合にも速い場合に
も、電源電圧が所定値を越える際に遅延することなく電
圧レベルが変化する立ち上がり検出端子を実現すること
ができ、これによる検出結果に基づいてリセット信号の
立ち上がりを制御することができる。また、リセット信
号の生成時に電源電圧の高電圧側の印加ラインから電源
電圧の低電圧側の印加ラインへ流れる電流がなくなるた
め、抵抗の値を小さく設定してもスタンバイ消費電流を
低減することができる。
【００３３】
【発明の実施の形態】〔実施の形態１〕本発明の集積回
路の実施の一形態について図１ないし図３に基づいて説
明すれば、以下の通りである。
【００３４】図１に、本実施の形態の集積回路１１の構
成を示す。集積回路１１は、第１電源電圧検出回路１、
第２電源電圧検出回路２、およびリセット信号生成回路
３から構成される。
【００３５】第１電源電圧検出回路１は、従来の技術で
述べた集積回路３１と同一の構成であるので詳細は省略
するが、自身のスタンバイ消費電流を抑えるために抵抗
Ｒ４・Ｒ５・Ｒ６は大きな値に設定されている。
【００３６】第２電源電圧検出回路２において、電源ラ
イン（電源電圧の高電圧側の印加ライン）ＶＤＤとアー
スライン（電源電圧の低電圧側の印加ライン）ＶＳＳと
の間にＰＭＯＳトランジスタＴ１、抵抗Ｒ１、およびＮ
ＭＯＳトランジスタＴ２の直列回路が形成されている。
ＰＭＯＳトランジスタ（第２スイッチング素子）Ｔ１の
ゲートは後述するリセット信号生成回路３のリセット端
子に、ソースは電源ラインＶＤＤに、ドレインは抵抗Ｒ
１の一端にそれぞれ接続されている。ＮＭＯＳトランジ
スタ（第１スイッチング素子）Ｔ２のゲートは電源ライ
ンＶＤＤに、ドレインは抵抗Ｒ１の他端に、ソースはア
ースラインＶＳＳにそれぞれ接続されている。
【００３７】抵抗Ｒ１とＮＭＯＳトランジスタＴ２との
接続点（ノードＮ１）はコンデンサＣ１を介して電源ラ
インＶＤＤに接続されている。また、電源ラインＶＤＤ
とアースラインＶＳＳとの間にＰＭＯＳトランジスタＴ
３とＮＭＯＳトランジスタＴ４とからなるＣＭＯＳイン
バータが形成されており、ＰＭＯＳトランジスタのソー
スは電源ラインＶＤＤに、ドレインはＮＭＯＳトランジ
スタＴ４のドレインにそれぞれ接続されている。ＮＭＯ
ＳトランジスタＴ４のソースはアースラインＶＳＳに接
続されている。さらに、ＰＭＯＳトランジスタＴ３およ
びＮＭＯＳトランジスタＴ４のそれぞれのゲートはノー
ドＮ１に接続されている。
【００３８】なお、抵抗Ｒ１は約１５０ｋΩと小さく設
定されており、コンデンサＣ１は約３ｐＦである。該第
２電源電圧検出回路２はこのように抵抗Ｒ１の値が小さ
いため消費電流が多いが、立ち上がりの速い電源電圧の
遷移を検知することができる。また、ＰＭＯＳトランジ
スタＴ１は、スタンバイ時に電源ラインＶＤＤからＰＭ
ＯＳトランジスタＴ１、抵抗Ｒ１、およびＮＭＯＳトラ
ンジスタＴ２を通してアースラインＶＳＳに至るＤＣパ
スに電流が流れないようにするために該ＤＣパスを遮断
するＤＣパス遮断回路（電流遮断回路）４をも構成して
いる。
【００３９】リセット信号生成回路３は、第１電源電圧
検出回路１のノードＮ２からの出力信号と第２電源電圧
検出回路２のノードＮ３からの出力信号とが入力される
ＮＡＮＤ回路Ｍ１と、ＮＡＮＤ回路Ｍ１からの出力信号
（ノードＮ１０の電圧）の反転信号を出力するＣＭＯＳ
インバータとから構成される。ＣＭＯＳインバータは、
電源ラインＶＤＤとアースラインＶＳＳとの間に設けら
れたＰＭＯＳトランジスタＴ５とＮＭＯＳトランジスタ
Ｔ６との直列回路からなる。両トランジスタのゲートは
それぞれノードＮ１０に接続され、ＰＭＯＳトランジス
タＴ５のソースは電源ラインＶＤＤに、ドレインはＮＭ
ＯＳトランジスタＴ６のドレインにそれぞれ接続されて
いる。また、ＮＭＯＳトランジスタＴ６のソースはアー
スラインＶＳＳに接続されている。
【００４０】ＰＭＯＳトランジスタＴ５とＮＭＯＳトラ
ンジスタＴ６との接続点はリセット端子として外部回路
（図示せず）に接続されるとともに、前記第２電源電圧
検出回路２のＰＭＯＳトランジスタＴ１のゲートに接続
されている。
【００４１】上記の構成の集積回路１１の動作を、電源
電圧の立ち上がりが遅い場合と速い場合とについて、図
２および図３に示すタイミングチャートを用いて以下に
説明する。
【００４２】まず、電源電圧の立ち上がりが遅い場合、
第２電源電圧検出回路２において電源ラインＶＤＤに電
源電圧が投入されると、図２に示すように、ノードＮ１
の電圧はコンデンサＣ１を介して電源電圧の立ち上がり
に追従して上昇し、ＮＭＯＳトランジスタＴ４のしきい
値に達すると、ＰＭＯＳトランジスタＴ３がＯＦＦ、Ｎ
ＭＯＳトランジスタＴ４がＯＮになり、ノードＮ２の電
圧はＬｏｗレベルとなる。従って、ノードＮ２の電圧を
入力とするＮＡＮＤ回路Ｍ１の出力、すなわちノードＮ
１０の電圧は、このときノードＮ３の電圧に関わらずＨ
ｉｇｈレベルとなる。よって、リセット信号生成回路３
のＣＭＯＳインバータにおいてＰＭＯＳトランジスタＴ
５がＯＦＦ、ＮＭＯＳトランジスタＴ６がＯＮとなっ
て、リセット信号は電源投入直後のフローティングから
Ｌｏｗレベルに確定する。
【００４３】リセット信号がＬｏｗレベルになるとＰＭ
ＯＳトランジスタＴ１がＯＮになるので、ノードＮ１は
抵抗Ｒ１およびＰＭＯＳトランジスタＴ１を通して電源
ラインＶＤＤに接続され、その電圧はＨｉｇｈレベルに
なる。また、電源電圧がＮＭＯＳトランジスタＴ２のし
きい値に達するとＮＭＯＳトランジスタＴ２がＯＮにな
り、ノードＮ１はＮＭＯＳトランジスタＴ２を介してア
ースラインＶＳＳにも接続される。従って、結局、電源
電圧が所定値以上（Ｈｉｇｈレベル）になると、ノード
Ｎ１の電圧はＨｉｇｈレベルからＬｏｗレベルへと変化
することになる。
【００４４】このように、ノードＮ１は、抵抗Ｒ１の値
を小さく設定したことにより、電源電圧が所定値より高
くなるとその電圧レベルが遅延することなく変化するこ
とによって電源電圧の立ち上がりを検出しており、立ち
上がり検出端子としての機能を有している。そして、こ
の変化の際にＰＭＯＳトランジスタＴ３がＯＮ、ＮＭＯ
ＳトランジスタＴ４がＯＦＦになるので、ノードＮ２の
電圧は電源電圧と同一の電圧に引き上げられ、Ｈｉｇｈ
レベルとなる。
【００４５】一方、第１電源電圧検出回路１において
は、電源電圧の立ち上がりに伴って、ノードＮ１２・Ｎ
１３・Ｎ３の電圧が従来の技術で述べた通りの変化を
し、ノードＮ２の電圧がＨｉｇｈレベルになるときにノ
ードＮ３の電圧もＨｉｇｈレベルとなって、ノードＮ１
０の電圧はＬｏｗレベルとなる。従って、リセット信号
生成回路３のＣＭＯＳインバータにおいてはＰＭＯＳト
ランジスタＴ５がＯＮ、ＮＭＯＳトランジスタＴ６がＯ
ＦＦとなるので、リセット信号は電源電圧と同一の電圧
にまで引き上げられてＨｉｇｈレベルとなる。それと同
時にＤＣパス遮断回路４としてのＰＭＯＳトランジスタ
Ｔ１がＯＦＦとなるので、電源ラインＶＤＤからＰＭＯ
ＳトランジスタＴ１、抵抗Ｒ１、およびＮＭＯＳトラン
ジスタＴ２を通してアースラインＶＳＳに至るＤＣパス
が遮断され、抵抗Ｒ１の値を小さく設定していても第２
電源電圧検出回路２のスタンバイ消費電流を低減するこ
とができる。
【００４６】その後、電源電圧が定常値の間はリセット
信号はＨｉｇｈレベルに保持され、電源電圧が立ち下が
り始めると、ＰＭＯＳトランジスタＴ３・Ｔ５がＯＮで
あるためノードＮ２の電圧およびリセット信号が電源電
圧と同様に低下し始める。そして、ノードＮ３の電圧が
Ｌｏｗレベルに低下すると、ノードＮ１０の電圧はＨｉ
ｇｈレベルとなり、リセット信号生成回路３のＣＭＯＳ
インバータにおいてはＰＭＯＳトランジスタＴ５がＯＦ
Ｆ、ＮＭＯＳトランジスタＴ６がＯＮとなるので、リセ
ット信号はＬｏｗレベルとなる。
【００４７】次に、電源電圧の立ち上がりが速い場合、
第２電源電圧検出回路２において電源ラインＶＤＤに電
源電圧が投入されると、図３に示すように、ノードＮ１
の電圧はコンデンサＣ１を介して電源電圧の立ち上がり
に追従して上昇し、ＮＭＯＳトランジスタＴ４のしきい
値に達すると、ＰＭＯＳトランジスタＴ３がＯＦＦ、Ｎ
ＭＯＳトランジスタＴ４がＯＮになり、ノードＮ２の電
圧はＬｏｗレベルとなる。従って、ノードＮ１０の電圧
は、このときノードＮ３の電圧に関わらずＨｉｇｈレベ
ルとなる。よって、リセット信号生成回路３のＣＭＯＳ
インバータにおいてＰＭＯＳトランジスタＴ５がＯＦ
Ｆ、ＮＭＯＳトランジスタＴ６がＯＮとなって、リセッ
ト信号は電源投入直後のフローティングからＬｏｗレベ
ルに確定する。
【００４８】リセット信号がＬｏｗレベルになるとＰＭ
ＯＳトランジスタＴ１がＯＮになるので、ノードＮ１は
抵抗Ｒ１およびＰＭＯＳトランジスタＴ１を通して電源
ラインＶＤＤに接続され、その電圧はＨｉｇｈレベルに
なる。また、電源電圧がＮＭＯＳトランジスタＴ２のし
きい値に達するとＮＭＯＳトランジスタＴ２がＯＮにな
り、ノードＮ１はＮＭＯＳトランジスタＴ２を介してア
ースラインＶＳＳにも接続される。従って、結局、電源
電圧が所定値以上（Ｈｉｇｈレベル）になると、抵抗Ｒ
１の値を小さく設定したことにより、ノードＮ１の電圧
は遅延することなくＨｉｇｈレベルからＬｏｗレベルへ
と変化する。そして、この変化の際にＰＭＯＳトランジ
スタＴ３がＯＮ、ＮＭＯＳトランジスタＴ４がＯＦＦに
なるので、ノードＮ２の電圧は電源電圧と同一の電圧に
引き上げられ、Ｈｉｇｈレベルとなる。
【００４９】一方、第１電源電圧検出回路１において
は、電源電圧の立ち上がりに伴って、ノードＮ１２・Ｎ
１３・Ｎ３の電圧が従来の技術で述べた通りの変化を
し、ノードＮ２の電圧がＨｉｇｈレベルになるときにノ
ードＮ３の電圧がすでにＨｉｇｈレベルとなっているた
め、ノードＮ１０の電圧はＬｏｗレベルとなる。従っ
て、リセット信号生成回路３のＣＭＯＳインバータにお
いてはＰＭＯＳトランジスタＴ５がＯＮ、ＮＭＯＳトラ
ンジスタＴ６がＯＦＦとなるので、リセット信号は電源
電圧と同一の電圧にまで引き上げられてＨｉｇｈレベル
となる。
【００５０】このように、第１電源電圧検出回路１の出
力と第２電源電圧検出回路２の出力とを用いることによ
り、電源電圧の立ち上がりが速い場合でもリセット信号
の立ち上がりを制御することができる。それと同時にＤ
Ｃパス遮断回路４としてのＰＭＯＳトランジスタＴ１が
ＯＦＦとなるので、電源ラインＶＤＤからＰＭＯＳトラ
ンジスタＴ１、抵抗Ｒ１、およびＮＭＯＳトランジスタ
Ｔ２を通してアースラインＶＳＳに至るＤＣパスが遮断
され、第２電源検出回路２のスタンバイ消費電流を低減
することができる。
【００５１】その後、電源電圧が定常値の間はリセット
信号はＨｉｇｈレベルに保持され、電源電圧が立ち下が
り始めると、ＰＭＯＳトランジスタＴ３・Ｔ５がＯＮで
あるためノードＮ２の電圧およびリセット信号が電源電
圧と同様に低下し始める。そして、ノードＮ３の電圧が
Ｌｏｗレベルに低下すると、ノードＮ１０の電圧はＨｉ
ｇｈレベルとなり、リセット信号生成回路３のＣＭＯＳ
インバータにおいてはＰＭＯＳトランジスタＴ５がＯＦ
Ｆ、ＮＭＯＳトランジスタＴ６がＯＮとなるので、リセ
ット信号はＬｏｗレベルとなる。
【００５２】なお、上記構成の第２電源電圧検出回路２
では、電源電圧の立ち下がり時の電圧と第２電源電圧検
出回路２の出力（ノードＮ２の電圧）とが同電位となる
ため、ノードＮ２の電圧はＨｉｇｈレベルのままとな
り、集積回路１１はノードＮ２の電圧からはＬｏｗレベ
ルを認識することができない。従って、電源電圧の立ち
下がりを検知してリセット信号の立ち下がりを制御する
ために、本実施の形態の集積回路１１では第１電源電圧
検出回路１におけるノードＮ３の電圧の立ち下がりを用
いている。
【００５３】以上に述べたように、本実施の形態の集積
回路１１によれば、電源電圧の立ち上がりが遅い場合で
も速い場合でも、電源電圧の立ち上がりおよび立ち下が
りに応じて適正なリセット信号を生成し、出力すること
ができる。また、同時にＤＣパスを遮断するようにした
ので、スタンバイ消費電流を低減することができる。
【００５４】〔実施の形態２〕本発明の集積回路の他の
実施の形態について図４ないし図６に基づいて説明すれ
ば、以下の通りである。なお、前記実施の形態１で述べ
た構成要素と同一の機能を有する構成要素については同
一の符号を付し、その説明を省略する。
【００５５】図４に示すように、本実施の形態の集積回
路２１は、第１電源電圧検出回路１、リセット信号生成
回路３、第２電源電圧検出回路５、およびインバータＭ
２から構成される。
【００５６】第２電源電圧検出回路５において、電源ラ
インＶＤＤとアースラインＶＳＳとの間に、ＰＭＯＳト
ランジスタ（第３スイッチング素子）Ｔ７、抵抗Ｒ２、
およびＮＭＯＳトランジスタ（第４スイッチング素子）
Ｔ８の直列回路が形成されている。ＰＭＯＳトランジス
タＴ７のソースは電源ラインＶＤＤに、ドレインは自身
のゲートおよび抵抗Ｒ２の一端にそれぞれ接続されてい
る。ＮＭＯＳトランジスタＴ８のゲートは後述するイン
バータＭ２の出力端子に、ドレインは抵抗Ｒ８の他端
に、ソースはアースラインＶＳＳにそれぞれ接続されて
いる。
【００５７】ＰＭＯＳトランジスタＴ７と抵抗Ｒ２との
接続点、すなわちノードＮ４はＰＭＯＳトランジスタ
（第５スイッチング素子）Ｔ９を介して電源ラインＶＤ
Ｄに接続されているとともに、コンデンサＣ２を介して
アースラインＶＳＳに接続されている。ＰＭＯＳトラン
ジスタＴ９のゲートはインバータＭ２の出力端子に、ソ
ースは電源ラインＶＤＤに、ドレインはノードＮ４にそ
れぞれ接続されている。コンデンサＣ２の一端はノード
Ｎ４に、他端はアースラインＶＳＳにそれぞれ接続され
ている。
【００５８】また、電源ラインＶＤＤとアースラインＶ
ＳＳとの間に、抵抗Ｒ３、ＮＭＯＳトランジスタ（第１
スイッチング素子）Ｔ１０、およびＮＭＯＳトランジス
タ（第２スイッチング素子）Ｔ１１の直列回路が形成さ
れている。抵抗Ｒ３の一端は電源ラインＶＤＤに、他端
はＮＭＯＳトランジスタＴ１０のドレインにそれぞれ接
続されている。ＮＭＯＳトランジスタＴ１０のソースは
自身のゲートおよびＮＭＯＳトランジスタＴ１１のドレ
インに接続されている。ＮＭＯＳトランジスタＴ１１の
ゲートはノードＮ４に、ソースはアースラインＶＳＳに
それぞれ接続されている。
【００５９】さらに、電源ラインＶＤＤとアースライン
ＶＳＳとの間に、ＰＭＯＳトランジスタＴ１２とＮＭＯ
ＳトランジスタＴ１３との直列回路からなるＣＭＯＳイ
ンバータが形成されている。ＰＭＯＳトランジスタＴ１
２のソースは電源ラインＶＤＤに、ドレインはＮＭＯＳ
トランジスタ１３のドレインにそれぞれ接続されてい
る。ＮＭＯＳトランジスタＴ１３のソースはアースライ
ンＶＳＳに接続されている。また、両トランジスタのゲ
ートはそれぞれ、ＮＭＯＳトランジスタＴ１０・Ｔ１２
の接続点（ノードＮ５）に接続されている。ＰＭＯＳト
ランジスタＴ１２とＮＭＯＳトランジスタＴ１３との接
続点（ノードＮ６）は、第２電源電圧検出回路５の出力
端子としてリセット信号生成回路３のＮＡＮＤ回路Ｍ１
の入力端子に接続されている。
【００６０】なお、抵抗Ｒ２・Ｒ３は約１５０ｋΩと小
さく設定されており、コンデンサＣ２は約３ｐＦであ
る。該第２電源電圧検出回路２はこのように抵抗Ｒ２・
Ｒ３の値が小さいため消費電流が多いが、立ち上がりの
速い電源電圧の遷移を検知することができる。また、Ｎ
ＭＯＳトランジスタＴ８は、スタンバイ時に電源ライン
ＶＤＤからＰＭＯＳトランジスタＴ７、抵抗Ｒ２、およ
びＮＭＯＳトランジスタＴ８を通してアースラインＶＳ
Ｓに至るＤＣパスに電流が流れないようにするために、
該ＤＣパスを遮断するＤＣパス遮断回路（電流遮断回
路）６をも構成している。
【００６１】インバータＭ２の入力端子は、リセット信
号生成回路３のＣＭＯＳインバータにおけるＰＭＯＳト
ランジスタＴ５とＮＭＯＳトランジスタＴ６との接続
点、すなわちリセット端子に接続されている。インバー
タＭ２の出力端子（ノードＮ８）は、前述したようにＮ
ＭＯＳトランジスタＴ８のゲートに接続されている。
【００６２】上記の構成の集積回路２１の動作を、電源
電圧の立ち上がりが遅い場合と速い場合とについて、図
５および図６に示すタイミングチャートを用いて以下に
説明する。
【００６３】まず、電源電圧の立ち上がりが遅い場合、
第２電源電圧検出回路５において電源ラインＶＤＤに電
源電圧が投入されると、図５に示すように、ノードＮ４
の電圧はコンデンサＣ２を介してＬｏｗレベルになる。
これにより、ＮＭＯＳトランジスタＴ１１はＯＦＦとな
り、ノードＮ５の電圧は、ＯＦＦとなっているＮＭＯＳ
トランジスタＴ１０の寄生容量により電源電圧に引かれ
て上昇し、Ｈｉｇｈレベルとなる。ノードＮ５の電圧が
ＮＭＯＳトランジスタＴ１０のしきい値に達するとＮＭ
ＯＳトランジスタＴ１０がＯＮになり、ＮＭＯＳトラン
ジスタＴ１０のゲートとソースとが接続されていること
によって、その後ノードＮ５の電圧は電源電圧より低い
値を示しながらさらに上昇する。
【００６４】ノードＮ５の電圧がＮＭＯＳトランジスタ
Ｔ１３のしきい値に達すると、ＰＭＯＳトランジスタＴ
１２がＯＦＦ、ＮＭＯＳトランジスタＴ１３がＯＮにな
り、ノードＮ６の電圧はＬｏｗレベルになる。従って、
ノードＮ６の電圧を入力とするＮＡＮＤ回路Ｍ１の出
力、すなわちノードＮ１０の電圧は、このとき第１電源
電圧検出回路１の出力、すなわちノードＮ３の電圧に関
わらずＨｉｇｈレベルになる。
【００６５】ノードＮ１０の電圧がＨｉｇｈレベルにな
ることで、リセット信号生成回路３のＣＭＯＳインバー
タにおいてはＰＭＯＳトランジスタＴ５がＯＦＦ、ＮＭ
ＯＳトランジスタＴ６がＯＮになり、リセット信号は電
源投入直後のフローティングからＬｏｗレベルに確定す
る。するとインバータＭ２の出力、すなわちノードＮ８
の電圧がＨｉｇｈレベルになってＮＭＯＳトランジスタ
Ｔ８がＯＮになり、ノードＮ４は抵抗Ｒ２とＮＭＯＳト
ランジスタＴ８とを通してアースラインＶＳＳに接続さ
れる。
【００６６】また、電源電圧がＰＭＯＳトランジスタＴ
７のしきい値Ｖｔｈに達するとＰＭＯＳトランジスタＴ
７がＯＮになり、ノードＮ４はＰＭＯＳトランジスタＴ
７を通して電源ラインＶＤＤに接続される。従って、Ｐ
ＭＯＳトランジスタＴ７のゲートとドレインとが接続さ
れていることによって、ノードＮ４の電圧は電源電圧よ
り上記しきい値Ｖｔｈだけ低い値を示しながら上昇し、
Ｈｉｇｈレベルとなる。ノードＮ４の電圧がＨｉｇｈレ
ベルになるとＮＭＯＳトランジスタＴ１１がＯＮになる
ので、ノードＮ５がＮＭＯＳトランジスタＴ１１を通し
てアースラインＶＳＳに接続され、ノードＮ５の電圧は
ＨｉｇｈレベルからＬｏｗレベルに変化する。
【００６７】従って、結局、電源電圧が所定値以上（Ｈ
ｉｇｈレベル）になると、ＮＭＯＳトランジスタＴ１１
のスイッチング制御端子として機能するノードＮ４の電
圧がＬｏｗレベルからＨｉｇｈレベルへと変化してＮＭ
ＯＳトランジスタＴ１１をＯＦＦからＯＮに変化させる
ので、ノードＮ５の電圧はＨｉｇｈレベルからＬｏｗレ
ベルへと変化することになる。またこれに伴い、ＮＭＯ
ＳトランジスタＴ１０がＯＦＦとなるので、電源ライン
ＶＤＤから抵抗Ｒ３、ＮＭＯＳトランジスタ、およびＮ
ＭＯＳトランジスタＴ１１を通ってアースラインＶＳＳ
に至る経路に電流を流さないようにすることができる。
【００６８】このように、ノードＮ５は、抵抗Ｒ２の値
を小さく設定したことにより、電源電圧が所定値より高
くなるとその電圧レベルが遅延なく変化することによっ
て電源電圧の立ち上がりを検出しており、立ち上がり検
出端子としての機能を有している。
【００６９】ノードＮ５の電圧がＬｏｗレベルになると
ＰＭＯＳトランジスタＴ１２がＯＮになり、ノードＮ６
の電圧はＨｉｇｈレベルになる。一方、第１電源電圧検
出回路１ではノードＮ１２・Ｎ１３・Ｎ３の電圧が従来
の技術で述べた通りの変化をしており、ノードＮ３の電
圧がＬｏｗレベルからＨｉｇｈレベルになると、ＮＡＮ
Ｄ回路Ｍ１の出力、すなわちノードＮ１０の電圧がＬｏ
ｗレベルとなる。
【００７０】従って、リセット信号生成回路３のＣＭＯ
ＳインバータにおいてはＰＭＯＳトランジスタＴ５がＯ
Ｎ、ＮＭＯＳトランジスタＴ６がＯＦＦとなってリセッ
ト信号はＨｉｇｈレベルになる。このときインバータＭ
２の出力、すなわちノードＮ８の電圧はＬｏｗレベルに
なるので、ＮＭＯＳトランジスタＴ８はＯＦＦ、ＰＭＯ
ＳトランジスタＴ９はＯＮになる。ＤＣパス遮断回路６
としてのＮＭＯＳトランジスタＴ８がＯＦＦになること
で、電源ラインＶＤＤからＰＭＯＳトランジスタＴ７、
抵抗Ｒ２、およびＮＭＯＳトランジスタＴ８を通してア
ースラインＶＳＳに至るＤＣパスが遮断されるので、抵
抗Ｒ２の値を小さく設定していても第２電源電圧検出回
路５の消費電流を低減することができる。
【００７１】その後、電源電圧が定常値の間はリセット
信号はＨｉｇｈレベルに保持され、電源電圧が立ち下が
り始めると、ＰＭＯＳトランジスタＴ９・Ｔ１２・Ｔ５
がＯＮであるためノードＮ４・Ｎ６の電圧およびリセッ
ト信号が電源電圧と同様に低下し始める。そして、ノー
ドＮ３の電圧がＬｏｗレベルに低下すると、ノードＮ１
０の電圧はＨｉｇｈレベルとなり、リセット信号生成回
路３のＣＭＯＳインバータにおいてはＰＭＯＳトランジ
スタＴ５がＯＦＦ、ＮＭＯＳトランジスタＴ６がＯＮと
なるので、リセット信号はＬｏｗレベルとなる。
【００７２】次に、電源電圧の立ち上がりが速い場合、
第２電源電圧検出回路５において電源ラインＶＤＤに電
源電圧が投入されると、図６に示すように、ノードＮ４
の電圧はコンデンサＣ２を介してＬｏｗレベルになる。
これにより、ＮＭＯＳトランジスタＴ１１はＯＦＦとな
り、ノードＮ５の電圧は、ＯＦＦとなっているＮＭＯＳ
トランジスタＴ１０の寄生容量により電源電圧に引かれ
て上昇し、Ｈｉｇｈレベルとなる。ノードＮ５の電圧が
ＮＭＯＳトランジスタＴ１０のしきい値に達するとＮＭ
ＯＳトランジスタＴ１０がＯＮになり、ＮＭＯＳトラン
ジスタＴ１０のゲートとソースとが接続されていること
によって、その後ノードＮ５の電圧は電源電圧より低い
値を示しながらさらに上昇する。
【００７３】ノードＮ５の電圧がＮＭＯＳトランジスタ
Ｔ１３のしきい値に達するとＮＭＯＳトランジスタＴ１
３がＯＮし、ノードＮ６の電圧はＬｏｗレベルになる。
従って、ノードＮ６の電圧を入力とするＮＡＮＤ回路Ｍ
１の出力、すなわちノードＮ１０の電圧は、このとき第
１電源電圧検出回路１の出力、すなわちノードＮ３の電
圧に関わらずＨｉｇｈレベルになる。
【００７４】ノードＮ１０の電圧がＨｉｇｈレベルにな
ることで、リセット信号生成回路３のＣＭＯＳインバー
タにおいてはＰＭＯＳトランジスタＴ５がＯＦＦ、ＮＭ
ＯＳトランジスタＴ６がＯＮになり、リセット信号は電
源投入直後のフローティングからＬｏｗレベルに確定す
る。するとインバータＭ２の出力、すなわちノードＮ８
の電圧はＨｉｇｈレベルになり、ＮＭＯＳトランジスタ
Ｔ８がＯＮし、ノードＮ４は抵抗Ｒ２とＮＭＯＳトラン
ジスタＴ８とを通してアースラインＶＳＳに接続され
る。
【００７５】また、電源電圧がＰＭＯＳトランジスタＴ
７のしきい値Ｖｔｈに達するとＰＭＯＳトランジスタＴ
７がＯＮになり、ノードＮ４はＰＭＯＳトランジスタＴ
７を通して電源ラインＶＤＤに接続される。従って、Ｐ
ＭＯＳトランジスタＴ７のゲートとドレインとが接続さ
れていることによって、ノードＮ４の電圧は電源電圧よ
り上記しきい値Ｖｔｈだけ低い値を示しながら上昇し、
Ｈｉｇｈレベルとなる。ノードＮ４の電圧がＨｉｇｈレ
ベルになるとＮＭＯＳトランジスタＴ１１がＯＮになる
ので、ノードＮ５がＮＭＯＳトランジスタＴ１１を通し
てアースラインＶＳＳに接続され、ノードＮ５の電圧は
ＨｉｇｈレベルからＬｏｗレベルに変化する。
【００７６】従って、結局、電源電圧が所定値以上（Ｈ
ｉｇｈレベル）になると、ノードＮ５の電圧は、抵抗Ｒ
２の値を小さく設定したことにより、遅延なくＨｉｇｈ
レベルからＬｏｗレベルへと変化する。またこれに伴
い、ＮＭＯＳトランジスタＴ１０がＯＦＦとなるので、
電源ラインＶＤＤから抵抗Ｒ３、ＮＭＯＳトランジス
タ、およびＮＭＯＳトランジスタＴ１１を通ってアース
ラインＶＳＳに至る経路に電流を流さないようにするこ
とができる。
【００７７】ノードＮ５の電圧がＬｏｗレベルになると
ＰＭＯＳトランジスタＴ１２がＯＮになり、ノードＮ６
の電圧はＨｉｇｈレベルになる。一方、第１電源電圧検
出回路１ではノードＮ１２・Ｎ１３・Ｎ３の電圧が従来
の技術で述べた通りの変化をしており、すでにノードＮ
３の電圧がＨｉｇｈレベルになっているので、ノードＮ
６の電圧がＨｉｇｈレベルになると、ＮＡＮＤ回路Ｍ１
の出力、すなわちノードＮ１０の電圧がＬｏｗレベルと
なる。
【００７８】従って、リセット信号生成回路３のＣＭＯ
ＳインバータにおいてはＰＭＯＳトランジスタＴ５がＯ
Ｎ、ＮＭＯＳトランジスタＴ６がＯＦＦとなってリセッ
ト信号はＨｉｇｈレベルになる。このように、第１電源
電圧検出回路１の出力と第２電源電圧検出回路５の出力
とを用いることにより、電源電圧の立ち上がりが速い場
合でもリセット信号の立ち上がりを制御することができ
る。
【００７９】またこのとき、インバータＭ２の出力、す
なわちノードＮ８の電圧はＬｏｗレベルになるので、Ｎ
ＭＯＳトランジスタＴ８はＯＦＦ、ＰＭＯＳトランジス
タＴ９はＯＮになる。ＤＣパス遮断回路６としてのＮＭ
ＯＳトランジスタＴ８がＯＦＦになることで、電源ライ
ンＶＤＤからＰＭＯＳトランジスタＴ７、抵抗Ｒ２、お
よびＮＭＯＳトランジスタＴ８を通してアースラインＶ
ＳＳに至るＤＣパスが遮断されるので、第２電源電圧検
出回路５のスタンバイ消費電流を低減することができ
る。
【００８０】その後、電源電圧が定常値の間はリセット
信号はＨｉｇｈレベルに保持され、電源電圧が立ち下が
り始めると、ＰＭＯＳトランジスタＴ９・Ｔ１２・Ｔ５
がＯＮであるためノードＮ４・Ｎ６の電圧およびリセッ
ト信号が電源電圧と同様に低下し始める。そして、ノー
ドＮ３の電圧がＬｏｗレベルに低下すると、ノードＮ１
０の電圧はＨｉｇｈレベルとなり、リセット信号生成回
路３のＣＭＯＳインバータにおいてはＰＭＯＳトランジ
スタＴ５がＯＦＦ、ＮＭＯＳトランジスタＴ６がＯＮと
なるので、リセット信号はＬｏｗレベルとなる。
【００８１】なお、上記の構成の第２電源電圧検出回路
５では、電源電圧の立ち下がり時の電圧と第２電源電圧
検出回路５の出力（ノードＮ６の電圧）とが同電位とな
るため、ノードＮ６の電圧はＨｉｇｈレベルのままとな
り、集積回路２１はノードＮ６の電圧からはＬｏｗレベ
ルを認識することができない。従って、電源電圧の立ち
下がりを検知してリセット信号の立ち下がりを制御する
ために、本実施の形態の集積回路２１では第１電源電圧
検出回路１におけるノードＮ３の電圧の立ち下がりを用
いている。
【００８２】以上に述べたように、本実施の形態の集積
回路２１によれば、電源電圧の立ち上がりが遅い場合で
も速い場合でも、電源電圧の立ち上がりおよび立ち下が
りに応じて適正なリセット信号を生成し、出力すること
ができる。また、同時にＤＣパスを遮断するようにした
ので、スタンバイ消費電流を低減することができる。
【００８３】
【発明の効果】請求項１に係る発明の集積回路は、以上
のように、電源電圧が投入されると所定期間高電位レベ
ルとなるパルスのリセット信号を生成する集積回路にお
いて、上記電源電圧の立ち下がりを検出する第１電源電
圧検出回路と、上記電源電圧の立ち上がりを検出する第
２電源電圧検出回路と、上記第１電源電圧検出回路の検
出結果と上記第２電源電圧検出回路の検出結果とに基づ
いて立ち上がりおよび立ち下がりのタイミングが制御さ
れる上記リセット信号を生成するリセット信号生成回路
とを備え、上記第２電源電圧検出回路は上記リセット信
号生成回路が上記リセット信号を生成する間に上記第２
電源電圧検出回路に流れる電流を遮断する電流遮断回路
を有している構成である。
【００８４】それゆえ、スタンバイ消費電流を低減し、
かつ、いかなる電源電圧の立ち上がり速度に対しても正
しくリセット信号を出力することのできる集積回路を提
供することができるという効果を奏する。
【００８５】請求項２に係る発明の集積回路は、以上の
ように、請求項１に記載の集積回路において、上記第２
電源電圧検出回路は、立ち上がり期間に上記電源電圧が
所定値を越えると電圧レベルが変化することにより立ち
上がりを検出する立ち上がり検出端子を有する構成であ
る。
【００８６】それゆえ、電源電圧が所定値を越える際に
立ち上がり検出端子の電圧レベルがＨｉｇｈレベルから
Ｌｏｗレベル、またはＬｏｗレベルからＨｉｇｈレベル
に変化することにより、電源電圧が立ち上がったことを
検出する。従って、この検出結果に基づいた第２電源電
圧検出回路の出力と、第１電源電圧検出回路の出力とを
用いることにより、いかなる電源電圧の立ち上がり速度
に対してもリセット信号生成回路で適切なリセット信号
を生成することができるという効果を奏する。
【００８７】請求項３に係る発明の集積回路は、以上の
ように、請求項２に記載の集積回路において、上記立ち
上がり検出端子は、一端が上記電源電圧の高電圧側の印
加ラインに接続されたコンデンサの他端と、一端が上記
電源電圧の低電圧側の印加ラインに接続されるとともに
上記電源電圧がスイッチングＯＮレベルに達するまでは
遮断状態となりスイッチングＯＮレベルに達すると導通
状態となる第１スイッチング素子の他端との接続点であ
り、一端が上記電源電圧の高電圧側の印加ラインに接続
されるとともに、上記リセット信号の非生成時中に遮断
状態から導通状態へスイッチングし、上記電流遮断回路
として上記リセット信号の生成時に導通状態から遮断状
態へスイッチングする第２スイッチング素子の他端が抵
抗を介して上記立ち上がり検出端子に接続されている構
成である。
【００８８】それゆえ、抵抗の値を小さく設定すること
により、電源電圧の立ち上がりが遅い場合にも速い場合
にも、電源電圧が所定値を越える際に遅延することなく
電圧レベルが変化する立ち上がり検出端子を実現するこ
とができ、これによる検出結果に基づいてリセット信号
の立ち上がりを制御することができるという効果を奏す
る。また、リセット信号の生成時に電源電圧の高電圧側
の印加ラインから電源電圧の低電圧側の印加ラインへ流
れる電流がなくなるため、抵抗の値を小さく設定しても
スタンバイ消費電流を低減することができるという効果
も奏する。
【００８９】請求項４に係る発明の集積回路は、以上の
ように、請求項２に記載の集積回路において、上記立ち
上がり検出端子は、一端が抵抗を介して上記電源電圧の
高電圧側の印加ラインに接続されるとともにスイッチン
グＯＮレベルに達するまでは遮断状態となりスイッチン
グＯＮレベルに達すると導通状態となる第１スイッチン
グ素子の他端と、一端が上記電源電圧の低電圧側の印加
ラインに接続されるとともにスイッチング制御端子の電
圧がスイッチングＯＮレベルに達するまでは遮断状態と
なりスイッチングＯＮレベルに達すると導通状態となる
第２スイッチング素子の他端との接続点であり、上記第
１スイッチング素子のスイッチングＯＮレベルは上記立
ち上がり検出端子の電圧で決定されるとともに上記第１
スイッチング素子は一端と他端との間に寄生容量を有し
ており、上記スイッチング制御端子は、一端が上記電源
電圧の低電圧側の印加ラインに接続されたコンデンサの
他端と、一端が上記電源電圧の高電圧側の印加ラインに
接続されるとともに上記電源電圧がスイッチングＯＮレ
ベルに達するまでは遮断状態となりスイッチングＯＮレ
ベルに達すると導通状態となる第３スイッチング素子の
他端との接続点であり、一端が上記電源電圧の低電圧側
の印加ラインに接続されるとともに上記リセット信号の
非生成時中に遮断状態から導通状態へスイッチングし上
記電流遮断回路として上記リセット信号の生成時に導通
状態から遮断状態へスイッチングする第４スイッチング
素子の他端が抵抗を介して上記スイッチング制御端子に
接続されており、一端が上記電源電圧の高電圧側の印加
ラインに接続されるとともに上記リセット信号の非生成
時に導通状態から遮断状態へスイッチングし上記リセッ
ト信号の生成時に遮断状態から導通状態へスイッチング
する第５スイッチング素子の他端が上記スイッチング制
御端子に接続されている構成である。
【００９０】それゆえ、抵抗の値を小さく設定すること
により、電源電圧の立ち上がりが遅い場合にも速い場合
にも、電源電圧が所定値を越える際に遅延することなく
電圧レベルが変化する立ち上がり検出端子を実現するこ
とができ、これによる検出結果に基づいてリセット信号
の立ち上がりを制御することができるという効果を奏す
る。また、リセット信号の生成時に電源電圧の高電圧側
の印加ラインから電源電圧の低電圧側の印加ラインへ流
れる電流がなくなるため、抵抗の値を小さく設定しても
スタンバイ消費電流を低減することができるという効果
も奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態における集積回路の構成
を示す回路ブロック図である。
【図２】図１の集積回路の、電源電圧の立ち上がりが遅
い場合の動作を説明するタイミングチャートである。
【図３】図１の集積回路の、電源電圧の立ち上がりが速
い場合の動作を説明するタイミングチャートである。
【図４】本発明の他の実施の形態における集積回路の構
成を示す回路ブロック図である。
【図５】図４の集積回路の、電源電圧の立ち上がりが遅
い場合の動作を説明するタイミングチャートである。
【図６】図４の集積回路の、電源電圧の立ち上がりが速
い場合の動作を説明するタイミングチャートである。
【図７】従来の集積回路の構成を示す回路図である。
【図８】図７の集積回路の、電源電圧の立ち上がりが遅
い場合の動作を説明するタイミングチャートである。
【図９】図７の集積回路の、電源電圧の立ち上がりが速
い場合の動作を説明するタイミングチャートである。
【符号の説明】
１ 第１電源電圧検出回路 ２ 第２電源電圧検出回路 ３ リセット信号生成回路 ４ ＤＣパス遮断回路（電流遮断回路） ５ 第２電源電圧検出回路 ６ ＤＣパス遮断回路（電流遮断回路） Ｃ１ コンデンサ Ｃ２ コンデンサ Ｎ１ ノード（立ち上がり検出端子） Ｎ４ ノード（スイッチング制御端子） Ｎ５ ノード（立ち上がり検出端子） Ｒ１ 抵抗 Ｒ２ 抵抗 Ｒ３ 抵抗 Ｔ１ ＰＭＯＳトランジスタ（第２スイッチング素
子） Ｔ２ ＮＭＯＳトランジスタ（第１スイッチング素
子） Ｔ７ ＰＭＯＳトランジスタ（第３スイッチング素
子） Ｔ８ ＮＭＯＳトランジスタ（第４スイッチング素
子） Ｔ９ ＰＭＯＳトランジスタ（第５スイッチング素
子） Ｔ１０ ＮＭＯＳトランジスタ（第１スイッチング素
子） Ｔ１１ ＮＭＯＳトランジスタ（第２スイッチング素
子） ＶＤＤ 電源ライン（電源電圧の高電圧側の印加ライ
ン） ＶＳＳ アースライン（電源電圧の低電圧側の印加ラ
イン）

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】電源電圧が投入されると所定期間高電位レ
    ベルとなるパルスのリセット信号を生成する集積回路に
    おいて、 上記電源電圧の立ち下がりを検出する第１電源電圧検出
    回路と、上記電源電圧の立ち上がりを検出する第２電源
    電圧検出回路と、上記第１電源電圧検出回路の検出結果
    と上記第２電源電圧検出回路の検出結果とに基づいて立
    ち上がりおよび立ち下がりのタイミングが制御される上
    記リセット信号を生成するリセット信号生成回路とを備
    え、上記第２電源電圧検出回路は上記リセット信号生成
    回路が上記リセット信号を生成する間に上記第２電源電
    圧検出回路に流れる電流を遮断する電流遮断回路を有し
    ていることを特徴とする集積回路。
  2. 【請求項２】上記第２電源電圧検出回路は、立ち上がり
    期間に上記電源電圧が所定値を越えると電圧レベルが変
    化することにより立ち上がりを検出する立ち上がり検出
    端子を有することを特徴とする請求項１に記載の集積回
    路。
  3. 【請求項３】上記立ち上がり検出端子は、一端が上記電
    源電圧の高電圧側の印加ラインに接続されたコンデンサ
    の他端と、一端が上記電源電圧の低電圧側の印加ライン
    に接続されるとともに上記電源電圧がスイッチングＯＮ
    レベルに達するまでは遮断状態となりスイッチングＯＮ
    レベルに達すると導通状態となる第１スイッチング素子
    の他端との接続点であり、一端が上記電源電圧の高電圧
    側の印加ラインに接続されるとともに、上記リセット信
    号の非生成時中に遮断状態から導通状態へスイッチング
    し、上記電流遮断回路として上記リセット信号の生成時
    に導通状態から遮断状態へスイッチングする第２スイッ
    チング素子の他端が抵抗を介して上記立ち上がり検出端
    子に接続されていることを特徴とする請求項２に記載の
    集積回路。
  4. 【請求項４】上記立ち上がり検出端子は、一端が抵抗を
    介して上記電源電圧の高電圧側の印加ラインに接続され
    るとともにスイッチングＯＮレベルに達するまでは遮断
    状態となりスイッチングＯＮレベルに達すると導通状態
    となる第１スイッチング素子の他端と、一端が上記電源
    電圧の低電圧側の印加ラインに接続されるとともにスイ
    ッチング制御端子の電圧がスイッチングＯＮレベルに達
    するまでは遮断状態となりスイッチングＯＮレベルに達
    すると導通状態となる第２スイッチング素子の他端との
    接続点であり、上記第１スイッチング素子のスイッチン
    グＯＮレベルは上記立ち上がり検出端子の電圧で決定さ
    れるとともに上記第１スイッチング素子は一端と他端と
    の間に寄生容量を有しており、上記スイッチング制御端
    子は、一端が上記電源電圧の低電圧側の印加ラインに接
    続されたコンデンサの他端と、一端が上記電源電圧の高
    電圧側の印加ラインに接続されるとともに上記電源電圧
    がスイッチングＯＮレベルに達するまでは遮断状態とな
    りスイッチングＯＮレベルに達すると導通状態となる第
    ３スイッチング素子の他端との接続点であり、一端が上
    記電源電圧の低電圧側の印加ラインに接続されるととも
    に上記リセット信号の非生成時中に遮断状態から導通状
    態へスイッチングし上記電流遮断回路として上記リセッ
    ト信号の生成時に導通状態から遮断状態へスイッチング
    する第４スイッチング素子の他端が抵抗を介して上記ス
    イッチング制御端子に接続されており、一端が上記電源
    電圧の高電圧側の印加ラインに接続されるとともに上記
    リセット信号の非生成時に導通状態から遮断状態へスイ
    ッチングし上記リセット信号の生成時に遮断状態から導
    通状態へスイッチングする第５スイッチング素子の他端
    が上記スイッチング制御端子に接続されていることを特
    徴とする請求項２に記載の集積回路。
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