JPS61118019A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61118019A JPS61118019A JP23838384A JP23838384A JPS61118019A JP S61118019 A JPS61118019 A JP S61118019A JP 23838384 A JP23838384 A JP 23838384A JP 23838384 A JP23838384 A JP 23838384A JP S61118019 A JPS61118019 A JP S61118019A
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- JP
- Japan
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- circuit
- voltage
- power supply
- supply voltage
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技１行分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、オートクリア回路を内蔵する０ＭＯ５（、）Ｉ］補
型ＭＯ３）半導体集積回路装置に利用して有効な技術に
関するものである。
ば、オートクリア回路を内蔵する０ＭＯ５（、）Ｉ］補
型ＭＯ３）半導体集積回路装置に利用して有効な技術に
関するものである。
フリップフロンブ回路等の記憶回路を有する各種情報処
理装置においては、電源投入時に上記記憶回路がいずれ
の値に安定するか不定であるため、まずこれらの記憶回
路を初期状態に設定（クリア）してからその動作を行わ
せる必要がある。
理装置においては、電源投入時に上記記憶回路がいずれ
の値に安定するか不定であるため、まずこれらの記憶回
路を初期状態に設定（クリア）してからその動作を行わ
せる必要がある。
上記クリア動作を内部回路によって自動的に行わせる方
法として、例えば時定数回路を用いる方法が考えられる
。しかしながら、半導体集積回路装置内において形成さ
れる回路素子は、その特性のバラツキが比較的大きいの
で、安定性に欠けるという問題がある。そこで、本願出
願人においては、先にキャパシタのチャージシェアを利
用した時計数回路によって電源投入後に一定時間発生す
るオートクリア信号を形成する回路を提案した（特開昭
５３−１４４３７６号公報参照）。
法として、例えば時定数回路を用いる方法が考えられる
。しかしながら、半導体集積回路装置内において形成さ
れる回路素子は、その特性のバラツキが比較的大きいの
で、安定性に欠けるという問題がある。そこで、本願出
願人においては、先にキャパシタのチャージシェアを利
用した時計数回路によって電源投入後に一定時間発生す
るオートクリア信号を形成する回路を提案した（特開昭
５３−１４４３７６号公報参照）。
上記オートクリア回路においは、オートクリア回路の動
作下限電圧と、内部回路の動作下限電圧に格別な配慮が
なされていなかったため、約１．５■のような低い電池
電圧で動作する半導体集積回路装置においては、素子特
性のバラツキによる両者の下限動作電圧の不一致によっ
て誤動作が生じる０例えば、オートクリア回路の下限動
作電圧が内部回路の下限動作電圧より高い場合において
、電池の消耗や光電池を用いた場合の光量不足等によっ
′ζ電池電圧が上記オートクリア回路の下限動作電圧に
達しないと、内部回路のクリア解除が不能になってしま
う、また、逆に、オートクリア回路の下限動作電圧が内
部回路の下限動作電圧より低い場合において、電池電圧
等の立ち上がりが遅いと、先にオートクリア回路が動作
を開始して内部回路が動作状態になるこるクリア解除を
行ってしまう。
作下限電圧と、内部回路の動作下限電圧に格別な配慮が
なされていなかったため、約１．５■のような低い電池
電圧で動作する半導体集積回路装置においては、素子特
性のバラツキによる両者の下限動作電圧の不一致によっ
て誤動作が生じる０例えば、オートクリア回路の下限動
作電圧が内部回路の下限動作電圧より高い場合において
、電池の消耗や光電池を用いた場合の光量不足等によっ
′ζ電池電圧が上記オートクリア回路の下限動作電圧に
達しないと、内部回路のクリア解除が不能になってしま
う、また、逆に、オートクリア回路の下限動作電圧が内
部回路の下限動作電圧より低い場合において、電池電圧
等の立ち上がりが遅いと、先にオートクリア回路が動作
を開始して内部回路が動作状態になるこるクリア解除を
行ってしまう。
この発明の目的は、素子特性のバラツキに対して安定し
て動作を行うオートクリア回路を備えた半導体集積回路
装置を提供することにある。
て動作を行うオートクリア回路を備えた半導体集積回路
装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なもののＷ４
要を簡単に説明すれば、下記の通りである。
要を簡単に説明すれば、下記の通りである。
すなわち、そのソースが電源電圧端子に結合され、ゲー
トがドレイン又は回路の接地電位に結合された第１導電
型のＭ ＯＳ Ｆ Ｅ Ｔと、このＭＯＳＦＥＴを介し
てレベルシフトされた電源電圧を受け、ソースが回路の
接地電位に結合された第２導電型のＭＯＳＦＥＴとによ
り素子特性のバラツキに従った動作下限電圧を検出して
、オートクリア回路を動作開始させるものである。
トがドレイン又は回路の接地電位に結合された第１導電
型のＭ ＯＳ Ｆ Ｅ Ｔと、このＭＯＳＦＥＴを介し
てレベルシフトされた電源電圧を受け、ソースが回路の
接地電位に結合された第２導電型のＭＯＳＦＥＴとによ
り素子特性のバラツキに従った動作下限電圧を検出して
、オートクリア回路を動作開始させるものである。
〔実施例１〕
第１図には、この発明に係る半導体集積回路装置に内蔵
されるオートクリア回路の一実施例の回路図が示されて
いる。特に制限されないが、同図の各回路素子は、公知
のＣＭＯＳ （相補型ＭＯ５）集積回路の製造技術によ
って、１個の単結晶シリコンのような半導体基板上にお
いて形成される。
されるオートクリア回路の一実施例の回路図が示されて
いる。特に制限されないが、同図の各回路素子は、公知
のＣＭＯＳ （相補型ＭＯ５）集積回路の製造技術によ
って、１個の単結晶シリコンのような半導体基板上にお
いて形成される。
同図において、ソース・ドレイン間に直線が付加された
ＭＯＳＦＥＴはＰチャンネル型である。
ＭＯＳＦＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面゛ に形成され
たソース領域、ドレイン領域及びソース領域とドレイン
領域との間の半導体基板表面に薄い厚さのゲート絶縁膜
を介して形成されたポリシリコンからなるようなゲート
電極から構成される。ＮチャンネルＭＯ３ＦＥＴは、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面゛ に形成され
たソース領域、ドレイン領域及びソース領域とドレイン
領域との間の半導体基板表面に薄い厚さのゲート絶縁膜
を介して形成されたポリシリコンからなるようなゲート
電極から構成される。ＮチャンネルＭＯ３ＦＥＴは、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。
これによって、半導体基板は、その上に形成されたｒｉ
数のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲー１を構
成する。Ｐ型つニル領域は、その上に形成されたＮチャ
ンネルＭＯＳＦＥＴの基板ゲートを構成する。また、こ
の実施例においては、負の電源電圧Ｖｃｃ（−）が用い
られる。これにより、上記ｔ４型、基板には回路の接地
電位のようなバイアス電圧が与えられ、Ｐ型ウェル領域
には上記電源電圧Ｖｃｃ、＜−＞が供給される。
数のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲー１を構
成する。Ｐ型つニル領域は、その上に形成されたＮチャ
ンネルＭＯＳＦＥＴの基板ゲートを構成する。また、こ
の実施例においては、負の電源電圧Ｖｃｃ（−）が用い
られる。これにより、上記ｔ４型、基板には回路の接地
電位のようなバイアス電圧が与えられ、Ｐ型ウェル領域
には上記電源電圧Ｖｃｃ、＜−＞が供給される。
ＮチャンネルＭＯ３ＦＥＴＱ１は、そのソースが電源電
圧Ｖｃｃ（−）に結合され、そのゲートとドレインが共
通接続されることによって、ドレイン側からそのしきい
値電圧Ｖ ｔｈｎ分レベルシフトした電Ｈａ圧を形成す
る。この１ＶＩＯ３ＦＥＴＱ１により形成されたレベル
シフト電圧は、ＰチャンネルＭ Ｏ５Ｆ Ｅ Ｔ Ｑ
３のゲートに供給される。このＭＯ３ＦＥＴＱ３のソー
スは、回路の接地電位点に結合される。このＭＯＳ Ｆ
ＥＴＱ ３のドレインと電源電圧Ｖｃｃ（−）との間
には、Ｐチャンネル型のスイッチＭＯ３ＦＥＴＱ４とＮ
チャンネル型の負荷ＭＯ３ＦＥＴＱ５が設けられる。特
に制限されないが、このＮナヤンネルＭＯ３ＦＥＴＱ５
ば、ディブレンシラン型ＭＯ３ＦＥＴにより構成され、
その抵抗値が大きく設定される。なお、上記ＭＯＳＦＥ
ＴＱ３のゲートと、ｉｉ源電圧Ｖｃｃ（−）との間には
、電源遮断時にＭＯＳＦＥＴＱ３のゲートに蓄積された
電荷をディスチャージさせるためのダイオード形態のＰ
チャンネルＭＯＳＦＥＴＱ２が設けられる。上記ＭＯＳ
Ｆ ＥＴＱ ４のドレインから、下限動作電圧検出信
号が形成される。
圧Ｖｃｃ（−）に結合され、そのゲートとドレインが共
通接続されることによって、ドレイン側からそのしきい
値電圧Ｖ ｔｈｎ分レベルシフトした電Ｈａ圧を形成す
る。この１ＶＩＯ３ＦＥＴＱ１により形成されたレベル
シフト電圧は、ＰチャンネルＭ Ｏ５Ｆ Ｅ Ｔ Ｑ
３のゲートに供給される。このＭＯ３ＦＥＴＱ３のソー
スは、回路の接地電位点に結合される。このＭＯＳ Ｆ
ＥＴＱ ３のドレインと電源電圧Ｖｃｃ（−）との間
には、Ｐチャンネル型のスイッチＭＯ３ＦＥＴＱ４とＮ
チャンネル型の負荷ＭＯ３ＦＥＴＱ５が設けられる。特
に制限されないが、このＮナヤンネルＭＯ３ＦＥＴＱ５
ば、ディブレンシラン型ＭＯ３ＦＥＴにより構成され、
その抵抗値が大きく設定される。なお、上記ＭＯＳＦＥ
ＴＱ３のゲートと、ｉｉ源電圧Ｖｃｃ（−）との間には
、電源遮断時にＭＯＳＦＥＴＱ３のゲートに蓄積された
電荷をディスチャージさせるためのダイオード形態のＰ
チャンネルＭＯＳＦＥＴＱ２が設けられる。上記ＭＯＳ
Ｆ ＥＴＱ ４のドレインから、下限動作電圧検出信
号が形成される。
一方、Ｎチャンネル型のプリチャージＭＯＳＦＥＴＱ６
は、図示しない内部回路の動作に用いられる所定のタイ
ミング信号φ１に従ってオン状態にされ、キャパシタＣ
１を電源電圧Ｖｃｃ（）にプリチャージする。このキャ
パシタＣ１とキャパシタＣ２との間には、Ｎチャンネル
ＭＯＳＦＥＴＱ７とＱ８が直列形態に設けられる。上記
ＭＯＳＦＥＴＱ７は、タイミング信号φ２に従ってオン
状態にさる。また、上記ＭＯＳＦＥＴＱＢのゲートには
、上記下限電圧検出信号が供給される。したがって、？
！！源電圧Ｖｃｃ（−）が後述するような下水動作電圧
（Ｖ ｔｈｎ ＋ Ｖｔｈｐ ）達した後、上記ＭＯ３
ＦＥＴＱ８がオン状態にされるから、タイミング信号φ
２に従ってオン状態にされるＭＯＳＦＥＴＱ７により上
記キャパシタＣ１とキャパシタＣ２が並列形態に接続さ
れ、その電荷移送（チャージシェア）が行われる。
は、図示しない内部回路の動作に用いられる所定のタイ
ミング信号φ１に従ってオン状態にされ、キャパシタＣ
１を電源電圧Ｖｃｃ（）にプリチャージする。このキャ
パシタＣ１とキャパシタＣ２との間には、Ｎチャンネル
ＭＯＳＦＥＴＱ７とＱ８が直列形態に設けられる。上記
ＭＯＳＦＥＴＱ７は、タイミング信号φ２に従ってオン
状態にさる。また、上記ＭＯＳＦＥＴＱＢのゲートには
、上記下限電圧検出信号が供給される。したがって、？
！！源電圧Ｖｃｃ（−）が後述するような下水動作電圧
（Ｖ ｔｈｎ ＋ Ｖｔｈｐ ）達した後、上記ＭＯ３
ＦＥＴＱ８がオン状態にされるから、タイミング信号φ
２に従ってオン状態にされるＭＯＳＦＥＴＱ７により上
記キャパシタＣ１とキャパシタＣ２が並列形態に接続さ
れ、その電荷移送（チャージシェア）が行われる。
このキャパシタＣ２に蓄積された電荷によって形成され
た電圧ＶＣは、ＣＭ ＯＳインバータ回路ＩＶの入力に
供給される。このＣＭＯＳインバータ回路ＩＶは、その
ロジンクスレフシッルド電圧ＶＬを基準電圧とする電圧
検出動作を行うものである。このイ〉′バータ回路ＩＶ
の出力から、図示しいな内部回路に供給されるオートク
リア信号ＡＣＬが送出される。なお、上記キャパシタＣ
２と電源電圧Ｖｃｃ（−）との間には、ダイオード形態
にされたＰチャンネルＭＯＳＦＥＴＱＩ Ｏが設けられ
る。このＭＯＳＦＥＴＱＩＯは、電源遮断時に、上記キ
ャパシタＣ２に蓄積された電荷によって形成された負電
圧によりオン状態にされることにより、上記キャパシタ
Ｃ２の電荷をディスチャージさせる。
た電圧ＶＣは、ＣＭ ＯＳインバータ回路ＩＶの入力に
供給される。このＣＭＯＳインバータ回路ＩＶは、その
ロジンクスレフシッルド電圧ＶＬを基準電圧とする電圧
検出動作を行うものである。このイ〉′バータ回路ＩＶ
の出力から、図示しいな内部回路に供給されるオートク
リア信号ＡＣＬが送出される。なお、上記キャパシタＣ
２と電源電圧Ｖｃｃ（−）との間には、ダイオード形態
にされたＰチャンネルＭＯＳＦＥＴＱＩ Ｏが設けられ
る。このＭＯＳＦＥＴＱＩＯは、電源遮断時に、上記キ
ャパシタＣ２に蓄積された電荷によって形成された負電
圧によりオン状態にされることにより、上記キャパシタ
Ｃ２の電荷をディスチャージさせる。
なお、この実施例では、無駄な電流消費を押えるため、
上記オートクリア信号ＡＣＬのハイレベル（回路の接地
電位）によりＰチャンネルＭＯＳＦＥＴＱ４をオフ状態
する。これによって、ＭＯ５Ｆ Ｅ ’ｒ Ｑ ３〜Ｑ
５を通して直流電流が流れ続けることを防止する。上記
ＭＯ３ＦＥＴＱ４のオフ状態によって、ＭＯＳＦＥＴＱ
Ｂもオフ状態にされてしまう、これによって、キャパシ
タＣ２の電荷注入が断たれてしまい、そのリーク電流に
より再びインバータ回路ＩＶが反転してしまう虞れが生
じる。そこで、上記オートクリア信号ＡＣＬのハイレベ
ルによりオン状態にされるＮチャンネルＭＯＳＦＥＴＱ
９が上記ＭＯ３ＦＥＴＱ８に並列形態に設けられる。
上記オートクリア信号ＡＣＬのハイレベル（回路の接地
電位）によりＰチャンネルＭＯＳＦＥＴＱ４をオフ状態
する。これによって、ＭＯ５Ｆ Ｅ ’ｒ Ｑ ３〜Ｑ
５を通して直流電流が流れ続けることを防止する。上記
ＭＯ３ＦＥＴＱ４のオフ状態によって、ＭＯＳＦＥＴＱ
Ｂもオフ状態にされてしまう、これによって、キャパシ
タＣ２の電荷注入が断たれてしまい、そのリーク電流に
より再びインバータ回路ＩＶが反転してしまう虞れが生
じる。そこで、上記オートクリア信号ＡＣＬのハイレベ
ルによりオン状態にされるＮチャンネルＭＯＳＦＥＴＱ
９が上記ＭＯ３ＦＥＴＱ８に並列形態に設けられる。
上記オートクリア回路の動作を第２図に示された動作波
形図を参照して次に説明する。
形図を参照して次に説明する。
を源投入によって電源電圧Ｖｃｃ（−）は、同図に示す
ように立ち下がる。キャパシタＣ２の電圧ＶＣは、フロ
ーティング状態でハイレベルにされているから、ＣＭＯ
Ｓインバータ回路ＩＶは、その出力ヲ！！源電圧’７Ｃ
Ｃ（−）に従ってロウレベルのオートクリア信号ＡＣＬ
を送出する。なお、実際には、上記オートクリア信号Ａ
ＣＬのロウレベルの確定は、上記？１源電圧Ｖｃｃ（−
）がその下限動作電圧に達した時点とされる。このｔ−
トクリア（ｉ号ＡＣＬのロウレベルによってＰチャンネ
ルＭＯ３ＦＥＴＱ４はオン状態にされる。また、上記’
ｑｓｓ圧Ｖｃｃ（−）がＮチャンネルＭ ＯＳ Ｆ’
ＥＴＱＪのＬ７きい値電圧Ｖ ｔｈｎとＰチャンネルＭ
ＯＳＦＥ’ｌ”Ｑ３のしきい値電圧ｖｔｈρの和の電圧
（Ｖｔｈｎ ＋Ｖｔｈｐ ） ？Ｚ達する前は、ＭＯ３
ＦＥＴＱ３はオフ状態にされるので、その電！）：検出
出力がロｆルベルになってＭ ＯＳ Ｆ Ｅ ＴＱ ８
をオフ状態にしている、これにより、例えタイミング信
号φ１．φ２が形成されても、上記キャパシタＣ１と０
２間のチャージシェア動作は行われない。言い換えれば
、チャージシェアを利用した時計数回路は、その動作を
開始しない。
ように立ち下がる。キャパシタＣ２の電圧ＶＣは、フロ
ーティング状態でハイレベルにされているから、ＣＭＯ
Ｓインバータ回路ＩＶは、その出力ヲ！！源電圧’７Ｃ
Ｃ（−）に従ってロウレベルのオートクリア信号ＡＣＬ
を送出する。なお、実際には、上記オートクリア信号Ａ
ＣＬのロウレベルの確定は、上記？１源電圧Ｖｃｃ（−
）がその下限動作電圧に達した時点とされる。このｔ−
トクリア（ｉ号ＡＣＬのロウレベルによってＰチャンネ
ルＭＯ３ＦＥＴＱ４はオン状態にされる。また、上記’
ｑｓｓ圧Ｖｃｃ（−）がＮチャンネルＭ ＯＳ Ｆ’
ＥＴＱＪのＬ７きい値電圧Ｖ ｔｈｎとＰチャンネルＭ
ＯＳＦＥ’ｌ”Ｑ３のしきい値電圧ｖｔｈρの和の電圧
（Ｖｔｈｎ ＋Ｖｔｈｐ ） ？Ｚ達する前は、ＭＯ３
ＦＥＴＱ３はオフ状態にされるので、その電！）：検出
出力がロｆルベルになってＭ ＯＳ Ｆ Ｅ ＴＱ ８
をオフ状態にしている、これにより、例えタイミング信
号φ１．φ２が形成されても、上記キャパシタＣ１と０
２間のチャージシェア動作は行われない。言い換えれば
、チャージシェアを利用した時計数回路は、その動作を
開始しない。
上記電ａｔ圧Ｖｃｃ（−）がＮチャンネルＭＯ３ＦＥＴ
ＱＩのしきい値電圧Ｖ ｔｈｎとＰチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ３のしきい値電圧ｖ ｔｂｐの和の
電圧（Ｖｔｈｎ ＋Ｖｔｈｐ ）に達したタイミングｔ
１において、上記ＭＯＳＦＥＴＱＩとＱ３が共にオン状
態にされる。上記ＭＯ３ＦＥＴＱ３のオン状態と、ＭＯ
ＳＦＥＴＱ４のオン状態によって上記電圧検出出力をハ
イレベルにして、ＭＯＳＦＥＴＱ８をオン状態にする。
ＱＩのしきい値電圧Ｖ ｔｈｎとＰチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ３のしきい値電圧ｖ ｔｂｐの和の
電圧（Ｖｔｈｎ ＋Ｖｔｈｐ ）に達したタイミングｔ
１において、上記ＭＯＳＦＥＴＱＩとＱ３が共にオン状
態にされる。上記ＭＯ３ＦＥＴＱ３のオン状態と、ＭＯ
ＳＦＥＴＱ４のオン状態によって上記電圧検出出力をハ
イレベルにして、ＭＯＳＦＥＴＱ８をオン状態にする。
これによって、上記時計数動作としてのチャージシェア
動作が開始される。
動作が開始される。
すなわち、タイミング信号φ１とφ２は、そのハイレベ
ル（回路の接地電位）が互いに重なり合うことが無く、
且つ位相が異なるタイミング信号にされる。上記タイミ
ング信号φ１がハイレベルの時、ＮチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ １はオン状態にされて、キャパシタ
Ｃ１を電源電圧Ｖｃｃ（＝）レベルにプリチャージする
。そして、タイミング信号φ２がハイレベルの時に、Ｎ
チャンネルＭＯＳＦ Ｅ ＴＱ ２はオフ状態にされ、
上記キャパシタＣＩの電荷をその′ｇＮ比、及び両者の
電荷量に従ってキャパシタＣ２に移送させる。このよう
な動作の繰り返しによって、上記のようにキャパシタＣ
２の電圧ＶＣは、はゾ階段波状に立ち下がる。
ル（回路の接地電位）が互いに重なり合うことが無く、
且つ位相が異なるタイミング信号にされる。上記タイミ
ング信号φ１がハイレベルの時、ＮチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ １はオン状態にされて、キャパシタ
Ｃ１を電源電圧Ｖｃｃ（＝）レベルにプリチャージする
。そして、タイミング信号φ２がハイレベルの時に、Ｎ
チャンネルＭＯＳＦ Ｅ ＴＱ ２はオフ状態にされ、
上記キャパシタＣＩの電荷をその′ｇＮ比、及び両者の
電荷量に従ってキャパシタＣ２に移送させる。このよう
な動作の繰り返しによって、上記のようにキャパシタＣ
２の電圧ＶＣは、はゾ階段波状に立ち下がる。
上記電圧ＶＣがインバータ回路ＩＶのロジックスレッシ
ッルド電圧ＶＬに達したタイミングｔ２において、イン
バータ回路ＩＶは、その出力であるオートクリア信号Ａ
ＣＬをハイレベルにする。
ッルド電圧ＶＬに達したタイミングｔ２において、イン
バータ回路ＩＶは、その出力であるオートクリア信号Ａ
ＣＬをハイレベルにする。
言い換えれば、内部回路のクリア状態を解除させる。な
お、このオートクリア信号ＡＣＬのハイレベルによって
、ＭＯＳＦＥＴＱ＜はオフ状態にされ、上記電圧検出回
路での直流電流を遮断する。
お、このオートクリア信号ＡＣＬのハイレベルによって
、ＭＯＳＦＥＴＱ＜はオフ状態にされ、上記電圧検出回
路での直流電流を遮断する。
また、上記オートクリア信号ＡＣＬのハイレベルにより
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ９はオン状態にされ、Ｍ
ＯＳＦＥＴＱＢに代わって、上記チャージシェア動作を
継続させる。
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ９はオン状態にされ、Ｍ
ＯＳＦＥＴＱＢに代わって、上記チャージシェア動作を
継続させる。
この実施例の時計数回路は、チャージシェアを利用する
ものであるので、比較的小さな容量値のキャパシタによ
ってタイミング信号φ１とφ２の周期に従った一定の時
間信号を形成することができる。また、キャパシタの比
によって、電荷移送量が決定されるから、素子特性のバ
ラツキに対して安定したクリア時間の設定を行うことが
できる。
ものであるので、比較的小さな容量値のキャパシタによ
ってタイミング信号φ１とφ２の周期に従った一定の時
間信号を形成することができる。また、キャパシタの比
によって、電荷移送量が決定されるから、素子特性のバ
ラツキに対して安定したクリア時間の設定を行うことが
できる。
さらに、上記時計数回路は、上記電圧検出回路の検出出
力によって、１１ｉ電圧Ｖｃｃ（−）が上記しきい値電
圧（Ｖ ｔｈｎ 十Ｖ ｔｈｐ ）に達した時、言い換
えれば、０Ｍ０５回路における下限動作電圧に電［圧Ｖ
ｃｃ（−）が達した時から時針数回路か１１＋ 作状態
にされ、キャパシタのチャージシェアによって形成され
たタイミングｔ１〜ｔ２の時間信号を形成する。これに
より、内部回路のクリア時間ｔ１〜ｔ２は、しきい値電
圧Ｖ ＬｈｎとＶｔｈｐのバラツキに無関係にすること
ができる。
力によって、１１ｉ電圧Ｖｃｃ（−）が上記しきい値電
圧（Ｖ ｔｈｎ 十Ｖ ｔｈｐ ）に達した時、言い換
えれば、０Ｍ０５回路における下限動作電圧に電［圧Ｖ
ｃｃ（−）が達した時から時針数回路か１１＋ 作状態
にされ、キャパシタのチャージシェアによって形成され
たタイミングｔ１〜ｔ２の時間信号を形成する。これに
より、内部回路のクリア時間ｔ１〜ｔ２は、しきい値電
圧Ｖ ＬｈｎとＶｔｈｐのバラツキに無関係にすること
ができる。
第３図には、この発明の他あ一実施例の回路図゛ が示
されている。
されている。
この実施例において、電源電圧Ｖｃｃ（−）の立ち下が
りを検出する電圧検出回路は、ＮチャンネルＭＯ３ＦＥ
ＴＱＬ又はＰチャンネルＭＯ３ＦＢＴＱ３のしきい値電
圧Ｖ ｔｈｎ又はｖ ｔｈｐのうち、いずれか大きい方
のしきい値電圧に電源電圧Ｖｃｃ（−）が達したことを
検出する。このため、ＮチャンネルＭＯ３ＦＥＴＱＩの
ゲートは、回路の接地電位点に結合される。また、特に
制限されないが、ＭＯＳＦＥＴＱ３のゲートと回路の接
地電位点との間には、ディブレフシラン型のＮチャンネ
ルＭＯ３ＦＥＴＱＩ １が設けられる。このＭＯＳＦＥ
ＴＱ、１１は、そのサイズが小さく形成されることによ
っ−Ｃｓｉ５抵抗素子として動作する。この高抵抗素子
の挿入によって、電源遮断時に上記ＭＯ３ＦＥＴＱ３の
ゲートに１槓されたレベルを完全に放電させる。他の回
路素子は、上記第１図と同様であるので、その説明を省
略する。
りを検出する電圧検出回路は、ＮチャンネルＭＯ３ＦＥ
ＴＱＬ又はＰチャンネルＭＯ３ＦＢＴＱ３のしきい値電
圧Ｖ ｔｈｎ又はｖ ｔｈｐのうち、いずれか大きい方
のしきい値電圧に電源電圧Ｖｃｃ（−）が達したことを
検出する。このため、ＮチャンネルＭＯ３ＦＥＴＱＩの
ゲートは、回路の接地電位点に結合される。また、特に
制限されないが、ＭＯＳＦＥＴＱ３のゲートと回路の接
地電位点との間には、ディブレフシラン型のＮチャンネ
ルＭＯ３ＦＥＴＱＩ １が設けられる。このＭＯＳＦＥ
ＴＱ、１１は、そのサイズが小さく形成されることによ
っ−Ｃｓｉ５抵抗素子として動作する。この高抵抗素子
の挿入によって、電源遮断時に上記ＭＯ３ＦＥＴＱ３の
ゲートに１槓されたレベルを完全に放電させる。他の回
路素子は、上記第１図と同様であるので、その説明を省
略する。
例えば、ＮチャンネルＭＯＳ Ｆ ＥＴＱ １のしきい
値電圧Ｖ ｔｈｎが、ＰチャンネルＭＯＳＦＥＴＱ３の
しきい値電圧ｖ ｔｈｐより大きい場合には、電源重圧
Ｖｃｃ（）が上記しきい４ｔ１電圧Ｖ ｔｈｎに達する
とＭＯ３ＦＥ’ｌ’Ｑ１はオン状態にされる。これによ
り、ＮチャンネルＭＯ３ＦＥＴＱＩは、はｙ′電源電圧
Ｖｃｃ（−）をＰチャンネルＭＯ３ＦＥＴＱ３のゲート
に伝えるので、ＰチャンネルＭＯＳＦＥ’ｌ”Ｑ３もオ
ン状態にされる。
値電圧Ｖ ｔｈｎが、ＰチャンネルＭＯＳＦＥＴＱ３の
しきい値電圧ｖ ｔｈｐより大きい場合には、電源重圧
Ｖｃｃ（）が上記しきい４ｔ１電圧Ｖ ｔｈｎに達する
とＭＯ３ＦＥ’ｌ’Ｑ１はオン状態にされる。これによ
り、ＮチャンネルＭＯ３ＦＥＴＱＩは、はｙ′電源電圧
Ｖｃｃ（−）をＰチャンネルＭＯ３ＦＥＴＱ３のゲート
に伝えるので、ＰチャンネルＭＯＳＦＥ’ｌ”Ｑ３もオ
ン状態にされる。
逆に、Ｎチャンネル〜ｌ０ＳＦＥＴＱＩのしきい値電圧
Ｖ ｔｈｎが、ＰチャンネルＭＯＳＦＥＴＱ３のしきい
値電圧ｖｔｈρより小さい場合には、電源電圧Ｖｃｃ（
−）が上記しきい値電圧Ｖ ｔｈｎに達しするとＭＯＳ
ＦＥＴＱＩはオン状態にされ、その電源電圧Ｖｃｃ（−
）をＰチャンネルＭＯＳ Ｆ ＥＴＱ３のゲートに供給
する。しかし、ＰチャンネルＭＯＳＦＥＴＱ３のしきい
値電圧ｖ ｔｈｐの方が大きいので、ＭＯＳＦＥＴＱ３
はオフ状態のままである。上記電源電圧Ｖｃｃ（−）が
上記しきい値電圧ｊＶｔｈｐニ達すると、Ｍ ＯＳ Ｆ
Ｅ ’１’ Ｑ ３はオン状態にされる。
Ｖ ｔｈｎが、ＰチャンネルＭＯＳＦＥＴＱ３のしきい
値電圧ｖｔｈρより小さい場合には、電源電圧Ｖｃｃ（
−）が上記しきい値電圧Ｖ ｔｈｎに達しするとＭＯＳ
ＦＥＴＱＩはオン状態にされ、その電源電圧Ｖｃｃ（−
）をＰチャンネルＭＯＳ Ｆ ＥＴＱ３のゲートに供給
する。しかし、ＰチャンネルＭＯＳＦＥＴＱ３のしきい
値電圧ｖ ｔｈｐの方が大きいので、ＭＯＳＦＥＴＱ３
はオフ状態のままである。上記電源電圧Ｖｃｃ（−）が
上記しきい値電圧ｊＶｔｈｐニ達すると、Ｍ ＯＳ Ｆ
Ｅ ’１’ Ｑ ３はオン状態にされる。
この実施例では、電＃電圧Ｖｃｃ（−）が大きい方のＭ
ＯＳ Ｆ ＥＴのしきい値電圧に達した時から、時計数
回路を動作させるものであるので、下限動作電圧付近に
低下した！＃電圧Ｖｃｃによって動作させられる内部回
路の確実なりリア解除を行うことができる。
ＯＳ Ｆ ＥＴのしきい値電圧に達した時から、時計数
回路を動作させるものであるので、下限動作電圧付近に
低下した！＃電圧Ｖｃｃによって動作させられる内部回
路の確実なりリア解除を行うことができる。
（１）ＮチャンネルＭＯＳ Ｆ ＥＴとＰチャンネルＭ
ＯＳＦＥＴのしきい値電圧の和又は大きい方のしきい値
電圧によって、電源電圧が内部回路の動作下限電圧に達
したことを検出して、実質的な内部回路のクリア時間を
設定する時計数回路を動作させるものである。これによ
り、素子特性のバラツキによる内部回路の下限動作電圧
に無関係に必要なりリア時間を確保でき、クリア動作が
早すぎたりクリア解除が行われなくなる等の誤動作を防
止することができるという効果が得られる。
ＯＳＦＥＴのしきい値電圧の和又は大きい方のしきい値
電圧によって、電源電圧が内部回路の動作下限電圧に達
したことを検出して、実質的な内部回路のクリア時間を
設定する時計数回路を動作させるものである。これによ
り、素子特性のバラツキによる内部回路の下限動作電圧
に無関係に必要なりリア時間を確保でき、クリア動作が
早すぎたりクリア解除が行われなくなる等の誤動作を防
止することができるという効果が得られる。
（２）時計数回路として、タイミング信号によって動作
させられるチャージシェア回路を用いることによって、
素子の微細化と素子のバラツキに影響されない時間信号
を得ることができるという効果が得られる。
させられるチャージシェア回路を用いることによって、
素子の微細化と素子のバラツキに影響されない時間信号
を得ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、オートクリア
信号ＡＣＬを形成する回路は、上記第１図又は第３図の
インバータ回路ＩＶの出力を受けるラッチ回路を通して
送出させるものであってもよい、また、上記インバータ
回路ＩＶかランチ回路の一部を構成するものであっても
よい、また、チ中−ジシェアによって形成された電圧レ
ベルを検出する電圧検出回路は、種々の実施形態を採る
ことができる。また、一定の時間信号を形成する時針数
回路は、時定数回路等何であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、オートクリア
信号ＡＣＬを形成する回路は、上記第１図又は第３図の
インバータ回路ＩＶの出力を受けるラッチ回路を通して
送出させるものであってもよい、また、上記インバータ
回路ＩＶかランチ回路の一部を構成するものであっても
よい、また、チ中−ジシェアによって形成された電圧レ
ベルを検出する電圧検出回路は、種々の実施形態を採る
ことができる。また、一定の時間信号を形成する時針数
回路は、時定数回路等何であってもよい。
この発明は、内部回路が０Ｍ０５回路によって構成され
、電源投入時にクリア動作を必要とする内部回路を含む
半導体集積回路装置に広く利用で・ きるものである
。
、電源投入時にクリア動作を必要とする内部回路を含む
半導体集積回路装置に広く利用で・ きるものである
。
第１図は、この発明に係るオートクリア回路の一実施例
を示す回路図、 第２図は、その動作を説明するための波形図、第３図は
、この発明に係るオートクリア回路の他の一実施例を示
す回路図である。
を示す回路図、 第２図は、その動作を説明するための波形図、第３図は
、この発明に係るオートクリア回路の他の一実施例を示
す回路図である。
Claims (1)
- 【特許請求の範囲】 １、ソースが電源電圧端子に結合され、ゲートがドレイ
ン又は回路の接地電位に結合された第１導電型のＭＯＳ
ＦＥＴを介してレベルシフトされた電源電圧がゲートに
供給され、ソースが回路の接地電位に結合された第２導
電型のＭＯＳＦＥＴと、この第２導電型のＭＯＳＦＥＴ
のドレインと電源電圧端子との間に設けられた負荷手段
とからなる電圧検出回路と、この電圧検出出力によって
動作状態にされ、オートクリア信号を形成する時計数回
路と、このオートクリア信号を受けてクリア動作が行わ
れるＣＭＯＳ内部回路とを含むことを特徴とする半導体
集積回路装置。 ２、上記オートクリア信号を形成する時計数回路は、２
つのタイミング信号のうち一方のタイミング信号に従っ
て第１のキャパシタをプリチャージするプリチャージＭ
ＯＳＦＥＴと、上記一方のタイミング信号と互いに重な
り合うことが無く位相の異なる第２のタイミングに従っ
て上記第１のキャパシタの電荷を第２のキャパシタに移
送させるスイッチＭＯＳＦＥＴと、上記第２のキャパシ
タに蓄積による電圧を受ける電圧比較回路とからなり、
上記電圧検出出力によって動作状態にされるＭＯＳＦＥ
Ｔが上記プリチャージＭＯＳＦＥＴとスイッチＭＯＳＦ
ＥＴに直列形態に設けられるものであるあることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23838384A JPS61118019A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23838384A JPS61118019A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61118019A true JPS61118019A (ja) | 1986-06-05 |
Family
ID=17029370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23838384A Pending JPS61118019A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61118019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491825U (ja) * | 1990-12-27 | 1992-08-11 | ||
| US6351109B1 (en) | 1999-02-26 | 2002-02-26 | Sharp Kabushiki Kaisha | Integrated circuit |
-
1984
- 1984-11-14 JP JP23838384A patent/JPS61118019A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491825U (ja) * | 1990-12-27 | 1992-08-11 | ||
| US6351109B1 (en) | 1999-02-26 | 2002-02-26 | Sharp Kabushiki Kaisha | Integrated circuit |
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